JPH08305685A - ベクトルデータ処理装置 - Google Patents
ベクトルデータ処理装置Info
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- JPH08305685A JPH08305685A JP11323495A JP11323495A JPH08305685A JP H08305685 A JPH08305685 A JP H08305685A JP 11323495 A JP11323495 A JP 11323495A JP 11323495 A JP11323495 A JP 11323495A JP H08305685 A JPH08305685 A JP H08305685A
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Abstract
(57)【要約】
【目的】データ整列の自由度を増し、少ないハードウェ
ア量で、構成のリピータビリティを向上させる。 【構成】パイプライン制御部１６は、主メモリ２６のデ
ータをデータ整列部２４を介してベクトルレジスタ部２
０に転送するロード制御およびベクトルレジスタ部２０
のデータをデータ整列部２４を介して主メモリ２６に転
送するストア制御を行う。ベクトルレジスタ部２０およ
び演算部２２は、それぞれ４個のベクトルレジスタユニ
ットおよび演算ユニットで構成される。データ整列部２
４は、それぞれロード用およびストア用の第１および第
２のデータ整列処理部を有する。各データ整列処理部
は、８バイトのバスが、１バイトずつにスライスされ、
連動して接続バスを切換えてデータの並べ替えを行う８
つのデータ整列処理ユニットで構成される。ベクトルレ
ジスタユニットは、４つにスライスされ、各々４バイト
毎の２バイトずつを処理するベクトルレジスタサブユニ
ットで構成される。
ア量で、構成のリピータビリティを向上させる。 【構成】パイプライン制御部１６は、主メモリ２６のデ
ータをデータ整列部２４を介してベクトルレジスタ部２
０に転送するロード制御およびベクトルレジスタ部２０
のデータをデータ整列部２４を介して主メモリ２６に転
送するストア制御を行う。ベクトルレジスタ部２０およ
び演算部２２は、それぞれ４個のベクトルレジスタユニ
ットおよび演算ユニットで構成される。データ整列部２
４は、それぞれロード用およびストア用の第１および第
２のデータ整列処理部を有する。各データ整列処理部
は、８バイトのバスが、１バイトずつにスライスされ、
連動して接続バスを切換えてデータの並べ替えを行う８
つのデータ整列処理ユニットで構成される。ベクトルレ
ジスタユニットは、４つにスライスされ、各々４バイト
毎の２バイトずつを処理するベクトルレジスタサブユニ
ットで構成される。
Description
【０００１】
【産業上の利用分野】本発明は、ベクトルデータ処理装
置に係り、特に、浮動小数点倍精度データ、浮動小数点
単精度データおよび固定小数点データのような複数のデ
ータ形式を有するベクトルデータを処理するベクトルデ
ータ処理装置におけるアクセス系の構成の改良に関す
る。
置に係り、特に、浮動小数点倍精度データ、浮動小数点
単精度データおよび固定小数点データのような複数のデ
ータ形式を有するベクトルデータを処理するベクトルデ
ータ処理装置におけるアクセス系の構成の改良に関す
る。
【０００２】
【従来の技術】ベクトルデータを取り扱うベクトルデー
タ処理装置においては、ベクトル演算を行うために、主
記憶装置にある多量のベクトルデータのうちの演算に使
用される一部のデータを、高速にアクセスすることの可
能なベクトルレジスタ等に予め転送しておき、このベク
トルレジスタのデータを順次高速にアクセスして、パイ
プライン演算器にて高速演算を行う。
タ処理装置においては、ベクトル演算を行うために、主
記憶装置にある多量のベクトルデータのうちの演算に使
用される一部のデータを、高速にアクセスすることの可
能なベクトルレジスタ等に予め転送しておき、このベク
トルレジスタのデータを順次高速にアクセスして、パイ
プライン演算器にて高速演算を行う。
【０００３】また、演算の結果、ベクトルレジスタに得
られる演算結果は、必要に応じて主記憶装置に転送され
る。上述のように、ベクトルレジスタを主記憶装置とパ
イプライン演算器との間に位置させることにより、パイ
プライン演算器はベクトルレジスタとの間でデータのや
りとりをすればよく、また主記憶装置はベクトルレジス
タとの間でデータのやりとりをすればよいことになる。
このため、主記憶装置はパイプライン演算器を意識する
ことなく、またパイプライン演算器は主メモリを意識す
ることなく動作することが可能になる。したがって、こ
のような構成により、制御を容易にし、且つ高速処理を
実現することができる。
られる演算結果は、必要に応じて主記憶装置に転送され
る。上述のように、ベクトルレジスタを主記憶装置とパ
イプライン演算器との間に位置させることにより、パイ
プライン演算器はベクトルレジスタとの間でデータのや
りとりをすればよく、また主記憶装置はベクトルレジス
タとの間でデータのやりとりをすればよいことになる。
このため、主記憶装置はパイプライン演算器を意識する
ことなく、またパイプライン演算器は主メモリを意識す
ることなく動作することが可能になる。したがって、こ
のような構成により、制御を容易にし、且つ高速処理を
実現することができる。
【０００４】従来のベクトルデータ処理装置は、例えば
特開昭５７−１１１６６７号公報に示されるように構成
されている。図１０に示すように、ベクトルデータ処理
装置は、主メモリ１、データ整列処理部２およびベクト
ルレジスタ部３を備えている。主メモリ１は、ＭＭ−Ａ
〜ＭＭ−Ｄの４つの主メモリユニット１ａから構成され
る。データ整列処理部２は、入力レジスタＩＲ−０〜Ｉ
Ｒ−３および出力レジスタＯＲ−０〜ＯＲ−３を有す
る。ベクトルレジスタ部３は、ＶＲ−０〜ＶＲ−３の４
つのベクトルレジスタユニット３ａを有する。
特開昭５７−１１１６６７号公報に示されるように構成
されている。図１０に示すように、ベクトルデータ処理
装置は、主メモリ１、データ整列処理部２およびベクト
ルレジスタ部３を備えている。主メモリ１は、ＭＭ−Ａ
〜ＭＭ−Ｄの４つの主メモリユニット１ａから構成され
る。データ整列処理部２は、入力レジスタＩＲ−０〜Ｉ
Ｒ−３および出力レジスタＯＲ−０〜ＯＲ−３を有す
る。ベクトルレジスタ部３は、ＶＲ−０〜ＶＲ−３の４
つのベクトルレジスタユニット３ａを有する。
【０００５】ベクトルデータの複数のエレメントが主メ
モリ１上に存在する場合、そのアドレスについては、連
続するアドレスに位置することもあれば、ある一定の間
隔をもったアドレスに分散して位置することもあれば、
不規則なアドレスに位置することもあるなど、様々な形
態で存在する。また、ベクトルデータの演算を行うベク
トル演算器（図１０には示していない）では、ベクトル
レジスタ部３からエレメント順に順次ベクトルデータを
読み出して演算の実行が行われるため、ベクトルレジス
タ部３内にはベクトルデータがエレメント順に格納され
ていなければならない。
モリ１上に存在する場合、そのアドレスについては、連
続するアドレスに位置することもあれば、ある一定の間
隔をもったアドレスに分散して位置することもあれば、
不規則なアドレスに位置することもあるなど、様々な形
態で存在する。また、ベクトルデータの演算を行うベク
トル演算器（図１０には示していない）では、ベクトル
レジスタ部３からエレメント順に順次ベクトルデータを
読み出して演算の実行が行われるため、ベクトルレジス
タ部３内にはベクトルデータがエレメント順に格納され
ていなければならない。
【０００６】そこで、主メモリ１に格納されているベク
トルデータを、ベクトルレジスタ部３の各ベクトルレジ
スタユニット３ａにロードする場合には、ベクトルデー
タの各エレメントに対応する主メモリ１の読出しアドレ
スをもとにデータを転送する。そのため、主メモリ１か
らのデータの読み出しに際しては、各エレメントの主メ
モリ１上のアドレス情報によって、入力データバスＢＩ
−０〜ＢＩ−３のうちのいずれのデータバスを介して読
み出されるかが決定され、各ベクトルレジスタユニット
３ａへ書き込むための出力データバスＢＯ−０〜ＢＯ−
３は、ベクトルレジスタユニット３ａがエレメント順に
構成されているため、各エレメントのエレメント番号に
よって決定される。したがって、データ整列処理部２
は、入力レジスタＩＲ−０〜ＩＲ−３と出力レジスタＯ
Ｒ−０〜ＯＲ−３との間にマトリックス状に複数のバス
が設けられる必要がある。これがベクトルデータのロー
ドにおけるデータ整列処理部２の機能構成である。
トルデータを、ベクトルレジスタ部３の各ベクトルレジ
スタユニット３ａにロードする場合には、ベクトルデー
タの各エレメントに対応する主メモリ１の読出しアドレ
スをもとにデータを転送する。そのため、主メモリ１か
らのデータの読み出しに際しては、各エレメントの主メ
モリ１上のアドレス情報によって、入力データバスＢＩ
−０〜ＢＩ−３のうちのいずれのデータバスを介して読
み出されるかが決定され、各ベクトルレジスタユニット
３ａへ書き込むための出力データバスＢＯ−０〜ＢＯ−
３は、ベクトルレジスタユニット３ａがエレメント順に
構成されているため、各エレメントのエレメント番号に
よって決定される。したがって、データ整列処理部２
は、入力レジスタＩＲ−０〜ＩＲ−３と出力レジスタＯ
Ｒ−０〜ＯＲ−３との間にマトリックス状に複数のバス
が設けられる必要がある。これがベクトルデータのロー
ドにおけるデータ整列処理部２の機能構成である。
【０００７】このデータ整列処理部２において、ロード
時には、入力バスＢＩ−０〜ＢＩ−３の全てが、全ての
出力バスＢＯ−０〜ＢＯ−３と接続される。すなわち、
ベクトルデータの各エレメントが、ＭＭ−Ａ〜ＭＭ−Ｄ
の主メモリユニット１ａのいずれにあってもアクセスす
ることが可能となる。
時には、入力バスＢＩ−０〜ＢＩ−３の全てが、全ての
出力バスＢＯ−０〜ＢＯ−３と接続される。すなわち、
ベクトルデータの各エレメントが、ＭＭ−Ａ〜ＭＭ−Ｄ
の主メモリユニット１ａのいずれにあってもアクセスす
ることが可能となる。
【０００８】また演算器では、倍精度浮動小数点データ
の演算、単精度浮動小数点データの演算および固定小数
点データの演算等が行われるため、各演算のモードによ
って取り扱うデータの大きさ（データ長すなわちデータ
幅）が変わり、またベクトルレジスタ部３に格納される
データも演算器で扱われるデータと同じ形式となる。
の演算、単精度浮動小数点データの演算および固定小数
点データの演算等が行われるため、各演算のモードによ
って取り扱うデータの大きさ（データ長すなわちデータ
幅）が変わり、またベクトルレジスタ部３に格納される
データも演算器で扱われるデータと同じ形式となる。
【０００９】すなわち、データの形式には、倍精度浮動
小数点データ、単精度浮動小数点データおよび固定小数
点データ等があり、例えば、倍精度の浮動小数点データ
は図１１(a)に示すように８バイトのデータ、単精度の
浮動小数点データは図１１(b)に示すように８バイトの
うちの上位４バイトを用いたデータ、そして固定小数点
データは図１１(c)に示すように８バイトのうちの下位
４バイトを用いたデータである。
小数点データ、単精度浮動小数点データおよび固定小数
点データ等があり、例えば、倍精度の浮動小数点データ
は図１１(a)に示すように８バイトのデータ、単精度の
浮動小数点データは図１１(b)に示すように８バイトの
うちの上位４バイトを用いたデータ、そして固定小数点
データは図１１(c)に示すように８バイトのうちの下位
４バイトを用いたデータである。
【００１０】ところで、これらのデータは、主メモリ上
では、倍精度浮動小数点データは８バイトのデータ、単
精度浮動小数点データおよび固定小数点データは４バイ
トのデータとしてそれぞれ格納されている。したがっ
て、データをロードする際に、データ整列回路２におい
ては、例えば、倍精度小数点データである８バイト（６
４ビット）データとして処理する場合、単精度浮動小数
点データである４バイト（３２ビット）データを８バイ
ト中の上位４バイトデータとして処理する場合、および
固定小数点データである４バイトデータを８バイト中の
下位４バイトデータとして処理する場合とがある。もち
ろん、上述した８バイト中の上位４バイトデータとして
処理する場合には、その下位４バイトには図示していな
い“０”発生部より“０”詰め、すなわち“０”フィリ
ングが行われ、８バイト中の下位４バイトデータとして
処理する場合には、同様に、その上位４バイトに“０”
フィリングが行われる。
では、倍精度浮動小数点データは８バイトのデータ、単
精度浮動小数点データおよび固定小数点データは４バイ
トのデータとしてそれぞれ格納されている。したがっ
て、データをロードする際に、データ整列回路２におい
ては、例えば、倍精度小数点データである８バイト（６
４ビット）データとして処理する場合、単精度浮動小数
点データである４バイト（３２ビット）データを８バイ
ト中の上位４バイトデータとして処理する場合、および
固定小数点データである４バイトデータを８バイト中の
下位４バイトデータとして処理する場合とがある。もち
ろん、上述した８バイト中の上位４バイトデータとして
処理する場合には、その下位４バイトには図示していな
い“０”発生部より“０”詰め、すなわち“０”フィリ
ングが行われ、８バイト中の下位４バイトデータとして
処理する場合には、同様に、その上位４バイトに“０”
フィリングが行われる。
【００１１】このように、８バイトのデータ、上位４バ
イトのデータおよび下位４バイトのデータを処理するた
め、８バイトデータとして転送処理する場合には、デー
タ整列処理部２の各８バイトのバスの張り方は図１２に
示すようになるが、上位４バイトデータおよび下位４バ
イトデータとしてデータ転送する場合には、図１３のよ
うに各４バイトのバスを設ける必要がある。もちろん、
この図１３のように４バイトのバスを設ける場合には、
図１２に示したような８バイト単位での転送も可能とな
るので、図１３には、実質的に図１２のバスも含まれる
ことになる。
イトのデータおよび下位４バイトのデータを処理するた
め、８バイトデータとして転送処理する場合には、デー
タ整列処理部２の各８バイトのバスの張り方は図１２に
示すようになるが、上位４バイトデータおよび下位４バ
イトデータとしてデータ転送する場合には、図１３のよ
うに各４バイトのバスを設ける必要がある。もちろん、
この図１３のように４バイトのバスを設ける場合には、
図１２に示したような８バイト単位での転送も可能とな
るので、図１３には、実質的に図１２のバスも含まれる
ことになる。
【００１２】また、上述したロードの場合とは逆に、図
１４に示すように、演算結果のデータを各ベクトルレジ
スタユニット３ａに一旦書込んでおき、これらベクトル
レジスタユニット３ａに書込まれた演算結果のデータを
主メモリ１に格納することも行われる。このようなベク
トルデータのストアの場合も、ベクトルレジスタユニッ
ト３ａからのデータの各エレメントは、主メモリ１への
書込みアドレスをもとにしてデータを転送する。そのた
め、主メモリユニット１ａへの書込みのための出力デー
タバスＢＯ′−０〜ＢＯ′−３については、主メモリ１
の書込みアドレスによってデータバス位置が決まり、ま
た各ベクトルレジスタユニット３からデータ整列処理回
路２′への入力バスＢＩ′−０〜ＢＩ′−３の制御順序
はデータエレメントのエレメント番号によって設定され
ることになる。
１４に示すように、演算結果のデータを各ベクトルレジ
スタユニット３ａに一旦書込んでおき、これらベクトル
レジスタユニット３ａに書込まれた演算結果のデータを
主メモリ１に格納することも行われる。このようなベク
トルデータのストアの場合も、ベクトルレジスタユニッ
ト３ａからのデータの各エレメントは、主メモリ１への
書込みアドレスをもとにしてデータを転送する。そのた
め、主メモリユニット１ａへの書込みのための出力デー
タバスＢＯ′−０〜ＢＯ′−３については、主メモリ１
の書込みアドレスによってデータバス位置が決まり、ま
た各ベクトルレジスタユニット３からデータ整列処理回
路２′への入力バスＢＩ′−０〜ＢＩ′−３の制御順序
はデータエレメントのエレメント番号によって設定され
ることになる。
【００１３】したがって、この書込みの場合も、全ての
入力バスＢＩ′−０〜ＢＩ′−３は、すべての書込みバ
スＢＯ′−０〜ＢＯ′−３と接続されるデータ整列処理
回路２′を必要とする。ストア時に、各ベクトルレジス
タユニット３ａから出力されてデータ整列処理回路２′
に入力されるデータが、８バイトデータである場合に
は、図１５に示すような８バイトバスが必要となり、上
位４バイトデータおよび下位４バイトデータとしてデー
タ転送する場合には、図１６のように４バイトバスを設
ける必要がある。
入力バスＢＩ′−０〜ＢＩ′−３は、すべての書込みバ
スＢＯ′−０〜ＢＯ′−３と接続されるデータ整列処理
回路２′を必要とする。ストア時に、各ベクトルレジス
タユニット３ａから出力されてデータ整列処理回路２′
に入力されるデータが、８バイトデータである場合に
は、図１５に示すような８バイトバスが必要となり、上
位４バイトデータおよび下位４バイトデータとしてデー
タ転送する場合には、図１６のように４バイトバスを設
ける必要がある。
【００１４】そして図１６のように４バイトのバスを設
ける場合には、図１５のような８バイト転送を行うこと
も可能であるので、図１６には実質的に図１５の場合も
含まれることになる。
ける場合には、図１５のような８バイト転送を行うこと
も可能であるので、図１６には実質的に図１５の場合も
含まれることになる。
【００１５】
【発明が解決しようとする課題】上述したように、従来
のロードおよびストアにおけるデータ整列処理回路は、
図１３および図１６に示すように、それぞれ６４本もの
４バイトのバスを必要とする。
のロードおよびストアにおけるデータ整列処理回路は、
図１３および図１６に示すように、それぞれ６４本もの
４バイトのバスを必要とする。
【００１６】このため、特開昭５７−１１１６６７号公
報では、ロードおよびストアにおける前記データ整列処
理回路のバスの構成を図１７、図１８および図１９のよ
うに４バイトのバスを共有するように構成して、バス数
を削減することが示されている。
報では、ロードおよびストアにおける前記データ整列処
理回路のバスの構成を図１７、図１８および図１９のよ
うに４バイトのバスを共有するように構成して、バス数
を削減することが示されている。
【００１７】近年、高集積度化が要求されるとともに製
造コストを低減することが要求されており、特開昭５７
−１１１６６７号公報に示された技術では、上位４バイ
トおよび下位４バイトを含むように構成する必要があ
り、これは機能分割上の制限になる。
造コストを低減することが要求されており、特開昭５７
−１１１６６７号公報に示された技術では、上位４バイ
トおよび下位４バイトを含むように構成する必要があ
り、これは機能分割上の制限になる。
【００１８】本発明は、このような問題を解決するため
になされたもので、データ整列の自由度を増し、より少
ないハードウェア量で、転送速度を落とすことなく、構
成の繰り返し性、すなわちリピータビリティを向上させ
得るベクトルデータ処理装置を提供することを目的とす
るものである。
になされたもので、データ整列の自由度を増し、より少
ないハードウェア量で、転送速度を落とすことなく、構
成の繰り返し性、すなわちリピータビリティを向上させ
得るベクトルデータ処理装置を提供することを目的とす
るものである。
【００１９】
【課題を解決するための手段】本発明に係るベクトルデ
ータ処理装置は、少なくとも独立に動作することが可能
な１つ以上の読み出しデータバスおよび書き込みデータ
バスを有する複数個の主メモリユニットからなる主メモ
リと、複数の入力バスおよび複数の出力バスを有し、前
記複数の入力バスを前記複数の出力バスに選択的に接続
するための第１のデータ整列処理部と、ベクトルデータ
の一部がインターリーブされた複数のバンク単位に記憶
され、それぞれ１つ以上のベクトルレジスタ書き込みデ
ータバスおよび１つ以上のベクトルレジスタ読み出しデ
ータバスを有する複数個のベクトルレジスタユニットか
らなるベクトルレジスタ部と、を具備し、且つ前記各主
メモリユニットの読み出しデータバスと前記第１のデー
タ整列処理部の各入力バスとを接続するとともに、前記
第１のデータ整列処理部の各出力バスと前記各ベクトル
レジスタユニットのベクトルレジスタ書き込みデータバ
スとを接続したベクトルデータ処理装置において、前記
第１のデータ整列処理部は、各入力バス幅を複数の第１
の区分データ幅に分割するとともに、該第１の区分デー
タ幅に分割した入力バスに各対応して、それぞれ前記第
１の区分データ幅毎に前記複数の入力バスを前記複数の
出力バスに選択的に接続する複数の第１のデータ整列処
理区分ユニットを含み、前記ベクトルレジスタ部は、各
ベクトルレジスタ書き込みデータバス幅を複数個の第２
の区分データ幅に分割するとともに、該第２の区分デー
タ幅に分割したベクトルレジスタ書込みデータバスに各
対応して前記第２の区分データ幅に分割した複数個のベ
クトルレジスタユニットを含み、且つ前記第２の区分デ
ータ幅は、前記第１の区分データ幅の所定の２のベキ乗
倍に設定する構成を特徴としている〔請求項１〕。
ータ処理装置は、少なくとも独立に動作することが可能
な１つ以上の読み出しデータバスおよび書き込みデータ
バスを有する複数個の主メモリユニットからなる主メモ
リと、複数の入力バスおよび複数の出力バスを有し、前
記複数の入力バスを前記複数の出力バスに選択的に接続
するための第１のデータ整列処理部と、ベクトルデータ
の一部がインターリーブされた複数のバンク単位に記憶
され、それぞれ１つ以上のベクトルレジスタ書き込みデ
ータバスおよび１つ以上のベクトルレジスタ読み出しデ
ータバスを有する複数個のベクトルレジスタユニットか
らなるベクトルレジスタ部と、を具備し、且つ前記各主
メモリユニットの読み出しデータバスと前記第１のデー
タ整列処理部の各入力バスとを接続するとともに、前記
第１のデータ整列処理部の各出力バスと前記各ベクトル
レジスタユニットのベクトルレジスタ書き込みデータバ
スとを接続したベクトルデータ処理装置において、前記
第１のデータ整列処理部は、各入力バス幅を複数の第１
の区分データ幅に分割するとともに、該第１の区分デー
タ幅に分割した入力バスに各対応して、それぞれ前記第
１の区分データ幅毎に前記複数の入力バスを前記複数の
出力バスに選択的に接続する複数の第１のデータ整列処
理区分ユニットを含み、前記ベクトルレジスタ部は、各
ベクトルレジスタ書き込みデータバス幅を複数個の第２
の区分データ幅に分割するとともに、該第２の区分デー
タ幅に分割したベクトルレジスタ書込みデータバスに各
対応して前記第２の区分データ幅に分割した複数個のベ
クトルレジスタユニットを含み、且つ前記第２の区分デ
ータ幅は、前記第１の区分データ幅の所定の２のベキ乗
倍に設定する構成を特徴としている〔請求項１〕。
【００２０】第２の区分データ幅に分割されたベクトル
レジスタユニットには、第１の区分データ幅に分割され
た第１のデータ整列処理区分ユニットと、該第１のデー
タ整列処理区分ユニットに対応する区分データ位置の所
定の２のベキ乗倍の区分データ位置に対応する第１のデ
ータ整列処理区分ユニットとを接続する構成としてもよ
い〔請求項２〕。
レジスタユニットには、第１の区分データ幅に分割され
た第１のデータ整列処理区分ユニットと、該第１のデー
タ整列処理区分ユニットに対応する区分データ位置の所
定の２のベキ乗倍の区分データ位置に対応する第１のデ
ータ整列処理区分ユニットとを接続する構成としてもよ
い〔請求項２〕。
【００２１】ベクトルレジスタ部のベクトルレジスタユ
ニットは、第１の区分データ幅に分割されたベクトルレ
ジスタ書込みデータバスの第１の区分データと該第１の
区分データのデータ位置の所定の２のベキ乗倍の区分デ
ータ位置に対応する他の前記第１の区分データとからい
ずれか一方を選択する書込みデータ選択回路と、前記書
込みデータ選択回路で選択された区分データが書き込ま
れるベクトルレジスタとを含んでいてもよい〔請求項
３〕。
ニットは、第１の区分データ幅に分割されたベクトルレ
ジスタ書込みデータバスの第１の区分データと該第１の
区分データのデータ位置の所定の２のベキ乗倍の区分デ
ータ位置に対応する他の前記第１の区分データとからい
ずれか一方を選択する書込みデータ選択回路と、前記書
込みデータ選択回路で選択された区分データが書き込ま
れるベクトルレジスタとを含んでいてもよい〔請求項
３〕。
【００２２】ベクトルレジスタ部は、複数種の格納デー
タ形式のベクトルデータを取り扱うようにしてもよい
〔請求項４〕。複数個の主記憶ユニットからベクトルレ
ジスタ部へのデータ転送における主メモリアドレス情報
と、ベクトルレジスタ部へのデータ書込みにおけるデー
タ形式情報とによって、書き込みデータ選択回路を選択
制御する書込み選択制御部をさらに具備していてもよい
〔請求項５〕。
タ形式のベクトルデータを取り扱うようにしてもよい
〔請求項４〕。複数個の主記憶ユニットからベクトルレ
ジスタ部へのデータ転送における主メモリアドレス情報
と、ベクトルレジスタ部へのデータ書込みにおけるデー
タ形式情報とによって、書き込みデータ選択回路を選択
制御する書込み選択制御部をさらに具備していてもよい
〔請求項５〕。
【００２３】書き込みデータ選択回路は、書込み選択制
御部からの所定の“０”データ書き込み制御信号によっ
て、ベクトルレジスタ書き込みデータの内容を“０”に
するクリア手段を含んでいてもよい〔請求項６〕。
御部からの所定の“０”データ書き込み制御信号によっ
て、ベクトルレジスタ書き込みデータの内容を“０”に
するクリア手段を含んでいてもよい〔請求項６〕。
【００２４】ベクトルレジスタ書込みデータバス毎に書
き込み可否可能に制御するベクトルレジスタ書込み制御
部をさらに具備していてもよい〔請求項７〕。複数の第
１のデータ整列処理区分ユニットを全て同一タイミング
で且つ同一制御情報で連動制御して、第１の区分データ
幅毎の複数の入力バスを同期的に且つ各対応して複数の
出力バスに接続して、第１の区分データ幅毎にデータ整
列を行うデータ整列制御部をさらに具備していてもよい
〔請求項８〕。
き込み可否可能に制御するベクトルレジスタ書込み制御
部をさらに具備していてもよい〔請求項７〕。複数の第
１のデータ整列処理区分ユニットを全て同一タイミング
で且つ同一制御情報で連動制御して、第１の区分データ
幅毎の複数の入力バスを同期的に且つ各対応して複数の
出力バスに接続して、第１の区分データ幅毎にデータ整
列を行うデータ整列制御部をさらに具備していてもよい
〔請求項８〕。
【００２５】複数の入力バスおよび複数の出力バスを有
し、前記複数の入力バスを前記複数の出力バスに選択的
に接続するための第２のデータ整列処理部とをさらに具
備して、各ベクトルレジスタユニットのベクトルレジス
タ読み出しデータバスと前記第２データ整列処理部の各
入力バスとを接続するとともに、前記第２のデータ整列
処理部の各出力バスと主メモリユニットの各書込みデー
タバスとを接続し、且つ前記第２のデータ整列処理部
は、各入力バスおよび各出力バスの少なくとも一方のバ
ス幅を複数個の第３の区分データ幅に分割するととも
に、該第３の区分データ幅に分割した入力バスおよび出
力バスの少なくとも一方に各対応して、それぞれ前記第
３の区分データ幅毎に前記複数の入力バスを前記複数の
出力バスに選択的に接続する複数の第３のデータ整列処
理区分ユニットを含み、前記第３の区分データ幅は、第
２の区分データ幅の大きさの２のベキ乗分の１に設定す
る構成としてもよい〔請求項９〕。
し、前記複数の入力バスを前記複数の出力バスに選択的
に接続するための第２のデータ整列処理部とをさらに具
備して、各ベクトルレジスタユニットのベクトルレジス
タ読み出しデータバスと前記第２データ整列処理部の各
入力バスとを接続するとともに、前記第２のデータ整列
処理部の各出力バスと主メモリユニットの各書込みデー
タバスとを接続し、且つ前記第２のデータ整列処理部
は、各入力バスおよび各出力バスの少なくとも一方のバ
ス幅を複数個の第３の区分データ幅に分割するととも
に、該第３の区分データ幅に分割した入力バスおよび出
力バスの少なくとも一方に各対応して、それぞれ前記第
３の区分データ幅毎に前記複数の入力バスを前記複数の
出力バスに選択的に接続する複数の第３のデータ整列処
理区分ユニットを含み、前記第３の区分データ幅は、第
２の区分データ幅の大きさの２のベキ乗分の１に設定す
る構成としてもよい〔請求項９〕。
【００２６】第１のデータ整列処理部の出力バスを第２
のデータ整列処理部の入力バスと共用し、前記第１のデ
ータ整列処理部の入力バスを前記第２のデータ整列処理
部の出力バスと共用して、前記第１のデータ整列処理部
と前記第２のデータ整列処理部とを共通の構成としても
よい〔請求項１０〕。
のデータ整列処理部の入力バスと共用し、前記第１のデ
ータ整列処理部の入力バスを前記第２のデータ整列処理
部の出力バスと共用して、前記第１のデータ整列処理部
と前記第２のデータ整列処理部とを共通の構成としても
よい〔請求項１０〕。
【００２７】第２の区分データ幅に分割されたベクトル
レジスタユニットには、第３の区分データ幅に分割され
た第２のデータ整列処理区分ユニットと、該第２のデー
タ整列処理区分ユニットに対応する区分データ位置の所
定の２のベキ乗分の１の区分データ位置に対応する第２
のデータ整列処理区分ユニットとを接続する構成として
もよい〔請求項１１〕。
レジスタユニットには、第３の区分データ幅に分割され
た第２のデータ整列処理区分ユニットと、該第２のデー
タ整列処理区分ユニットに対応する区分データ位置の所
定の２のベキ乗分の１の区分データ位置に対応する第２
のデータ整列処理区分ユニットとを接続する構成として
もよい〔請求項１１〕。
【００２８】ベクトルレジスタ部のベクトルレジスタユ
ニットは、第３の区分データ幅に分割されたベクトルレ
ジスタ読出しデータバスの第３の区分データと該第３の
区分データのデータ位置の所定の２のベキ乗倍の区分デ
ータ位置に対応する他の前記第３の区分データとからい
ずれか一方を選択し、選択された区分データをベクトル
レジスタに書き込む書込みデータ選択回路を含んでいて
もよい〔請求項１２〕。
ニットは、第３の区分データ幅に分割されたベクトルレ
ジスタ読出しデータバスの第３の区分データと該第３の
区分データのデータ位置の所定の２のベキ乗倍の区分デ
ータ位置に対応する他の前記第３の区分データとからい
ずれか一方を選択し、選択された区分データをベクトル
レジスタに書き込む書込みデータ選択回路を含んでいて
もよい〔請求項１２〕。
【００２９】ベクトルレジスタ部から読出すときのデー
タ形式情報によって、読出しデータ選択回路を選択制御
する読出し選択制御部をさらに具備していてもよい〔請
求項１３〕。
タ形式情報によって、読出しデータ選択回路を選択制御
する読出し選択制御部をさらに具備していてもよい〔請
求項１３〕。
【００３０】第２の区分データ幅の２のベキ乗倍を１ビ
ットとした書込み可否制御情報を用いて、主メモリユニ
ットへの書込みデータバス毎に書き込み可否可能に制御
するメモリ書込み制御部をさらに具備していてもよい
〔請求項１４〕。
ットとした書込み可否制御情報を用いて、主メモリユニ
ットへの書込みデータバス毎に書き込み可否可能に制御
するメモリ書込み制御部をさらに具備していてもよい
〔請求項１４〕。
【００３１】
【作用】本発明によるベクトルデータ処理装置では、各
入力バス幅を複数の第１の区分データ幅に分割するとと
もに、該第１の区分データ幅に分割した入力バスに各対
応して、それぞれ前記第１の区分データ幅毎に複数の入
力バスを複数の出力バスに選択的に接続する複数の第１
のデータ整列処理区分ユニットを含む第１のデータ整列
処理部と、各ベクトルレジスタ書き込みデータバス幅を
複数個の第２の区分データ幅に分割するとともに、該第
２の区分データ幅に分割したベクトルレジスタ書込みデ
ータバスに各対応して前記第２の区分データ幅に分割し
た複数個のベクトルレジスタユニットを含むベクトルレ
ジスタ部とを設け、且つ前記第２の区分データ幅は、前
記第１の区分データ幅の所定の２のベキ乗倍に設定し
て、ベクトルレジスタ部の少なくとも入力部にバイト間
で選択接続を行う構成とすることにより、データをより
細分化してデータ整列処理を行うことが可能となり、構
成のリピータビリティを向上させることができ、高集積
度化も容易になる。
入力バス幅を複数の第１の区分データ幅に分割するとと
もに、該第１の区分データ幅に分割した入力バスに各対
応して、それぞれ前記第１の区分データ幅毎に複数の入
力バスを複数の出力バスに選択的に接続する複数の第１
のデータ整列処理区分ユニットを含む第１のデータ整列
処理部と、各ベクトルレジスタ書き込みデータバス幅を
複数個の第２の区分データ幅に分割するとともに、該第
２の区分データ幅に分割したベクトルレジスタ書込みデ
ータバスに各対応して前記第２の区分データ幅に分割し
た複数個のベクトルレジスタユニットを含むベクトルレ
ジスタ部とを設け、且つ前記第２の区分データ幅は、前
記第１の区分データ幅の所定の２のベキ乗倍に設定し
て、ベクトルレジスタ部の少なくとも入力部にバイト間
で選択接続を行う構成とすることにより、データをより
細分化してデータ整列処理を行うことが可能となり、構
成のリピータビリティを向上させることができ、高集積
度化も容易になる。
【００３２】
【実施例】以下、本発明に係るベクトルデータ処理装置
の実施例を図面を参照して説明する。
の実施例を図面を参照して説明する。
【００３３】図１は本発明の一実施例によるベクトルデ
ータ処理装置を組み込んだベクトル計算システムの全体
の概略的な構成を示している。図１のベクトル計算シス
テムは、ベクトル命令部１０、アドレス発生部１２、メ
モリ制御部１４、パイプライン制御部１６、マスクレジ
スタ部１８、ベクトルレジスタ部（ＶＲ）２０、演算部
２２、データ整列部２４および主メモリ２６を備えてい
る。
ータ処理装置を組み込んだベクトル計算システムの全体
の概略的な構成を示している。図１のベクトル計算シス
テムは、ベクトル命令部１０、アドレス発生部１２、メ
モリ制御部１４、パイプライン制御部１６、マスクレジ
スタ部１８、ベクトルレジスタ部（ＶＲ）２０、演算部
２２、データ整列部２４および主メモリ２６を備えてい
る。
【００３４】ベクトル命令部１０は、ベクトル計算のプ
ログラム等により与えられるベクトル命令をデコードし
て、ベクトルロード命令およびベクトルストア命令等の
ベクトルアクセス命令、ならびにベクトル演算命令を含
むベクトル命令を発生する。アドレス発生部１２は、デ
ータエレメントについての主メモリ２６のアドレス、マ
スクレジスタ部１８およびベクトルレジスタ部２０のリ
クエストアドレスを発生する。メモリ制御部１４は、直
接またはパイプライン制御部１６と連携して、主メモリ
２６の読出しおよび書込みを制御する。
ログラム等により与えられるベクトル命令をデコードし
て、ベクトルロード命令およびベクトルストア命令等の
ベクトルアクセス命令、ならびにベクトル演算命令を含
むベクトル命令を発生する。アドレス発生部１２は、デ
ータエレメントについての主メモリ２６のアドレス、マ
スクレジスタ部１８およびベクトルレジスタ部２０のリ
クエストアドレスを発生する。メモリ制御部１４は、直
接またはパイプライン制御部１６と連携して、主メモリ
２６の読出しおよび書込みを制御する。
【００３５】パイプライン制御部１６は、主メモリ２６
からデータを読出し、データ整列部２４でデータの整列
処理を行って、マスクレジスタ部１８またはベクトルレ
ジスタ部２０に書き込む動作、すなわちロード動作の制
御、およびマスクレジスタ部１８またはベクトルレジス
タ部２０からデータを読出し、データ整列部２４におい
てデータの整列処理を行って、主メモリ２６に書き込む
動作、すなわちストア動作に係る制御を行う。このパイ
プライン制御部１６の制御は、前記ロードおよびストア
に係るパイプライン処理の制御を含んでいる。
からデータを読出し、データ整列部２４でデータの整列
処理を行って、マスクレジスタ部１８またはベクトルレ
ジスタ部２０に書き込む動作、すなわちロード動作の制
御、およびマスクレジスタ部１８またはベクトルレジス
タ部２０からデータを読出し、データ整列部２４におい
てデータの整列処理を行って、主メモリ２６に書き込む
動作、すなわちストア動作に係る制御を行う。このパイ
プライン制御部１６の制御は、前記ロードおよびストア
に係るパイプライン処理の制御を含んでいる。
【００３６】マスクレジスタ部１８およびベクトルレジ
スタ部２０は、ベクトル演算のためのマスクデータおよ
びベクトルデータをそれぞれ格納する。演算部２２は、
パイプライン処理を用いて所要のベクトル演算を行う。
データ整列部２４は、ロード動作時に、主メモリ２６か
ら読出したデータを、マスクレジスタ部１８またはベク
トルレジスタ部２０に書き込む際に、データを適切に並
べ替えるとともに、ストア動作時に、マスクレジスタ部
１８またはベクトルレジスタ部２０から読出したデータ
を、主メモリ２６に書き込む際に、データを適切に並べ
替える。主メモリ２６は、このベクトル計算システムの
主記憶装置であり、ベクトル計算に供されるデータおよ
び計算の結果として得られるデータを格納する。
スタ部２０は、ベクトル演算のためのマスクデータおよ
びベクトルデータをそれぞれ格納する。演算部２２は、
パイプライン処理を用いて所要のベクトル演算を行う。
データ整列部２４は、ロード動作時に、主メモリ２６か
ら読出したデータを、マスクレジスタ部１８またはベク
トルレジスタ部２０に書き込む際に、データを適切に並
べ替えるとともに、ストア動作時に、マスクレジスタ部
１８またはベクトルレジスタ部２０から読出したデータ
を、主メモリ２６に書き込む際に、データを適切に並べ
替える。主メモリ２６は、このベクトル計算システムの
主記憶装置であり、ベクトル計算に供されるデータおよ
び計算の結果として得られるデータを格納する。
【００３７】上述のように構成されたベクトル計算シス
テムの概略的な動作を説明する。主メモリ２６に格納さ
れているベクトルデータは、計算に際してアクセスさ
れ、マスクレジスタ部１８またはベクトルレジスタ部２
０との間で転送され、上述したロードまたはストア動作
が行われる。演算部２２は、マスクレジスタ部１８内の
マスクデータとベクトルレジスタ部２０内のベクトルデ
ータを用いてベクトルデータの演算を行う。
テムの概略的な動作を説明する。主メモリ２６に格納さ
れているベクトルデータは、計算に際してアクセスさ
れ、マスクレジスタ部１８またはベクトルレジスタ部２
０との間で転送され、上述したロードまたはストア動作
が行われる。演算部２２は、マスクレジスタ部１８内の
マスクデータとベクトルレジスタ部２０内のベクトルデ
ータを用いてベクトルデータの演算を行う。
【００３８】ベクトル命令部１０は、ベクトル命令をデ
コードして、ベクトル演算命令またはベクトルアクセス
命令を発生する。ベクトル命令部１０で発生した命令
が、ベクトル演算命令である場合には、メモリアクセス
を含まないので、ベクトルレジスタ部２０からベクトル
データを読出して演算部２２でベクトル演算を実行し、
演算結果をベクトルレジスタ部２０に書き込む。
コードして、ベクトル演算命令またはベクトルアクセス
命令を発生する。ベクトル命令部１０で発生した命令
が、ベクトル演算命令である場合には、メモリアクセス
を含まないので、ベクトルレジスタ部２０からベクトル
データを読出して演算部２２でベクトル演算を実行し、
演算結果をベクトルレジスタ部２０に書き込む。
【００３９】ベクトルアクセス命令には、主メモリ２６
のアクセスを含むベクトルロード命令およびベクトルス
トア命令等が含まれる。ベクトル命令部１０で発生した
命令が、ベクトルアクセス命令である場合には、主メモ
リ２６のアクセスを含むので、アドレス発生部１２で主
メモリ２６におけるアドレスを発生する。このため、ベ
クトル命令部１０から発信されるベクトルアクセス命令
は、アドレス発生部１２およびパイプライン制御部１６
に同時に送られる。アドレス発生部１２では、主メモリ
２６における各データエレメントのリクエストアドレス
と、マスクレジスタ部１８およびベクトルレジスタ部２
０における各エレメントのリクエストアドレスとを順次
発生する。メモリ制御部１４は、アドレス発生部１２で
発生されたアドレス情報に基づいて、主メモリ２６へア
クセスリクエストを発行する。すなわち、メモリ制御部
１４は、アドレス発生部１２で発生されたアドレス情報
が、主メモリ２６上で連続する領域のデータを１つのリ
クエストで一括してアクセスするブロックアクセスであ
る場合は、アドレス発生部１２から与えられる先頭アド
レスを始点として、指定されたエレメント数に相当する
個々のデータのアクセスを実行する。また、メモリ制御
部１４は、アドレス発生部１２で発生されたアドレス情
報が、主メモリ２６上で離散的に存在する複数のデータ
のアクセスを示している場合は、アドレス発生部１２か
ら与えられるアドレスに基づいて、主メモリ２６に対
し、指定された個々のデータのアクセスを実行する。こ
れらのアクセスの形態を示す情報はメモリ制御部１４か
らパイプライン制御部１６にも与えられる。
のアクセスを含むベクトルロード命令およびベクトルス
トア命令等が含まれる。ベクトル命令部１０で発生した
命令が、ベクトルアクセス命令である場合には、主メモ
リ２６のアクセスを含むので、アドレス発生部１２で主
メモリ２６におけるアドレスを発生する。このため、ベ
クトル命令部１０から発信されるベクトルアクセス命令
は、アドレス発生部１２およびパイプライン制御部１６
に同時に送られる。アドレス発生部１２では、主メモリ
２６における各データエレメントのリクエストアドレス
と、マスクレジスタ部１８およびベクトルレジスタ部２
０における各エレメントのリクエストアドレスとを順次
発生する。メモリ制御部１４は、アドレス発生部１２で
発生されたアドレス情報に基づいて、主メモリ２６へア
クセスリクエストを発行する。すなわち、メモリ制御部
１４は、アドレス発生部１２で発生されたアドレス情報
が、主メモリ２６上で連続する領域のデータを１つのリ
クエストで一括してアクセスするブロックアクセスであ
る場合は、アドレス発生部１２から与えられる先頭アド
レスを始点として、指定されたエレメント数に相当する
個々のデータのアクセスを実行する。また、メモリ制御
部１４は、アドレス発生部１２で発生されたアドレス情
報が、主メモリ２６上で離散的に存在する複数のデータ
のアクセスを示している場合は、アドレス発生部１２か
ら与えられるアドレスに基づいて、主メモリ２６に対
し、指定された個々のデータのアクセスを実行する。こ
れらのアクセスの形態を示す情報はメモリ制御部１４か
らパイプライン制御部１６にも与えられる。
【００４０】これと並行して、パイプライン制御部１６
では、メモリ制御部１４から与えられる主メモリに対す
るアクセス情報に基づき、主メモリ２６から読出したデ
ータをデータ整列部２４で所要の並べ替えを行って、マ
スクレジスタ部１８またはベクトルレジスタ部２０に書
き込むロード制御、およびマスクレジスタ部１８または
ベクトルレジスタ部２０からデータを読出してデータ整
列部２４において所要の並べ替えを行って、主メモリ２
６に書き込むストア制御を行う。
では、メモリ制御部１４から与えられる主メモリに対す
るアクセス情報に基づき、主メモリ２６から読出したデ
ータをデータ整列部２４で所要の並べ替えを行って、マ
スクレジスタ部１８またはベクトルレジスタ部２０に書
き込むロード制御、およびマスクレジスタ部１８または
ベクトルレジスタ部２０からデータを読出してデータ整
列部２４において所要の並べ替えを行って、主メモリ２
６に書き込むストア制御を行う。
【００４１】図２に、ロード動作に係るベクトルレジス
タ部２０、演算部２２およびデータ整列部２４の詳細な
構成を示す。ベクトルレジスタ部２０は、例えばこの場
合、８バイト幅の４個のデータを取り扱うものとして４
個のベクトルレジスタユニット３２で構成され、各ベク
トルレジスタユニット３２はそれぞれベクトルレジスタ
ＶＲを有している。演算部２２は、同様に４個の演算ユ
ニット３４で構成される。
タ部２０、演算部２２およびデータ整列部２４の詳細な
構成を示す。ベクトルレジスタ部２０は、例えばこの場
合、８バイト幅の４個のデータを取り扱うものとして４
個のベクトルレジスタユニット３２で構成され、各ベク
トルレジスタユニット３２はそれぞれベクトルレジスタ
ＶＲを有している。演算部２２は、同様に４個の演算ユ
ニット３４で構成される。
【００４２】データ整列部２４は、ロード時に用いられ
る第１のデータ整列処理部３０を有する。第１のデータ
整列処理部３０は、主メモリ２６の各メモリユニットＭ
Ｍ−Ａ、ＭＭ−Ｂ、ＭＭ−ＣおよびＭＭ−Ｄから読出し
た各８バイト幅のデータを適宜分割し、第１の整列制御
信号に基づいて選択的に接続バスを切換えることによ
り、データを整列して出力バスＢＯ−０、ＢＯ−１、Ｂ
Ｏ−２およびＢＯ−３に供給する。
る第１のデータ整列処理部３０を有する。第１のデータ
整列処理部３０は、主メモリ２６の各メモリユニットＭ
Ｍ−Ａ、ＭＭ−Ｂ、ＭＭ−ＣおよびＭＭ−Ｄから読出し
た各８バイト幅のデータを適宜分割し、第１の整列制御
信号に基づいて選択的に接続バスを切換えることによ
り、データを整列して出力バスＢＯ−０、ＢＯ−１、Ｂ
Ｏ−２およびＢＯ−３に供給する。
【００４３】第１のデータ整列処理部３０の詳細な構成
を図３に示す。図３に示す第１のデータ整列処理部３０
は、８バイトのバスが、１バイトずつに分割、すなわち
１バイトずつにスライスされた８つのデータ整列処理ユ
ニット３６で構成される。これら８つのデータ整列処理
ユニット３６は、全く同様の構成を有し、第１の整列制
御信号に基づいて互いに同期連動して接続バスを切換え
る。各データ整列処理ユニット３６は、それぞれ１バイ
トずつの４つの入力バスを選択的に切換えて４つの出力
バスに接続する。８つのデータ整列処理ユニット３６の
出力は、１バイト毎の各出力データバスＢＯ−０−０〜
ＢＯ−３−０、ＢＯ−０−１〜ＢＯ−３−１、ＢＯ−０
−２〜ＢＯ−３−２、…ＢＯ−０−７〜ＢＯ−３−７に
出力される。
を図３に示す。図３に示す第１のデータ整列処理部３０
は、８バイトのバスが、１バイトずつに分割、すなわち
１バイトずつにスライスされた８つのデータ整列処理ユ
ニット３６で構成される。これら８つのデータ整列処理
ユニット３６は、全く同様の構成を有し、第１の整列制
御信号に基づいて互いに同期連動して接続バスを切換え
る。各データ整列処理ユニット３６は、それぞれ１バイ
トずつの４つの入力バスを選択的に切換えて４つの出力
バスに接続する。８つのデータ整列処理ユニット３６の
出力は、１バイト毎の各出力データバスＢＯ−０−０〜
ＢＯ−３−０、ＢＯ−０−１〜ＢＯ−３−１、ＢＯ−０
−２〜ＢＯ−３−２、…ＢＯ−０−７〜ＢＯ−３−７に
出力される。
【００４４】ベクトルレジスタユニット３２および演算
ユニット３４の詳細な構成を図４に示す。ベクトルレジ
スタユニット３２は、この場合、それぞれ２バイトずつ
のデータを処理する４つのベクトルレジスタサブユニッ
ト３８で構成される。各ベクトルレジスタサブユニット
３８は、図３に示した１バイト毎の出力データバスＢＯ
−０−０〜ＢＯ−３−０、ＢＯ−０−１〜ＢＯ−３−
１、ＢＯ−０−２〜ＢＯ−３−２、…ＢＯ−０−７〜Ｂ
Ｏ−３−７の出力のうちの４バイト毎の２つずつを１組
として処理する。
ユニット３４の詳細な構成を図４に示す。ベクトルレジ
スタユニット３２は、この場合、それぞれ２バイトずつ
のデータを処理する４つのベクトルレジスタサブユニッ
ト３８で構成される。各ベクトルレジスタサブユニット
３８は、図３に示した１バイト毎の出力データバスＢＯ
−０−０〜ＢＯ−３−０、ＢＯ−０−１〜ＢＯ−３−
１、ＢＯ−０−２〜ＢＯ−３−２、…ＢＯ−０−７〜Ｂ
Ｏ−３−７の出力のうちの４バイト毎の２つずつを１組
として処理する。
【００４５】例えば、アクセスデータは次のようにして
ベクトルレジスタユニット３２に書き込まれる。１番目
のベクトルレジスタサブユニット３８には、出力データ
バスＢＯ−０の第０バイトの出力データバスＢＯ−０−
０と第４バイトの出力データバスＢＯ−０−４とが入力
され、該１番目のベクトルレジスタサブユニット３８
は、これら出力データバスＢＯ−０−０およびＢＯ−０
−４からの入力データを第０バイト用のベクトルレジス
タ４０および第４バイト用のベクトルレジスタ４２に書
込み選択信号により選択的に切換えて入力し得るように
なっている。
ベクトルレジスタユニット３２に書き込まれる。１番目
のベクトルレジスタサブユニット３８には、出力データ
バスＢＯ−０の第０バイトの出力データバスＢＯ−０−
０と第４バイトの出力データバスＢＯ−０−４とが入力
され、該１番目のベクトルレジスタサブユニット３８
は、これら出力データバスＢＯ−０−０およびＢＯ−０
−４からの入力データを第０バイト用のベクトルレジス
タ４０および第４バイト用のベクトルレジスタ４２に書
込み選択信号により選択的に切換えて入力し得るように
なっている。
【００４６】すなわち、この１番目のベクトルレジスタ
サブユニット３８では、書込み選択信号によって接続バ
スを選択的に切換えることにより、出力データバスＢＯ
−０−０およびＢＯ−０−４からの入力データをそれぞ
れ第０バイト用のベクトルレジスタ４０および第４バイ
ト用のベクトルレジスタ４２に入力するか、出力データ
バスＢＯ−０−０およびＢＯ−０−４からの入力データ
をそれぞれ第４バイト用のベクトルレジスタ４２および
第０バイト用のベクトルレジスタ４０に入力するかを選
択することができる。この選択切換えは、処理するデー
タの形式（すなわち、８バイトデータ、上位４バイトデ
ータ、および下位４バイトデータのいずれであるか）に
応じて行う。
サブユニット３８では、書込み選択信号によって接続バ
スを選択的に切換えることにより、出力データバスＢＯ
−０−０およびＢＯ−０−４からの入力データをそれぞ
れ第０バイト用のベクトルレジスタ４０および第４バイ
ト用のベクトルレジスタ４２に入力するか、出力データ
バスＢＯ−０−０およびＢＯ−０−４からの入力データ
をそれぞれ第４バイト用のベクトルレジスタ４２および
第０バイト用のベクトルレジスタ４０に入力するかを選
択することができる。この選択切換えは、処理するデー
タの形式（すなわち、８バイトデータ、上位４バイトデ
ータ、および下位４バイトデータのいずれであるか）に
応じて行う。
【００４７】また、演算結果をベクトルレジスタユニッ
ト３２に書き込む場合には、演算ユニット３４の第０バ
イトおよび第４バイトを、それぞれそのまま第０バイト
用のベクトルレジスタ４０および第４バイト用のベクト
ルレジスタ４２に入力する。演算結果をベクトルレジス
タユニット３２に書き込むか否かは、マスクレジスタ１
８の内容によって決定される。
ト３２に書き込む場合には、演算ユニット３４の第０バ
イトおよび第４バイトを、それぞれそのまま第０バイト
用のベクトルレジスタ４０および第４バイト用のベクト
ルレジスタ４２に入力する。演算結果をベクトルレジス
タユニット３２に書き込むか否かは、マスクレジスタ１
８の内容によって決定される。
【００４８】第０バイト用のベクトルレジスタ４０およ
び第４バイト用のベクトルレジスタ４２へのデータ書込
みは、書込み可否信号によって制御され、それぞれ必要
なデータのみがベクトルレジスタ４０およびベクトルレ
ジスタ４２に書き込まれるようになっている。
び第４バイト用のベクトルレジスタ４２へのデータ書込
みは、書込み可否信号によって制御され、それぞれ必要
なデータのみがベクトルレジスタ４０およびベクトルレ
ジスタ４２に書き込まれるようになっている。
【００４９】第０バイト用のベクトルレジスタ４０およ
び第４バイト用のベクトルレジスタ４２の出力は、互い
に結合され、さらに４つのベクトルレジスタサブユニッ
ト３８の対応するものが結合されて、８バイトのデータ
が形成され、演算ユニット３４の２つの入力のいずれか
一方に入力される。この８バイトのデータは、演算ユニ
ット３４の２つの入力のいずれにも入力することができ
るように構成されている。
び第４バイト用のベクトルレジスタ４２の出力は、互い
に結合され、さらに４つのベクトルレジスタサブユニッ
ト３８の対応するものが結合されて、８バイトのデータ
が形成され、演算ユニット３４の２つの入力のいずれか
一方に入力される。この８バイトのデータは、演算ユニ
ット３４の２つの入力のいずれにも入力することができ
るように構成されている。
【００５０】図５に、ストア動作に係るベクトルレジス
タ部２０およびデータ整列部２４の詳細な構成を示す。
ベクトルレジスタ部２０は、例えばこの場合、８バイト
幅の４個のデータを取り扱うものとして４個のベクトル
レジスタユニット３２で構成され、各ベクトルレジスタ
ユニット３２はそれぞれベクトルレジスタＶＲを有して
いる。
タ部２０およびデータ整列部２４の詳細な構成を示す。
ベクトルレジスタ部２０は、例えばこの場合、８バイト
幅の４個のデータを取り扱うものとして４個のベクトル
レジスタユニット３２で構成され、各ベクトルレジスタ
ユニット３２はそれぞれベクトルレジスタＶＲを有して
いる。
【００５１】データ整列部２４は、ストア時に用いられ
る第２のデータ整列処理部４４を有する。第２のデータ
整列処理部４４は、４個のベクトルレジスタユニット３
２から８バイト幅の４つの入力バスＢｉ−０、Ｂｉ−
１、Ｂｉ−２およびＢｉ−３を介して取り出されるデー
タを適宜分割し、第２の整列制御信号に基づいて選択的
に接続バスを切換えることにより、データを整列して出
力バスＢｏ−０、Ｂｏ−１、Ｂｏ−２およびＢｏ−３を
介して主メモリ２６の各メモリユニットＭＭ−Ａ、ＭＭ
−Ｂ、ＭＭ−ＣおよびＭＭ−Ｄに供給する。
る第２のデータ整列処理部４４を有する。第２のデータ
整列処理部４４は、４個のベクトルレジスタユニット３
２から８バイト幅の４つの入力バスＢｉ−０、Ｂｉ−
１、Ｂｉ−２およびＢｉ−３を介して取り出されるデー
タを適宜分割し、第２の整列制御信号に基づいて選択的
に接続バスを切換えることにより、データを整列して出
力バスＢｏ−０、Ｂｏ−１、Ｂｏ−２およびＢｏ−３を
介して主メモリ２６の各メモリユニットＭＭ−Ａ、ＭＭ
−Ｂ、ＭＭ−ＣおよびＭＭ−Ｄに供給する。
【００５２】第２のデータ整列処理部４４の詳細な構成
を図６に示す。図６に示す第２のデータ整列処理部４４
は、８バイトのバスが、１バイトずつに分割、すなわち
１バイトずつにスライスされた８つのデータ整列処理ユ
ニット４８で構成される。これら８つのデータ整列処理
ユニット４８は、全く同様の構成を有し、第２の整列制
御信号に基づいて互いに同期連動して接続バスを切換え
る。各データ整列処理ユニット４８は、ベクトルレジス
タユニット３２に接続されたそれぞれ１バイトずつの４
つの入力バスを選択的に切換えて、主メモリ２６の各メ
モリユニットＭＭ−Ａ、ＭＭ−Ｂ、ＭＭ−ＣおよびＭＭ
−Ｄに接続された４つの出力バスに接続する。すなわ
ち、８つのデータ整列処理ユニット４８の入力は、１バ
イト毎の各入力データバスＢｉ−０−０〜Ｂｉ−３−
０、Ｂｉ−０−１〜Ｂｉ−３−１、Ｂｉ−０−２〜Ｂｉ
−３−２、…Ｂｉ−０−７〜Ｂｉ−３−７から与えら
れ、８つのデータ整列処理ユニット４８の出力は、１バ
イト毎の各出力データバスＢｏ−０−０〜Ｂｏ−３−
０、Ｂｏ−０−１〜Ｂｏ−３−１、Ｂｏ−０−２〜Ｂｏ
−３−２、…Ｂｏ−０−７〜Ｂｏ−３−７に出力され
る。
を図６に示す。図６に示す第２のデータ整列処理部４４
は、８バイトのバスが、１バイトずつに分割、すなわち
１バイトずつにスライスされた８つのデータ整列処理ユ
ニット４８で構成される。これら８つのデータ整列処理
ユニット４８は、全く同様の構成を有し、第２の整列制
御信号に基づいて互いに同期連動して接続バスを切換え
る。各データ整列処理ユニット４８は、ベクトルレジス
タユニット３２に接続されたそれぞれ１バイトずつの４
つの入力バスを選択的に切換えて、主メモリ２６の各メ
モリユニットＭＭ−Ａ、ＭＭ−Ｂ、ＭＭ−ＣおよびＭＭ
−Ｄに接続された４つの出力バスに接続する。すなわ
ち、８つのデータ整列処理ユニット４８の入力は、１バ
イト毎の各入力データバスＢｉ−０−０〜Ｂｉ−３−
０、Ｂｉ−０−１〜Ｂｉ−３−１、Ｂｉ−０−２〜Ｂｉ
−３−２、…Ｂｉ−０−７〜Ｂｉ−３−７から与えら
れ、８つのデータ整列処理ユニット４８の出力は、１バ
イト毎の各出力データバスＢｏ−０−０〜Ｂｏ−３−
０、Ｂｏ−０−１〜Ｂｏ−３−１、Ｂｏ−０−２〜Ｂｏ
−３−２、…Ｂｏ−０−７〜Ｂｏ−３−７に出力され
る。
【００５３】ベクトルレジスタユニット３２の詳細な構
成を図７に示す。ベクトルレジスタユニット３２は、こ
の場合、それぞれ２バイトずつのデータを処理する４つ
のベクトルレジスタサブユニット３８で構成される。各
ベクトルレジスタサブユニット３８は、図６に示した１
バイト毎の入力データバスＢｉ−０−０〜Ｂｉ−３−
０、Ｂｉ−０−１〜Ｂｉ−３−１、Ｂｉ−０−２〜Ｂｉ
−３−２、…Ｂｉ−０−７〜Ｂｉ−３−７のうちの４バ
イト毎の２つずつを１組として、それらに対する出力を
供給する。
成を図７に示す。ベクトルレジスタユニット３２は、こ
の場合、それぞれ２バイトずつのデータを処理する４つ
のベクトルレジスタサブユニット３８で構成される。各
ベクトルレジスタサブユニット３８は、図６に示した１
バイト毎の入力データバスＢｉ−０−０〜Ｂｉ−３−
０、Ｂｉ−０−１〜Ｂｉ−３−１、Ｂｉ−０−２〜Ｂｉ
−３−２、…Ｂｉ−０−７〜Ｂｉ−３−７のうちの４バ
イト毎の２つずつを１組として、それらに対する出力を
供給する。
【００５４】例えば、データは次のようにしてベクトル
レジスタユニット３２から出力される。１番目のベクト
ルレジスタサブユニット３８からは、入力データバスＢ
ｉ−０の第０バイトの入力データバスＢｉ−０−０と第
４バイトの入力データバスＢｉ−０−４へのデータが出
力され、該１番目のベクトルレジスタサブユニット３８
は、これら入力データバスＢｉ−０−０およびＢｉ−０
−４への出力データを第０バイト用のベクトルレジスタ
４０および第４バイト用のベクトルレジスタ４２からＶ
Ｒ読出し選択信号により選択的に切換えて出力し得るよ
うになっている。
レジスタユニット３２から出力される。１番目のベクト
ルレジスタサブユニット３８からは、入力データバスＢ
ｉ−０の第０バイトの入力データバスＢｉ−０−０と第
４バイトの入力データバスＢｉ−０−４へのデータが出
力され、該１番目のベクトルレジスタサブユニット３８
は、これら入力データバスＢｉ−０−０およびＢｉ−０
−４への出力データを第０バイト用のベクトルレジスタ
４０および第４バイト用のベクトルレジスタ４２からＶ
Ｒ読出し選択信号により選択的に切換えて出力し得るよ
うになっている。
【００５５】すなわち、この１番目のベクトルレジスタ
サブユニット３８では、ＶＲ読出し選択信号によって接
続バスを選択的に切換えることにより、入力データバス
Ｂｉ−０−０およびＢｉ−０−４への出力データをそれ
ぞれ第０バイト用のベクトルレジスタ４０および第４バ
イト用のベクトルレジスタ４２の両方から供給するか、
入力データバスＢｉ−０−０およびＢｉ−０−４への出
力データをそれぞれ第０バイト用のベクトルレジスタ４
０および第４バイト用のベクトルレジスタ４２のいずれ
か一方から同一のデータを供給するかを選択することが
できる。
サブユニット３８では、ＶＲ読出し選択信号によって接
続バスを選択的に切換えることにより、入力データバス
Ｂｉ−０−０およびＢｉ−０−４への出力データをそれ
ぞれ第０バイト用のベクトルレジスタ４０および第４バ
イト用のベクトルレジスタ４２の両方から供給するか、
入力データバスＢｉ−０−０およびＢｉ−０−４への出
力データをそれぞれ第０バイト用のベクトルレジスタ４
０および第４バイト用のベクトルレジスタ４２のいずれ
か一方から同一のデータを供給するかを選択することが
できる。
【００５６】この選択切換えは、処理するデータの形式
（すなわち、８バイトデータ、上位４バイトデータ、お
よび下位４バイトデータのいずれであるか）に応じて行
う。すなわち、８バイトデータのときは、図１８(a)の
ように、第０バイト用のベクトルレジスタ４０および第
４バイト用のベクトルレジスタ４２の出力を、そのまま
入力データバスＢｉ−０−０およびＢｉ−０−４へ供給
する。上位４バイトのデータのときは、図１８(b)のよ
うに第０バイト用のベクトルレジスタ４０の出力を、入
力データバスＢｉ−０−０およびＢｉ−０−４へ共通に
供給する。下位４バイトのデータのときは、図１８(c)
のように第４バイト用のベクトルレジスタ４２の出力
を、入力データバスＢｉ−０−０およびＢｉ−０−４へ
共通に供給する。
（すなわち、８バイトデータ、上位４バイトデータ、お
よび下位４バイトデータのいずれであるか）に応じて行
う。すなわち、８バイトデータのときは、図１８(a)の
ように、第０バイト用のベクトルレジスタ４０および第
４バイト用のベクトルレジスタ４２の出力を、そのまま
入力データバスＢｉ−０−０およびＢｉ−０−４へ供給
する。上位４バイトのデータのときは、図１８(b)のよ
うに第０バイト用のベクトルレジスタ４０の出力を、入
力データバスＢｉ−０−０およびＢｉ−０−４へ共通に
供給する。下位４バイトのデータのときは、図１８(c)
のように第４バイト用のベクトルレジスタ４２の出力
を、入力データバスＢｉ−０−０およびＢｉ−０−４へ
共通に供給する。
【００５７】パイプライン制御部１６の詳細な構成を図
９に示す。図９には、パイプライン制御部１６のうちの
本発明実施例に直接関連がある部分のみを詳細に示して
おり、ここでは当該部分のみを説明する。図９に示すパ
イプライン制御部１６は、第１のデータ整列制御部６
０、書込み選択制御部６２、ＶＲ書込み可否制御部６
４、命令処理部６６、ＶＲ読出し選択制御部６８、第２
のデータ整列制御部７０および書込み可否信号生成部７
２を有している。これらの構成は、主として上述したベ
クトルレジスタ部２０およびデータ整列部２４への各種
制御信号を生成する。第１のデータ整列制御部６０は、
メモリ制御部１４から主メモリ２６のアクセスに関する
情報を受けるとともに、命令処理部６６からオペレーシ
ョンコード等の情報を受けて、図３に示した第１のデー
タ整列処理ユニット３６を制御するための第１の整列制
御信号を生成する。書込み選択制御部６２は、第１のデ
ータ整列制御部６０および命令処理部６６の出力に応動
して、図４に示したベクトルレジスタサブユニット３８
のベクトルレジスタ４０および４２等へのデータ形式に
応じた書込み選択のための接続バスの切換え制御を行う
ための書込み選択信号を生成する。ＶＲ書込み可否制御
部６４は、書込み選択制御部６２の出力に応動して、図
４のベクトルレジスタサブユニット３８のベクトルレジ
スタ４０および４２等の書込み可否を制御するためのＶ
Ｒ書込み可否信号を生成する。
９に示す。図９には、パイプライン制御部１６のうちの
本発明実施例に直接関連がある部分のみを詳細に示して
おり、ここでは当該部分のみを説明する。図９に示すパ
イプライン制御部１６は、第１のデータ整列制御部６
０、書込み選択制御部６２、ＶＲ書込み可否制御部６
４、命令処理部６６、ＶＲ読出し選択制御部６８、第２
のデータ整列制御部７０および書込み可否信号生成部７
２を有している。これらの構成は、主として上述したベ
クトルレジスタ部２０およびデータ整列部２４への各種
制御信号を生成する。第１のデータ整列制御部６０は、
メモリ制御部１４から主メモリ２６のアクセスに関する
情報を受けるとともに、命令処理部６６からオペレーシ
ョンコード等の情報を受けて、図３に示した第１のデー
タ整列処理ユニット３６を制御するための第１の整列制
御信号を生成する。書込み選択制御部６２は、第１のデ
ータ整列制御部６０および命令処理部６６の出力に応動
して、図４に示したベクトルレジスタサブユニット３８
のベクトルレジスタ４０および４２等へのデータ形式に
応じた書込み選択のための接続バスの切換え制御を行う
ための書込み選択信号を生成する。ＶＲ書込み可否制御
部６４は、書込み選択制御部６２の出力に応動して、図
４のベクトルレジスタサブユニット３８のベクトルレジ
スタ４０および４２等の書込み可否を制御するためのＶ
Ｒ書込み可否信号を生成する。
【００５８】命令処理部６６はベクトル命令部１０から
の命令を受けて第１のデータ整列制御部６０、書込み選
択制御部６２およびＶＲ読出し選択制御部６８へ命令実
行のためのオペレーションコード等を送る。ＶＲ読出し
選択制御部６８は、メモリ制御部１４から主メモリ２６
のアクセスに関する情報を、命令処理部６６から実行す
べき命令に関する情報をそれぞれ受けて図７に示すベク
トルレジスタサブユニット３８のベクトルレジスタ４０
および４２等からのデータ形式に応じたデータの読出し
を制御するためのＶＲ読出し選択信号を生成する。第２
のデータ整列制御部７０は、ＶＲ読出し選択制御部６８
からの情報を受けて、図６に示した第２のデータ整列処
理ユニット４８を制御するための第２の整列制御信号を
生成する。書込み可否信号生成部７２は、図５に示した
第２のデータ整列処理部４４から主メモリユニットＭＭ
−Ａ、ＭＭ−Ｂ、ＭＭ−ＣおよびＭＭ−Ｄへの、出力バ
スＢｏ−０〜Ｂｏ−３毎のデータ書込みの可否を制御す
るメモリ書込み可否信号を生成する。
の命令を受けて第１のデータ整列制御部６０、書込み選
択制御部６２およびＶＲ読出し選択制御部６８へ命令実
行のためのオペレーションコード等を送る。ＶＲ読出し
選択制御部６８は、メモリ制御部１４から主メモリ２６
のアクセスに関する情報を、命令処理部６６から実行す
べき命令に関する情報をそれぞれ受けて図７に示すベク
トルレジスタサブユニット３８のベクトルレジスタ４０
および４２等からのデータ形式に応じたデータの読出し
を制御するためのＶＲ読出し選択信号を生成する。第２
のデータ整列制御部７０は、ＶＲ読出し選択制御部６８
からの情報を受けて、図６に示した第２のデータ整列処
理ユニット４８を制御するための第２の整列制御信号を
生成する。書込み可否信号生成部７２は、図５に示した
第２のデータ整列処理部４４から主メモリユニットＭＭ
−Ａ、ＭＭ−Ｂ、ＭＭ−ＣおよびＭＭ−Ｄへの、出力バ
スＢｏ−０〜Ｂｏ−３毎のデータ書込みの可否を制御す
るメモリ書込み可否信号を生成する。
【００５９】このような構成により、ベクトルデータ処
理装置のデータ整列処理のための構成を所定バイト数毎
にスライスして、複数の同様の構成による分割構成と
し、柔軟で且つ複雑なデータの操作を可能とするととも
に、構成のリピータビリティを向上させることが可能と
なる。
理装置のデータ整列処理のための構成を所定バイト数毎
にスライスして、複数の同様の構成による分割構成と
し、柔軟で且つ複雑なデータの操作を可能とするととも
に、構成のリピータビリティを向上させることが可能と
なる。
【００６０】第１のデータ整列処理ユニット部３０と第
２のデータ整列処理部４４とは、同時に処理することの
ないシステムであれば、共通の構成を切換え制御するこ
とにより実現することが可能であり、さらに構成を簡単
化することができる。
２のデータ整列処理部４４とは、同時に処理することの
ないシステムであれば、共通の構成を切換え制御するこ
とにより実現することが可能であり、さらに構成を簡単
化することができる。
【００６１】また、第１のデータ整列処理ユニット部３
０および第２のデータ整列処理部４４とベクトルレジス
タサブユニット３８との分割データ幅は、両者の比を１
対２のベキ乗とすれば、種々選択して実施することがで
きる。
０および第２のデータ整列処理部４４とベクトルレジス
タサブユニット３８との分割データ幅は、両者の比を１
対２のベキ乗とすれば、種々選択して実施することがで
きる。
【００６２】
【発明の効果】以上説明したように、本発明によれば、
各入力バス幅を複数の第１の区分データ幅に分割すると
ともに、該第１の区分データ幅に分割した入力バスに各
対応して、それぞれ前記第１の区分データ幅毎に複数の
入力バスを複数の出力バスに選択的に接続する複数の第
１のデータ整列処理区分ユニットを含む第１のデータ整
列処理部と、各ベクトルレジスタ書き込みデータバス幅
を複数個の第２の区分データ幅に分割するとともに、該
第２の区分データ幅に分割したベクトルレジスタ書込み
データバスに各対応して前記第２の区分データ幅に分割
した複数個のベクトルレジスタユニットを含むベクトル
レジスタ部とを設け、且つ前記第２の区分データ幅は、
前記第１の区分データ幅の所定の２のベキ乗倍に設定し
て、ベクトルレジスタ部の少なくとも入力部にバイト間
で選択接続を行う構成とすることにより、データをより
細分化してデータ整列処理を行うことが可能となり、デ
ータ整列の自由度が増し、より少ないハードウェア量
で、転送速度を落とすことなく、構成の繰り返し性、す
なわちリピータビリティを向上させ得るベクトルデータ
処理装置を提供することができる。
各入力バス幅を複数の第１の区分データ幅に分割すると
ともに、該第１の区分データ幅に分割した入力バスに各
対応して、それぞれ前記第１の区分データ幅毎に複数の
入力バスを複数の出力バスに選択的に接続する複数の第
１のデータ整列処理区分ユニットを含む第１のデータ整
列処理部と、各ベクトルレジスタ書き込みデータバス幅
を複数個の第２の区分データ幅に分割するとともに、該
第２の区分データ幅に分割したベクトルレジスタ書込み
データバスに各対応して前記第２の区分データ幅に分割
した複数個のベクトルレジスタユニットを含むベクトル
レジスタ部とを設け、且つ前記第２の区分データ幅は、
前記第１の区分データ幅の所定の２のベキ乗倍に設定し
て、ベクトルレジスタ部の少なくとも入力部にバイト間
で選択接続を行う構成とすることにより、データをより
細分化してデータ整列処理を行うことが可能となり、デ
ータ整列の自由度が増し、より少ないハードウェア量
で、転送速度を落とすことなく、構成の繰り返し性、す
なわちリピータビリティを向上させ得るベクトルデータ
処理装置を提供することができる。
【００６３】例えば、ベクトルレジスタの入力および出
力部にバイト間で、選択接続によるデータ整列制御を行
うことにより、より細分化された整列制御が可能となり
高精度化およびリピータビリティの自由度の増加が可能
となる。
力部にバイト間で、選択接続によるデータ整列制御を行
うことにより、より細分化された整列制御が可能となり
高精度化およびリピータビリティの自由度の増加が可能
となる。
【図１】本発明に係るベクトルデータ処理装置を含むベ
クトル計算システムの一実施例の構成を示すブロック図
である。
クトル計算システムの一実施例の構成を示すブロック図
である。
【図２】図１のシステムにおけるベクトルデータ処理装
置のロード時のシステムブロック図である。
置のロード時のシステムブロック図である。
【図３】図１のシステムにおけるベクトルデータ処理装
置の第１のデータ整列処理部の模式的ブロック図であ
る。
置の第１のデータ整列処理部の模式的ブロック図であ
る。
【図４】図１のシステムにおけるベクトルデータ処理装
置のベクトルレジスタユニットの詳細な構成を示す模式
的ブロック図である。
置のベクトルレジスタユニットの詳細な構成を示す模式
的ブロック図である。
【図５】図１のシステムにおけるベクトルデータ処理装
置のストア時のシステムブロック図である。
置のストア時のシステムブロック図である。
【図６】図１のシステムにおけるベクトルデータ処理装
置の第２のデータ整列処理部の模式的ブロック図であ
る。
置の第２のデータ整列処理部の模式的ブロック図であ
る。
【図７】図１のシステムにおけるベクトルデータ処理装
置のベクトルレジスタユニットの詳細な構成を示す模式
的ブロック図である。
置のベクトルレジスタユニットの詳細な構成を示す模式
的ブロック図である。
【図８】図１のシステムにおけるベクトルデータ処理装
置のベクトルレジスタからの読出し選択を説明するため
の図である。
置のベクトルレジスタからの読出し選択を説明するため
の図である。
【図９】図１のシステムにおけるベクトルデータ処理装
置のパイプライン制御部の要部構成を示すブロック図で
ある。
置のパイプライン制御部の要部構成を示すブロック図で
ある。
【図１０】従来のシステムにおけるベクトルデータ処理
装置のロード動作に係る機能構成についてのシステムブ
ロック図である。
装置のロード動作に係る機能構成についてのシステムブ
ロック図である。
【図１１】図１０のシステムにおけるベクトルデータの
フォーマットの一例を示す図である。
フォーマットの一例を示す図である。
【図１２】図１０のシステムの動作説明のための模式的
ブロック図である。
ブロック図である。
【図１３】図１０のシステムのシステム全体の接続状態
を示す模式図である。
を示す模式図である。
【図１４】図１０と同様のシステムにおけるベクトルデ
ータ処理装置のストア動作に係る機能構成についてのシ
ステムブロック図である。
ータ処理装置のストア動作に係る機能構成についてのシ
ステムブロック図である。
【図１５】図１４のシステムの動作説明のための模式的
ブロック図である。
ブロック図である。
【図１６】図１４のシステムのシステム全体の接続状態
を示す模式図である。
を示す模式図である。
【図１７】従来の他のシステムにおけるベクトルデータ
処理装置のロード動作に係る機能構成についてのシステ
ムブロック図である。
処理装置のロード動作に係る機能構成についてのシステ
ムブロック図である。
【図１８】図１７と同様のシステムにおけるベクトルデ
ータ処理装置のストア動作に係る機能構成についてのシ
ステムブロック図である。
ータ処理装置のストア動作に係る機能構成についてのシ
ステムブロック図である。
【図１９】図１７のシステムのシステム全体の接続状態
を示す模式図である。
を示す模式図である。
【符号の説明】 １０…ベクトル命令部 １２…アドレス発生部 １４…メモリ制御部 １６…パイプライン制御部 １８…マスクレジスタ部 ２０…ベクトルレジスタ部 ２２…演算部 ２４…データ整列部 ２６…主メモリ ３０…第１のデータ整列処理部 ３２…ベクトルレジスタユニット ３４…演算ユニット ３６，４８…データ整列処理ユニット ３８…ベクトルレジスタサブユニット ４０…ベクトルレジスタ（第０バイト用） ４２…ベクトルレジスタ（第４バイト用） ４４…第２のデータ整列処理部 ６０…第１のデータ整列制御部 ６２…書込み選択制御部 ６４…ＶＲ書込み可否制御部 ６６…命令処理部 ６８…ＶＲ読出し選択制御部 ７０…第２のデータ整列制御部 ７２…書込み可否信号生成部
Claims (14)
- 【請求項１】 少なくとも独立に動作することが可能な
１つ以上の読み出しデータバスおよび書き込みデータバ
スを有する複数個の主メモリユニットからなる主メモリ
と、 複数の入力バスおよび複数の出力バスを有し、前記複数
の入力バスを前記複数の出力バスに選択的に接続するた
めの第１のデータ整列処理部と、 ベクトルデータの一部がインターリーブされた複数のバ
ンク単位に記憶され、それぞれ１つ以上のベクトルレジ
スタ書き込みデータバスおよび１つ以上のベクトルレジ
スタ読み出しデータバスを有する複数個のベクトルレジ
スタユニットからなるベクトルレジスタ部と、を具備
し、且つ前記各主メモリユニットの読み出しデータバス
と前記第１のデータ整列処理部の各入力バスとを接続す
るとともに、前記第１のデータ整列処理部の各出力バス
と前記各ベクトルレジスタユニットのベクトルレジスタ
書き込みデータバスとを接続したベクトルデータ処理装
置において、 前記第１のデータ整列処理部は、各入力バス幅を複数の
第１の区分データ幅に分割するとともに、該第１の区分
データ幅に分割した入力バスに各対応して、それぞれ前
記第１の区分データ幅毎に前記複数の入力バスを前記複
数の出力バスに選択的に接続する複数の第１のデータ整
列処理区分ユニットを含み、前記ベクトルレジスタ部
は、各ベクトルレジスタ書き込みデータバス幅を複数個
の第２の区分データ幅に分割するとともに、該第２の区
分データ幅に分割したベクトルレジスタ書込みデータバ
スに各対応して前記第２の区分データ幅に分割した複数
個のベクトルレジスタユニットを含み、且つ前記第２の
区分データ幅は、前記第１の区分データ幅の所定の２の
ベキ乗倍に設定する構成としたことを特徴とするベクト
ルデータ処理装置。 - 【請求項２】 第２の区分データ幅に分割されたベクト
ルレジスタユニットには、第１の区分データ幅に分割さ
れた第１のデータ整列処理区分ユニットと、該第１のデ
ータ整列処理区分ユニットに対応する区分データ位置の
所定の２のベキ乗倍の区分データ位置に対応する第１の
データ整列処理区分ユニットとを接続する構成としたこ
とを特徴とする請求項１に記載のベクトルデータ処理装
置。 - 【請求項３】 ベクトルレジスタ部のベクトルレジスタ
ユニットは、第１の区分データ幅に分割されたベクトル
レジスタ書込みデータバスの第１の区分データと該第１
の区分データのデータ位置の所定の２のベキ乗倍の区分
データ位置に対応する他の前記第１の区分データとから
いずれか一方を選択する書込みデータ選択回路と、前記
書込みデータ選択回路で選択された区分データが書き込
まれるベクトルレジスタとを含むことを特徴とする請求
項２に記載のベクトルデータ処理装置。 - 【請求項４】 ベクトルレジスタ部は、複数種の格納デ
ータ形式のベクトルデータを取り扱うことを特徴とする
請求項２に記載のベクトルデータ処理装置。 - 【請求項５】 複数個の主記憶ユニットからベクトルレ
ジスタ部へのデータ転送における主メモリアドレス情報
と、ベクトルレジスタ部へのデータ書込みにおけるデー
タ形式情報とによって、書き込みデータ選択回路を選択
制御する書込み選択制御部をさらに具備することを特徴
とする請求項３または４に記載のベクトルデータ処理装
置。 - 【請求項６】 書き込みデータ選択回路は、書込み選択
制御部からの所定の“０”データ書き込み制御信号によ
って、ベクトルレジスタ書き込みデータの内容を“０”
にするクリア手段を含むことを特徴とする請求項５に記
載のベクトルデータ処理装置。 - 【請求項７】 ベクトルレジスタ書込みデータバス毎に
書き込み可否可能に制御するベクトルレジスタ書込み制
御部をさらに具備することを特徴とする請求項５に記載
のベクトルデータ処理装置。 - 【請求項８】 複数の第１のデータ整列処理区分ユニッ
トを全て同一タイミングで且つ同一制御情報で連動制御
して、第１の区分データ幅毎の複数の入力バスを同期的
に且つ各対応して複数の出力バスに接続して、第１の区
分データ幅毎にデータ整列を行うデータ整列制御部をさ
らに具備することを特徴とする請求項２に記載のベクト
ルデータ処理装置。 - 【請求項９】 複数の入力バスおよび複数の出力バスを
有し、前記複数の入力バスを前記複数の出力バスに選択
的に接続するための第２のデータ整列処理部とをさらに
具備して、各ベクトルレジスタユニットのベクトルレジ
スタ読み出しデータバスと前記第２データ整列処理部の
各入力バスとを接続するとともに、前記第２のデータ整
列処理部の各出力バスと主メモリユニットの各書込みデ
ータバスとを接続し、且つ前記第２のデータ整列処理部
は、各入力バスおよび各出力バスの少なくとも一方のバ
ス幅を複数個の第３の区分データ幅に分割するととも
に、該第３の区分データ幅に分割した入力バスおよび出
力バスの少なくとも一方に各対応して、それぞれ前記第
３の区分データ幅毎に前記複数の入力バスを前記複数の
出力バスに選択的に接続する複数の第３のデータ整列処
理区分ユニットを含み、前記第３の区分データ幅は、第
２の区分データ幅の大きさの２のベキ乗分の１に設定す
る構成としたことを特徴とする請求項１に記載のベクト
ルデータ処理装置。 - 【請求項１０】 第１のデータ整列処理部の出力バスを
第２のデータ整列処理部の入力バスと共用し、前記第１
のデータ整列処理部の入力バスを前記第２のデータ整列
処理部の出力バスと共用して、前記第１のデータ整列処
理部と前記第２のデータ整列処理部とを共通の構成とす
ることを特徴とする請求項９に記載のベクトルデータ処
理装置。 - 【請求項１１】 第２の区分データ幅に分割されたベク
トルレジスタユニットには、第３の区分データ幅に分割
された第２のデータ整列処理区分ユニットと、該第２の
データ整列処理区分ユニットに対応する区分データ位置
の所定の２のベキ乗分の１の区分データ位置に対応する
第２のデータ整列処理区分ユニットとを接続する構成と
したことを特徴とする請求項９または１０に記載のベク
トルデータ処理装置。 - 【請求項１２】 ベクトルレジスタ部のベクトルレジス
タユニットは、第３の区分データ幅に分割されたベクト
ルレジスタ読出しデータバスの第３の区分データと該第
３の区分データのデータ位置の所定の２のベキ乗倍の区
分データ位置に対応する他の前記第３の区分データとか
らいずれか一方を選択し、選択された区分データをベク
トルレジスタに書き込む書込みデータ選択回路を含むこ
とを特徴とする請求項１１に記載のベクトルデータ処理
装置。 - 【請求項１３】 ベクトルレジスタ部から読出すときの
データ形式情報によって、読出しデータ選択回路を選択
制御する読出し選択制御部をさらに具備することを特徴
とする請求項１２に記載のベクトルデータ処理装置。 - 【請求項１４】 第２の区分データ幅の２のベキ乗倍を
１ビットとした書込み可否制御情報を用いて、主メモリ
ユニットへの書込みデータバス毎に書き込み可否可能に
制御するメモリ書込み制御部をさらに具備することを特
徴とする請求項１３に記載のベクトルデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11323495A JP3594260B2 (ja) | 1995-05-11 | 1995-05-11 | ベクトルデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11323495A JP3594260B2 (ja) | 1995-05-11 | 1995-05-11 | ベクトルデータ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08305685A true JPH08305685A (ja) | 1996-11-22 |
| JP3594260B2 JP3594260B2 (ja) | 2004-11-24 |
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ID=14606975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11323495A Expired - Fee Related JP3594260B2 (ja) | 1995-05-11 | 1995-05-11 | ベクトルデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3594260B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009009447A (ja) * | 2007-06-29 | 2009-01-15 | Nippon Telegr & Teleph Corp <Ntt> | データ処理装置 |
| JP2011233155A (ja) * | 2011-06-16 | 2011-11-17 | Nippon Telegr & Teleph Corp <Ntt> | データ処理装置 |
| JP2012137839A (ja) * | 2010-12-24 | 2012-07-19 | Fujitsu Ltd | メモリ制御装置、及びメモリ制御方法 |
| JP2016538636A (ja) * | 2013-12-26 | 2016-12-08 | インテル・コーポレーション | メモリアクセス中のデータ並べ替え |
| JP2017508201A (ja) * | 2014-01-31 | 2017-03-23 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | ベクトルプロセッサにおけるロード／ストア演算中のフォーマット変換 |
-
1995
- 1995-05-11 JP JP11323495A patent/JP3594260B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP3087489A4 (en) * | 2013-12-26 | 2017-09-20 | Intel Corporation | Data reorder during memory access |
| JP2017508201A (ja) * | 2014-01-31 | 2017-03-23 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | ベクトルプロセッサにおけるロード／ストア演算中のフォーマット変換 |
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|---|---|
| JP3594260B2 (ja) | 2004-11-24 |
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