JPH08328894A - トレース型論理解析装置の情報記憶装置およびその情報記憶方法 - Google Patents

Abstract

(57)【要約】 【目的】 発生が期待される信号状態が、一定時間以内
に起こらなかった場合に、その直前に発生した条件成立
時点付近の状態をトレースして記憶できる。 【構成】 条件設定部１００には観測モード設定レジス
タ１０５を設ける。このレジスタ１０５に設定した内容
により、ミッシング・トリガ・モード動作時に、タイム
・アウト時点で、一つ前の条件一致時点でトレースを行
うモードに切り換える。ミッシング・トリガ・タイマ回
路２０４１はミッシング・トリガ・タイマ値設定レジス
タに設定された設定値以上の期間に渡って、MATCH信号
が発生した場合に、TOUT信号をアサートする。アドレス
・カウンタ制御回路２０４４は、アドレス・カウンタ／
ポインタ回路Ａ，Ｂ２０５ａ，２０５ｂにカウント開始
と停止を指令するための、AGO信号とBGO信号と、トレー
ス・メモリ回路Ａ，Ｂ３０１ａ，３０１ｂにその選択信
号であるASEL信号とASEL信号を生成するためのものであ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル回路の実際
の信号の動作をトレースし、それを画面表示して動作解
析を行うようにしたトレース型論理解析装置（ロジック
・アナライザ）の情報記憶装置およびその情報記憶方法
に関するものである。

【０００２】

【従来の技術】マイクロコンピュータを始めとして、論
理ＩＣを組み合わせて構成されるディジタル回路の動作
解析には、一般にロジック・アナライザと呼ばれている
トレース型の論理解析装置が用いられている。このロジ
ック・アナライザは、ディジタル回路内の多くの信号に
ついて、ある時刻におけるそれぞれの状態を“１”また
は“０”の２値の情報として記憶する動作を、一定周期
のクロックに同期して行って内部の記憶媒体（メモリ）
に蓄積して行き、後にこの情報を取り出して動作解析に
用いる装置のことである。

【０００３】一般にロジック・アナライザと呼ばれてい
るトレース型の論理解析装置は、ディジタル回路内の多
くの信号について、ある時刻における、それぞれの状態
を“１”または“０”の２値の情報として記憶する動作
を、一定周期のクロックに同期して行っている。このた
め、装置内部には、記憶用の媒体として普通はメモリが
内蔵されており、このメモリ容量の大小に応じて、トレ
ースできるステップ数（何クロック分の情報が蓄積でき
るか）が決定されている。

【０００４】図９は従来のロジック・アナライザの情報
の記憶回路部についての基本回路構成図で、図９におい
て、破線で囲った符号１００、２００、３００、４００
は機能的なブロックを示している。１００はオペレータ
がトレースしたい条件を設定するためのトレース条件の
設定部、２００は被観測回路からデータを収集して、条
件に応じて記憶部３００にトレース・データを格納する
ためのトレース制御部、３００はメモリで構成される記
憶部、４００は格納、記憶されたトレース・データを読
み出して、ＣＲＴ等に表示するための表示部である。

【０００５】トレース条件の設定部１００において、１
０１はオペレータが実際にスイッチ操作等によってトレ
ース条件を設定するための条件設定回路、１０２はトリ
ガを発生させるためのデータ状態を予め記憶しておくた
めのトリガ条件式設定レジスタ、１０３はトリガ・ポイ
ントに対して、どの時点（トリガ以前、トリガ前後、ト
リガ以降）の動作をトレースするかを記憶しておくため
のトレース位置設定レジスタ、１０４は条件成立の場合
にトリガをかけるか、一定時間の条件不成立を検出して
トリガをかける（ミッシング・トリガ）かの設定と、そ
のミッシング時間の設定を配置しておくためのミッシン
グ・トリガ条件設定レジスタである。

【０００６】トレース制御部２００において、２０１は
被観測回路からの実際の観測データをクロックに同期し
てサンプリング入力するための、データ・サンプリング
回路、２０２は被観測回路または観測装置の内部から、
サンプリング・クロックを選択して入力するためのクロ
ック・バッファ回路、２０３はレジスタ１０２に設定さ
れたトリガ条件式と、データ・サンプリング回路２０１
でサンプリングされたデータの状態を比較し、一致した
場合にMATCH信号を出力するための、条件一致検出回
路、２０４はトレースの設定諸条件と、一致検出信号MA
TCH信号そしてCENT信号の状態から、トリガ条件を抽出
し、トレース動作の開始／停止を指定するGO信号を生成
するためのトリガ／トレース制御回路、２０５は記憶回
路（トレース・メモリ回路）へのデータ格納アドレスを
生成するためのトレース・アドレス・カウンタ／ポイン
タ、２０６は記憶回路に記憶できるステップ数の半分の
状態を記憶した時にそれをCENT信号で通知するためのセ
ンタ抽出カウンタ、２０７はトレース・メモリ回路への
データ書き込み信号であるWR信号を生成する書き込み制
御回路である。

【０００７】記憶部３００において、３０１は記憶回路
（トレース・メモリ回路）である。表示部４００におい
て、４０１は記憶されたトレース・データを読み出す際
のタイミングを制御するための読み出し制御回路、４０
２はトリガの掛かった時点のトレース・アドレス・ポイ
ンタの値を記憶するためのトリガ・アドレス・ラッチ回
路、４０３はトレース位置の設定状態等により、実際に
トレース・データを読み出す際のアドレスを生成するた
めの読み出しアドレス生成回路、４０４は記憶回路から
読み出したトレース・データをＣＲＴ装置等に表示する
ための表示回路である。

【０００８】上記従来のロジック・アナライザは、トレ
ースの起点を装置に指示するためのトリガ信号を生成す
る条件について、サンプルされるデータの論理状態のAN
DないしORの条件式だけで設定する方式が一般的であっ
た。

【０００９】即ち、図９において、トリガ条件式設定レ
ジスタ１０２に、AND／ORの条件式で設定された条件と
データ・サンプリング回路２０１でサンプリングされた
実際の回路の状態データが一致したとき、条件一致検出
回路２０３からMATCH信号が出力されると、これがトレ
ースに関するトリガ・ポイントとなっていた。

【００１０】図１０は、この様子を示した通常モードに
おけるタイム・チャートである。図１０において、SMPC
LKは、この装置のサンプリング・クロックで、図９に示
すクロック・バッファ回路２０２の出力信号であり、ト
リガ条件式設定レジスタ出力は、トリガ条件式設定レジ
スタ回路１０２の出力信号であり、サンプリング・デー
タは、データ・サンプリング回路２０１の出力信号であ
り、MATCHは条件一致検出回路２０３の出力信号であ
る。図１０に示す「トレース位置設定レジスタ内容とト
レース位置」の部分には、トレース位置設定レジスタ回
路１０３に設定された３つのトレース位置指定条件（PR
E，CENTER，POST）によって、トリガ・ポイントを中心
に、どの部分が記憶回路であるトレース・メモリ回路３
０１に記録されるかを判り易く示したものである。

【００１１】図１０から明かのように、従来のロジック
・アナライザで通常のトレースを行う場合、トレース可
能な範囲は、トリガ・ポイントを中心にその前後の限ら
れた範囲であるが、通常、観測を希望する状態が、予め
明確になっている場合には、このトリガ方法でその前後
の装置の動作をトレースし、解析することができる。

【００１２】一方、通常は一定時間以内に発生すること
が期待されている状態が、何等かの原因で欠損し、その
状態を発生しないことによって装置は異常を引き起こす
場合、これを従来のロジック・アナライザのトリガ条件
で捉えることは不可能である。

【００１３】そこで、上記のような条件には、「予め一
定時間以内に発生することが期待されている状態が、一
定の時間以上経過しても発生しないことがあった場合、
ここでトリガ信号を発生させる」ためのトリガ装置が必
要となる。

【００１４】この機能については、既に、特開昭５８−
１１１７５８号公報にて、開示されている。現在市販さ
れているロジック・アナライザ装置は、この機能が標準
装備されているものが多くなった。この方式を通常、
「ミッシング・モード」と呼んでいる。

【００１５】図１１は、上記ミッシング・トリガ方式を
実現するためのトリガ／トレース制御回路図であり、図
１２は、この制御回路におけるミッシング・トリガ・モ
ードによるトレース動作のタイムチャートである。

【００１６】図１１において、符号１０１，１０２，１
０３，１０４，２０１，２０３，２０５，２０６は、図
９と同一部分を示す。２０４はトリガ／トレース制御回
路の全体構成図である。

【００１７】トリガー／トレース制御回路２０４におい
て、２０４１はミッシング・トリガ・タイマ回路であっ
て、ミッシング・トリガ・タイマ値設定レジスタに設定
された設定値以上の期間に渡って、MATCH信号が発生し
ない場合に、TOUT信号をアサートする。

【００１８】２０４２は「Ｌ」レベルのゲート入力で出
力をイネーブルにする３ステート・バッファ回路、２０
４３は「Ｈ」レベルのゲート入力で出力をイネーブルに
する３ステート・バッファ回路である。従って、MISS信
号がネゲート状態で「Ｌ」レベルの場合は、バッファ回
路２０４２がネゲートとなって、MATCH信号がそのまま
出力側のTRG信号に伝えられる。一方、MISS信号がアサ
ートされて「Ｈ」レベルにセットされた場合には、バッ
ファ回路２０４３がイネーブルとなって、TOUT信号が出
力側のTRG信号に伝えられる。

【００１９】２０４４はアドレス・カウンタ／ポインタ
回路２０５にカウント開始と停止を指令するためのGO信
号を生成するアドレス・カウンタ制御回路である。アド
レス・カウンタ制御回路２０４４は前述のTRG信号の
他、オペレータによるトレース開始指令であるSTART信
号、トレース位置設定レジスタ１０３の設定内容信号
（PRE,CNT,PSTの何れかがアサート）、センタ抽出カウ
ンタ２０６の出力であるCENT信号、そしてアドレス・カ
ウンタ／ポインタ回路２０５からのカウント終了出力で
あるEND信号を監視している。

【００２０】図１２に示すタイムチャートにおいて、ま
ず、オペレータによるスタート・スイッチの操作によっ
てSTART信号が時点ａにてアサートされ、ミッシング・
トリガ・タイマ回路２０４１が作動し、その出力である
TOUT信号がネゲートされる。

【００２１】時点ｂで、ミッシング・トリガ・タイマの
設定時間以内に、MATCH信号がアサートされた場合は、
ミッシング・トリガ・タイマ回路２０４１はリトリガさ
れて、再度設定時間のカウントを始める。従ってTOUT信
号は、ネゲートされたままになる。

【００２２】ところが、本来であれば、時点ｃの位置で
MATCH信号が発生する筈であるのに、これが何等かの理
由で発生しなかった場合、時点ｄの位置でミッシング・
トリガ・タイマ回路２０１４がタイムアップして、TOUT
（＝TRG）信号をアサートする。このTRG信号の発生を元
に、その前後の回路動作の状況をトレースするのが、ミ
ッシング・トリガ・モード方式である。

【００２３】ここで注目すべき点は、通常モードと、ミ
ッシング・トリガ・モードの相違は、何処でトリガを掛
けるのかにあるが、トレース範囲とトリガ信号の発生位
置（トリガ・ポイント）との位置関係は、どちらのモー
ドでも共通であるという点である。このトレース範囲と
トリガ信号の発生位置（トリガ・ポイント）との位置関
係を図１３により説明する。

【００２４】図１３はスタート・スイッチの操作点（ST
ART信号アサート）とトリガ・ポイント（TRC信号がアサ
ート）の位置と、PRE,CENTER,POSTの各トレース位置モ
ードによって、どの範囲がトレースされるか（どの期間
トレース指令信号のGO信号がアサートされているか）を
示したタイム・チャートである。一方、各トレース位置
モードにおいて、GO信号のセットとクリア動作を起こす
条件を一覧表にしたものを次表に示す。

【００２５】

【表１】

【００２６】上記図１３と表１から明かのように、PRE
モードでは、START信号のアサートによってGO信号がセ
ットされ、TRC信号のアサート（トリガ・ポイント）に
よってGO信号がクリアされる。CENTERモードでは、同様
に、START信号のアサートによってGO信号がセットさ
れ、TRC信号のアサートがあった後、CENT信号（センタ
抽出カウンタの出力）がアサートされた時点で、GO信号
がクリアされる。POSTモードでは、TRC信号のアサート
（トリガ・ポイント）でGO信号がアサートされ、アドレ
ス・カウンタのカウント・アップ信号であるEND信号の
アサートで、GO信号がクリアされる。 上述した説明
が、従来のロジック・アナライザの基本回路構成と、基
本動作モードである。

【００２７】

【発明が解決しようとする課題】前述したように、トレ
ース範囲とトリガ信号の発生位置（トリガ・ポイント）
との位置関係は、通常モードでも、ミッシング・モード
でも共通であることから、次のようなことが言える。

【００２８】一般に、ロジック・アナライザを使用する
目的の一つに、異常状態の発生の原因を解析するトラブ
ル・シューティングがある。ミッシング・トリガ・モー
ドは、トラブル・シューティングの手段の一つとして、
発生が期待される信号状態が、一定時間以内に起こらな
かった場合にトリガを発生させることができるので、確
かに有効なモードである。

【００２９】しかし、ミッシング・トリガ・モードでト
レースできる範囲は、図1２に示す通り、期待条件が発
生せずに図１１に示すミッシング・トリガ・タイマ回路
２０４１のタイムアップ信号TOUT（＝TRG）を発生した
時点を中心に、極限られた範囲になっている。

【００３０】例えば、MATCH信号の発生インターバルが
長く、ミッシング・トリガ・タイマの設定時間も必然的
に長くせざるを得ない場合、一つ前のMATCH信号の発生
時点の周辺の条件をトレースすることは不可能であっ
た。

【００３１】しかし、一般に、期待条件が欠損して異常
になるような場合には、その異常現象を引き起こす原因
は、１つ前の条件成立時点（MATCH信号アサート時点）
付近に存在していることがかなり多い。このような現象
に対しては、従来のミッシング・トリガ・モードを使用
しても、トレースできないため、解析作業は非常に困難
を極めていた。

【００３２】本発明の目的は、発生が期待される信号状
態が、一定時間以内に起こらなかった場合に、その直前
に発生した条件成立時点（MATCH信号アサート時点）付
近の状態をトレースして記憶できるトレース型論理解析
装置の情報記憶装置およびその情報記憶方法を提供する
ことにある。

【００３３】

【課題を解決するための手段】本発明は上記の目的を達
成するために、第１発明は、トレース制御部に２つのト
レース・アドレス・カウンタ／ポインタ回路を設けると
ともに、トレースメモリ回路に２つのカウンタ／ポイン
タ回路に対応して２つのトレースメモリ回路を設け、前
記カウンタ／ポインタ回路はトレース制御部のトリガ／
トレース制御回路で生成されたカウント開始と停止を指
令する信号で制御され、前記２つのトレースメモリ回路
も前記トリガ／トレース制御回路で生成された選択信号
で選択制御され、トレース条件設定部に観測モード設定
レジスタを設けて、観測設定レジスタに設定された内容
信号を前記トレース制御部に与えて、トレース条件と対
象データの条件一致の一つ前の時点でトレースを行うよ
うにしたことを特徴とするものである。

【００３４】第２発明は、予め一定時間以内に発生する
ことが期待されている状態が、一定の時間以上経過して
も発生しないことがあったとき、トリガ信号を発生させ
るタイマ回路のタイムアップ信号を発生した時点を中心
に、前記発生が期待される信号状態が、一定時間以内に
起こらなかった場合に、その直前に発生した条件成立時
点付近の状態をトレースして記憶するようにしたことを
特徴とするものである。

【００３５】第３発明は、発生が期待される信号状態
が、一定時間内に起こらなかった場合に、その直前に発
生した条件成立時点を中心に、種々のモードで、その前
後の回路動作状態をトレースするようにしたことを特徴
とするものである。

【００３６】

【作用】トレース制御部に設けられた２つのトレース・
アドレス・カウンタ／ポインタ回路はトリガ／トレース
制御回路で生成されたカウント開始と停止を指令する信
号で制御される。トレースメモリ回路に設けられた２つ
のトレースメモリ回路は前記トリガ／トレース制御回路
で生成された選択信号で選択制御される。このように制
御される一方、トレース条件設定部に設けられた観測モ
ード設定レジスタに設定された内容信号が前記トレース
制御部に与える。これにより、トレース条件と対象デー
タの条件一致の一つ前の時点での状態をトレースでき
る。そして、このトレースを記憶する。

【００３７】

【実施例】以下本発明の実施例を図面に基づいて説明す
るに、図９および図１１において同一部分には同一符号
を付して述べる。図１は本発明の実施例を示すブロック
図で、図１では、図９に於けるトリガ／トレース制御回
路２０４、トレース・アドレス・カウンタ／ポインタ回
路２０５、トレースメモリ回路３０１、条件設定部１０
０、センタ抽出カウンタ２０６の各部だけを抜粋して説
明している。

【００３８】図１に於いて、１０５は条件設定部１００
に新しく追加した観測モード設定レジスタである。オペ
レータが、このレジスタ１０５に設定した内容（MODE信
号のレベル）により、ミッシング・トリガ・モード動作
時に、ミッシング・トリガ・タイマのタイム・アウト時
点でトレースを行う「従来の方式」のモードにするか、
一つ前の条件一致（MATCH信号発生）時点でトレースを
行う「本発明による方式」のモードにするかの切り換え
を行う。

【００３９】従来例の回路構成と大きく異なるのは、ト
レース・アドレス・カウンタ／ポインタ回路２０５と記
憶回路であるトレース・メモリ回路３０１を、２つのブ
ロック２０５ａ、２０５ｂおよび３０１ａ、３０１ｂに
分割し、それぞれトレース・アドレス・カウンタ／ポイ
ンタ回路Ａ，Ｂおよびトレース・メモリ回路Ａ，Ｂとし
た点である。

【００４０】ミッシング・トリガ・タイマ回路２０４１
および３ステート・バッファ回路２０４２と２０４３
は、図１１における構成と同一である。ミッシング・ト
リガ・タイマ回路２０４１はミッシング・トリガ・タイ
マ値設定レジスタに設定された設定値以上の期間に渡っ
て、MATCH信号が発生した場合に、TOUT信号をアサート
する。

【００４１】「Ｌ」レベルのゲート入力をイネーブルに
する３ステート・バッファ回路２０４２、「Ｈ」レベル
のゲート入力で出力をイネーブルにする３ステート・バ
ッファ回路２０４３は、MISS信号がネゲート状態で
「Ｌ」レベルの場合は、回路２０４２がイネーブルとな
って、MATCH信号がそのまま出力側のTRG信号に伝えられ
る。

【００４２】一方、MISS信号がアサートされて「Ｈ」レ
ベルにセットされた場合には、回路２０４３がイネーブ
ルとなって、TOUT信号が出力側のTRG信号に伝えられ
る。

【００４３】２０４４は、アドレス・カウンタ／ポイン
タ回路Ａ，Ｂ２０５ａ，２０５ｂにカウント開始と停止
を指令するためのAGO信号とBGO信号と、トレース・メモ
リ回路Ａ，Ｂ３０１ａ，３０１ｂに、その選択信号であ
るASEL信号とASEL信号を生成するためのアドレス・カウ
ンタ制御回路である。

【００４４】アドレス・カウンタ制御回路２０４４は、
前記TRG信号の他、オペレータによるトレース開始指令
であるSTART信号、トレース位置設定レジスタの設定内
容（PRE,CNT,PSTの何れかがアサート）信号、センタ抽
出カウンタ２０８の出力であるCENT信号、そして各アド
レス・カウンタ／ポインタ回路Ａ，Ｂ２０５ａ，２０５
ｂからのカウント終了出力であるAEND信号とBEND信号と
を監視している。

【００４５】次に、図１に示した実施例のブロック図に
よる実際の動作状態を説明する。まず、トレース位置設
定レジスタにより、PREモードが指定されている場合の
動作例を図２のタイム・チャートに示す。START，MATCH
及びTOUT信号はアドレス・カウンタ制御回路２０４４へ
の各入力条件、AGO，ASEL，BGO及びBSEL信号はアドレス
・カウンタ制御回路２０４４からの出力信号である。

【００４６】これらの信号の動作はトレース・メモリ回
路Ａ，Ｂ３０１ａ，３０１ｂへの情報記憶時の様子を示
している。図中（ASEL），（BSEL）信号は、各動作状態
において、表示動作が指定された場合に、表示回路に送
られるメモリの選択状態を示すために、どちらのメモリ
の選択信号がアサートされるかを示している。ただし、
記憶動作には無関係である。

【００４７】また、図３は、図２のタイム・チャートに
示す動作によって、トレース・メモリ回路Ａ，Ｂ３０１
ａ，３０１ｂがどのような記憶情報を保持しているか、
そして、アドレス・カウンタ／ポインタ回路Ａ，Ｂ２０
５ａ，２０５ｂの出力（トレース・アドレス・ポイン
タ）がメモリ上の何処を差し示しているかを判りやすく
表現した動作説明図である。図３（ａ）〜（ｈ）の順に
状態が変化する。Ｐ→マークが、有効なポインタの位置
である。また、図３における斜線部分は、表示動作が要
求された時に、表示すべき有効なデータの格納されてい
る範囲を示している。この図３の説明図により、図２の
タイム・チャートの流れを説明する。

【００４８】まず、時点ｔ₁で、オペレータによるスタ
ート・スイッチの操作が行われ、START信号がアサート
される。この時点で、まず，AGO,ASELがアサートされ、
トレース・メモリＡへのトレースが開始される。トレー
ス・アドレス・ポインタ（以後ポインタＰと略す）は、
メモリＡの先頭にあり、時点ｔ₂で図３ａに示す事象
（２）が発生するところからトレースが始まる（図３
ａ）。

【００４９】時点ｔ₃で、１回目の条件一致が発生し、M
ATCH信号がアサートされる。このとき、図３ｂに示すポ
インタＰの示す位置に、このMATCH時点の状態が記憶さ
れる（図３ｂ）。

【００５０】ここで、トレース・メモリ回路Ａへの記憶
は終了し、AGOとASEL信号はネゲートされ、BGOとBSEL信
号がアサートされる。すると、ポインタＰは、図３ｃに
示すようにトレース・メモリ回路Ｂに移り、次に時点ｔ
₄で発生する事象（４）からは、トレース・メモリ回路
Ｂに記憶される（図３ｃ）。

【００５１】時点ｔ₅で、２回目の条件一致が発生し、M
ATCH信号がアサートされる。すると、図３ｄに示すポイ
ンタＰの示す位置に、このMATCH時点の状態が記憶され
る（図３ｄ）。

【００５２】ここで、トレース・メモリ回路Ｂへの記憶
は終了し、BGOとBSEL信号はネゲートされ、AGOとASEL信
号がアサートされる。すると、ポインタＰは、図３ｅに
示すようにトレース・メモリ回路Ａに移り、次に時点ｔ
₆で発生する事象（６）からは、トレース・メモリ回路
Ａに記憶される（図３ｅ）。

【００５３】時点ｔ₇で、３回目の条件一致が発生し、M
ATCH信号がアサートされる。すると、図３ｆに示すポイ
ンタＰの示す位置に、このMATCH時点の状態が記憶され
る（図３ｆ）。

【００５４】ここで、トレース・メモリ回路Ａへの記憶
は終了し、AGOとASEL信号はネゲートされ、BGOとBSEL信
号がアサートされる。すると、ポインタＰは、図３ｇに
示すようにトレース・メモリ回路Ｂに移り、次に時点ｔ
₈で発生する事象（８）からは、トレース・メモリ回路
Ｂに記憶される（図３ｇ）。

【００５５】上記のようにトレース・メモリ回路Ｂに順
次記憶中に、時点ｔ₉でTOUT信号がアサートされ、ミッ
シング・トリガ状態が発生すると、AGOとASEL信号、BGO
とBSEL信号は全てネゲートされ、トレース・メモリ回路
Ａ、メモリＢ共に、トレース動作を停止する。そして、
ポインタＰの示す位置に、このタイムアウト事象が記憶
される（図３ｈ）。これでに一連の処理が終了する。

【００５６】次に、表示の指定があった場合、どちらか
のメモリ内容を表示するかについては、次の通りとす
る。まず、時点ｔ₃のMATCHが発生してから、時点ｔ₅のM
ATCHが発生するまでの間（これをフェーズａ）に、表示
要求があった場合には、メモリ回路Ａを表示する（ASEL
をアサート）。また、時点ｔ₅のMATCHが発生してから、
時点ｔ₇のMATCHが発生するまでの間（これをフェーズｂ
とする）に表示要求があった場合には、トレース・メモ
リ回路Ｂを表示する（BSELをアサート）。

【００５７】次に時点ｔ₇のMATCHが発生してから、時点
ｔ₉のTOUTが発生するまでの間および（９）のTOUTが発
生した後（これをフェーズｃとする）に表示要求があっ
た場合には、トレース・メモリ回路Ａを表示する（ASEL
をアサート）。

【００５８】これにより、通常ミッシング・トリガの発
生していない時点でも、最新のMATCHを中心にしたPRE情
報がトレース・データとして得られ、また、ミッシング
・トリガ生成（TOUT）後は、目的の（一つ前のMATCH信
号を起点とした）PRE情報が得られることになる。

【００５９】次に、トレース位置設定レジスタにより、
CENTERモードが指定されている場合の動作例を図４のタ
イム・チャートに示す。START,MATCH,CENT及びTOUT信号
はアドレス・カウンタ制御回路２０４４への各入力条
件、AGO，ASEL，BGO及びBSEL信号はアドレス・カウンタ
制御回路２０４４からの出力信号である。これらの信号
の動作は、トレース・メモリ回路への情報記憶時の様子
を示している。

【００６０】図４に示す（ASEL），（BSEL）信号は、各
動作状態において、表示動作が指定された場合に、表示
回路に送られるメモリの選択状態を示すために、どちら
のメモリの選択信号がアサートされるかを示している。
ただし、記憶動作には無関係である。

【００６１】また、図５は、図４のタイム・チャートに
示す動作によって、トレース・メモリ回路Ａ，Ｂがどの
ような記憶情報を保持しているか、そして、アドレス・
カウンタ／ポインタ回路２０５ａ，２０５ｂの出力（ポ
インタＰ）がメモリ上の何処を差し示しているかを判り
やすく表現した動作説明図である。図５ａ〜図５ｋの順
に状態が変化する。Ｐ→マークが、有効なポインタＰの
位置である。また、図５における斜線部分は、表示動作
が要求された時に、表示すべき有効なデータの格納され
ている範囲を示している。

【００６２】図５の説明図により、図４のタイム・チャ
ートの流れを説明する。まず、時点ｔ₁で、オペレータ
によるスタート・スイッチの操作が行われ、START信号
がアサートすると、この時点で、まずAGO，ASELがアサ
ートされ、トレース・メモリ回路Ａへのトレースが開始
される。ポインタＰは、トレース・メモリＡの先頭にあ
り、時点ｔ₂で図５に示す事象（２）が発生すると、こ
こからトレースが開始される（図５ａ）。

【００６３】時点ｔ₃で、１回目の条件一致が発生し、M
ATCH信号がアサートされる。ポインタＰの示す位置に、
このMATCH時点の状態が記憶される。更にトレース・メ
モリ回路Ａへの記憶は継続され、時点ｔ₄で事象（４）
が発生すると、ポインタＰに示された次のアドレスに記
憶される（図５ｂ）。

【００６４】時点ｔ₅で、１回目のセンタ抽出が発生
し、CENT信号がアサートされる。ポインタＰの示す位置
に、このCENT時点の状態が記憶される（図５ｃ）。

【００６５】ここで、トレース・メモリ回路Ａへの記憶
は終了し、AGOとASEL信号はネゲートされ、BGOとBSEL信
号がアサートされる。ポインタＰは、トレース・メモリ
回路Ｂに移り、次に時点ｔ₆で発生する事象（６）から
は、トレース・メモリ回路Ｂに記憶される（図５ｄ）。

【００６６】時点ｔ₇で、２回目の条件一致が発生し、M
ATCH信号がアサートされる。ポインタＰの示す位置に、
このMATCH時点の状態が記憶される。更にトレース・メ
モリ回路Ｂへの記憶は継続され、時点ｔ₈で事象（８）
が発生すると、ポインタＰに示された次のアドレスに記
憶される（図５ｅ）。

【００６７】時点ｔ₉で、２回目のセンタ抽出が発生
し、CENT信号がアサートされる。ポインタＰの示す位置
に、このCENT時点の状態が記憶される（図５ｆ）。

【００６８】ここで、トレース・メモリ回路Ｂへの記憶
は終了し、BGOとBSEL信号はネゲートされ、AGOとASEL信
号がアサートされる。ポインタＰは、トレース・メモリ
回路Ａに移り、次に時点ｔ₁₀で発生する事象（１０）か
らは、トレース・メモリＡに記憶される（図５ｇ）。

【００６９】時点ｔ₁₁で、３回目の条件一致が発生し、
MATCH信号がアサートされる。ポインタＰの示す位置
に、このMATCH時点の状態が記憶される。更にトレース
・メモリ回路Ａへの記憶は継続され、時点ｔ₁₂で事象
（１２）が発生すると、ポインタＰに示された次のアド
レスに記憶される（図５ｈ）。

【００７０】時点ｔ₁₃で、３回目のセンタ抽出が発生
し、CENT信号がアサートされる。ポインタＰの示す位置
に、このCENT時点の状態が記憶される（図５ｉ）。

【００７１】ここで、トレース・メモリ回路Ａへの記憶
は終了し、AGOとASEL信号はネゲートされ、BGOとASEL信
号がアサートされる。ポインタＰは、トレース・メモリ
回路Ｂに移り、次に時点ｔ₁₄で発生する事象（１４）か
らは、トレース・メモリ回路Ｂに記憶される。（図５
ｊ）。

【００７２】トレース・メモリ回路Ｂに順次記憶中に、
時点ｔ₁₅でTOUT信号がアサートされ、ミッシング・トリ
ガ状態に発生すると、AGOとASEL信号、BGOとBSEL信号は
全てネゲートされ、トレース・メモリ回路Ａ、Ｂ共に、
トレース動作を停止する。ポインタＰの示す位置に、こ
のタイムアウト事象が記憶される（図５ｋ）。これで一
連の処理が終了する。

【００７３】上記の動作において、表示の指定があった
場合、どちらかのメモリ内容を表示するかについては、
次の通りとする。まず、時点ｔ₅のCENTが発生してか
ら、時点ｔ₉のCENTが発生するまでの間（これをフェー
ズａとする）に表示要求があった場合には、トレース・
メモリ回路Ａを表示する。（ASELをアサート） また、時点ｔ₉のCENTが発生してから、時点ｔ₁₃のCENT
が発生するまでの間（これをフェーズｂとする）に表示
要求があった場合には、トレース・メモリ回路Ｂを表示
する。（BSELをアサート） 時点ｔ₁₃のCENTが発生してから、時点ｔ₁₅のTOUTが発生
するまでの間、およびTOUTが発生した後（これをフェー
ズｃとする）に表示要求があった場合には、トレース・
メモリ回路Ａを表示する。（ASELをアサート） これにより、通常ミッシング・トリガの発生していない
時点でも、最新のMATCHを中心にしたCENTER情報がトレ
ース・データとして得られ、また、ミッシング・トレー
ス生成（TOUT）後は、目的の（一つ前のMATCH信号を起
点とした）CENTER情報が得られることになる。

【００７４】次に、トレース位置設定レジスタにより、
POSTモードが指定されている場合の動作例を図６のタイ
ム・チャートに示す。START，MATCH，AEND,BEND及びTOU
T信号は、アドレス・カウンタ制御回路２０４４への各
入力条件、AGO，ASEL，BGO及びBSEL信号は、アドレス・
カウンタ制御回路２０４４からの出力信号である。これ
らの信号の動作は、トレース・メモリ回路への情報記憶
時の様子を示している。

【００７５】なお、（ASEL）及び（BSEL）信号は、各動
作状態において、表示動作が指定された場合に、表示回
路に送られるメモリの選択状態を示すために、どちらか
のメモリの選択信号がアサートされるかを示している。
ただし、記憶動作には無関係である。

【００７６】また、図７は、図６のタイム・チャートに
示す動作によって、トレース・メモリ回路Ａ，Ｂがどの
ような記憶情報を保持しているか、そして、アドレス・
カウンタ／ポインタ回路２０５ａ，２０５ｂの出力（ポ
インタ）がメモリ上の何処を差し示しているかを判りや
すく表現した動作説明図で、図７（ａ）〜図７（ｉ）の
順に状態が変化する。Ｐ→マークが有効なポインタの位
置である。また、図７における斜線部分は、表示動作が
要求された時に、表示すべき有効なデータの格納されて
いる範囲を示している。

【００７７】図７の説明図を用いながら、図６のタイム
・チャートの流れを説明する。まず、時点ｔ₁でスター
ト信号がアサートされて検出動作が開始される。

【００７８】時点ｔ₂で、１回目の条件一致が発生し、M
ATCH信号がアサートされる。ここで、AGO，ASELがアサ
ートされ、トレース・メモリ回路Ａへのトレースが開始
される。ポインタＰは、トレース・メモリ回路Ａの先頭
にあり、時点ｔ₂で事象（２）MATCHからメモリに配置さ
れる（図７ａ）。

【００７９】次に時点ｔ₃で事象（３）が発生するとポ
インタＰに示された次のアドレスに配置される（図７
ｂ）。

【００８０】時点ｔ₄で、トレース・メモリ回路Ａのメ
モリ記憶満了を示す１回目のエンド状態が発生し、AEND
信号がアサートされる。ポインタＰの示す位置に、この
AEND時点の状態が記憶される（図７ｃ）。

【００８１】ここで、トレース・メモリ回路Ａへの記憶
は終了し、AGOとASEL信号はネゲートされる。ここで一
旦、Ａ，Ｂ双方のメモリへの記憶は中断される。

【００８２】時点ｔ₅で、２回目の条件一致が発生し、M
ATCH信号がアサートされる。ここで、BGO,BSELがアサー
トされ、トレース・メモリ回路Ｂへのトレースが開始さ
れる。ポインタＰは、トレース・メモリ回路Ｂの先頭に
あり、時点ｔ₅で事象（５）MATCHからメモリに配置され
る（図７ｄ）。

【００８３】次に時点ｔ₆で事象（６）が発生するとポ
インタＰに示された次のアドレスに記憶される（図７
ｅ）。

【００８４】時点ｔ₇で、トレース・メモリ回路Ｂのメ
モリ記憶満了を示す２回目のエンド状態が発生し、BEND
信号がアサートされる。ポインタＰの示す位置に、この
BEND時点の状態が記憶される（図７ｆ）。

【００８５】ここで、トレース・メモリ回路Ｂへの記憶
は終了し、BGOとBSEL信号はネゲートされる。ここで一
旦、Ａ，Ｂ双方のメモリへの記憶は中断される。

【００８６】時点ｔ₈で、３回目の条件一致が発生し、M
ATCH信号がアサートされる。ここで、AGO，ASELがアサ
ートされ、トレース・メモリ回路Ａへのトレースが開始
される。ポインタＰは、トレース・メモリ回路Ａの先頭
にあり、時点ｔ₈で事象（８）MATCHからメモリに記憶さ
れる（図７ｇ）。

【００８７】次に時点ｔ₉で事象（９）が発生するとポ
インタＰに示された次のアドレスに記憶される（図７
ｈ）。

【００８８】トレース・メモリ回路Ａに順次記憶中に、
時点ｔ₁₀でTOUT信号がアサートされ、ミッシング・トリ
ガ状態が発生すると、AGOとASEL信号、BGOとBSEL信号は
全てゲートされ、トレース・メモリ回路Ａ、Ｂ共に、ト
レース動作を停止する。ポインタＰの示す位置に、この
タイムアウト事象が記憶される（図７ｉ）。これで一連
の処理が終了する。

【００８９】上記の動作において、表示の指定があった
場合、どちらのメモリ内容を表示するかについては、次
の通りとする。まず、時点ｔ₂のMATCHが発生してから、
時点ｔ₅のMATCHが発生するまでの間（これをフェーズａ
とする）に表示要求があった場合には、トレース・メモ
リＡを表示する。（ASELをアサート） 時点ｔ₅のMATCHが発生してから、時点ｔ₈のMATCHが発生
するまでの間（これをフェーズｂとする）に表示要求が
あった場合には、トレース・メモリ回路Ｂを表示する。
（BSELをアサート） 時点ｔ₈のMATCHが発生してから、時点ｔ₁₀のTOUTが発生
するまでの間、およびTOUTが発生した後（これをフェー
ズｃとする）に表示要求があった場合には、トレース・
メモリ回路Ａを表示する。（ASELをアサート） これにより、通常ミッシング・トリガの発生していない
時点でも、最新のMATCHを中心にしたPOST情報がトレー
ス・データとして得られ、また、ミッシング・トリガ生
成（TOUT）後は、目的の（一つ前のMATCH信号を起点と
した）POST情報が得られることになる。

【００９０】以上が本発明によるトリガ／トレース制御
回路例を用いたロジック・アナライザの情報記憶方式の
動作の説明である。この動作を実現するためのトリガ／
トレース制御回路例（図１に示す符号２０４４）は、汎
用の集積回路（ＩＣ）を用いたランダム・ロジックや、
ACIC等で実現することもできるし、プログラマブル論理
デバイス（PLD）等を用いて実現することもできる。こ
こでは、その一つの実施例として、PLDを用いてこれを
実現する例を次の表２に示す。表２はPLDにプログラミ
ングするための論理式である。

【００９１】

【表２】

【００９２】表２は、３つのトレース位置の設定モード
に対応し、AGO，ASEL，BGO，BSELの各信号のセット（ア
サート）条件と、クリア（ネゲート）条件を、START，M
ATCH，CENT，AEND，BENDの各入力信号と、ASEL，BSELの
出力状態読み込み信号との状態を用いて論理式で記述し
た一覧表である。

【００９３】図１に示すトリガ／トレース制御回路２０
４４をPLDで実現し、表２に示す論理式をプログラミン
グすれば、前記説明の動作を実現することができる。

【００９４】但し、本発明の範疇は、トレース型論理解
析装置の情報記憶方式であり、その表示機能について
は、一切の説明を割愛しているので、本来表示動作にも
拘わってくると思われるアドレス・ポインタ／カウンタ
の出力（ポインタ値）の記憶管理や、ASEL，BSEL信号の
読み出し時の制御等については、このトリガ／トレース
制御回路例には示していない。

【００９５】図８に本発明によって、ロジック・アナラ
イザ装置がトレース可能になる範囲を示したタイムチャ
ートで、この図８から明らかなように、本発明の実施例
によれば、異常の原因が含まれている場合の多い、一つ
前のMATCH信号のアサート時点を中心に、PRE，CENTER，
POSTの各モードで、その前後の回路動作状態をトレース
することができるようになる。なお、SMPCLKはサンプリ
ングクロック、トリガ条件式設定レジスタ出力はトリガ
条件式設定レジスタ回路１０２の出力信号、スタートス
イッチ操作STARTは条件設定回路１０１の出力信号、サ
ンプリングデータはデータサンプリング回路２０１の出
力信号、条件一致検出回路出力MATCHは条件一致検出回
路２０３の出力信号、ミッシングトリガタイマ回路出力
TOUTはミッシングトリガタイマ回路２０４１の出力信号
である。図８において、符号Ｆで示す範囲は「問題とな
る現象はこの周辺で起こっていることが多い」ことを示
している。

【００９６】

【発明の効果】以上述べたように、本発明によれば、ト
リガ／トレース制御回路を用いたロジック・アナライザ
の情報記憶方式を用いると、発生が期待される信号状態
が、一定時間以内に起こらなかった場合に、その直前に
発生した条件成立時点（MATCH信号アサート時点）付近
の状態をトレースして、記憶できるようになるととも
に、これにより、従来観測が極めて困難とされた、タイ
ムアウト前の条件一致時点付近で発生した異常現象をト
レースすることができるようになり、観測対象装置のト
ラブル・シューティングが、従来に比し効率的かつ安直
に行えるようになる利点がある。

【図面の簡単な説明】

【図１】本発明の実施例の要部を示すブロック図。

【図２】上記実施例のPREモードの場合のタイムチャー
ト。

【図３】図２のPREモードの場合の動作説明図。

【図４】上記実施例のCENTERモードの場合のタイムチャ
ート。

【図５】図４のCENTERモードの場合の動作説明図。

【図６】上記実施例のPOSTモードの場合のタイムチャー
ト。

【図７】図６のPOSTモードの場合の動作説明図。

【図８】上記実施例によってトレースされる範囲を示す
タイムチャート。

【図９】従来例の基本回路構成ブロック図。

【図１０】従来例の通常モードにおいてトレースされる
範囲を示すタイムチャート。

【図１１】従来例のトリガ／トリガー制御回路ブロック
図。

【図１２】従来例のミッシング・トリガ・モードにおい
てトリガーされる範囲を示すタイムチャート。

【図１３】従来例のトレース起動／停止を示すタイムチ
ャート。

【符号の説明】

１００…トレース条件設定部 １０５…観測モード・レジスタ ２００…トレース制御部 ２０４…トリガ／トレース制御回路 ２０５ａ，２０５ｂ…アドレス・カウンタ／ポインタ
Ａ，Ｂ ２０６…センタ抽出カウンタ ３００…記憶部 ３０１ａ，３０１ｂ…トレース・メモリ回路Ａ，Ｂ ４００…表示部 ２０４１…ミッシング・トリガタイマ回路 ２０４２、２０４３…３ステート・バッファ回路 ２０４４…アドレス・カウンタ制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ディジタル回路の信号について、ある時
   刻におけるそれぞれの状態を“１”または“０”の２値
   のデータとして記憶するトレースメモリ回路と、トレー
   スしたい条件を設定するためのトレース条件設定部と、
   このトレース条件設定部からのトレース条件と被観測回
   路よりのトレース対象データが供給され、トレース条件
   と対象データの一致を検出したときに、トリガ／トレー
   ス制御回路を介して前記トレースメモリ回路へ前記対象
   データを書き込み制御するトレース制御部と、前記トレ
   ースメモリ回路に書き込まれたデータを読み出して表示
   する表示部とを備え、前記表示部に読み出したデータを
   用いて動作解析を行うようにしたトレース型論理解析装
   置の情報記憶装置において、 前記トレース制御部に２つのトレース・アドレス・カウ
   ンタ／ポインタ回路を設けるとともに、前記トレースメ
   モリ回路にこれらカウンタ／ポインタ回路に対応して２
   つのトレースメモリ回路を設け、前記カウンタ／ポイン
   タ回路は前記トレース制御部のトリガ／トレース制御回
   路で生成されたカウント開始と停止を指令する信号で制
   御され、前記２つのトレースメモリ回路も前記トリガ／
   トレース制御回路で生成された選択信号で選択制御さ
   れ、前記トレース条件設定部に観測モード設定レジスタ
   を設けて、観測設定レジスタに設定された内容信号を前
   記トレース制御部に与えて、前記トレース条件と対象デ
   ータの条件一致の一つ前の時点でトレースを行うように
   したことを特徴とするトレース型論理解析装置の情報記
   憶装置。
2. 【請求項２】 ディジタル回路の信号について、ある時
   刻におけるそれぞれの状態を“１”または“０”の２値
   のデータとして記憶するトレースメモリ回路と、トレー
   スしたい条件を設定するためのトレース条件設定部と、
   このトレース条件設定部からのトレース条件と被観測回
   路よりのトレース対象データが供給され、トレース条件
   と対象データの一致を検出したときに、トリガ／トレー
   ス制御回路を介して前記トレースメモリ回路へ前記対象
   データを書き込み制御するトレース制御部と、前記トレ
   ースメモリ回路に書き込まれたデータを読み出して表示
   する表示部とを備え、前記表示部に読み出したデータを
   用いて動作解析を行うようにするとともに、発生が期待
   される信号状態が一定時間以内に起こらなかったときに
   トリガ信号を発生するようにして信号状態をトレースす
   るようにしたトレース型論理解析装置の情報記憶方法に
   おいて、 予め一定時間以内に発生することが期待されている状態
   が、一定の時間以上経過しても発生しないことがあった
   とき、トリガ信号を発生させるタイマ回路のタイムアッ
   プ信号を発生した時点を中心に、前記発生が期待される
   信号状態が、一定時間以内に起こらなかった場合に、そ
   の直前に発生した条件成立時点付近の状態をトレースし
   て記憶するようにしたことを特徴とするトレース型論理
   解析装置の情報記憶方法。
3. 【請求項３】 発生が期待される信号状態が、一定時間
   内に起こらなかった場合に、その直前に発生した条件成
   立時点を中心に、種々のモードで、その前後の回路動作
   状態をトレースするようにしたことを特徴とする請求項
   ２記載のトレース型論理解析装置の情報記憶方法。