JPH08340238A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、遅延時間の電源電圧依存性を小さ
くできる遅延回路を含む半導体集積回路装置を提供しよ
うとするものである。 【構成】入力信号を受けるインバータ１３、このインバ
ータ１３の出力に接続された出力信号線１１、この出力
信号線１１に電流通路の一端を接続したスイッチ回路１
７、このイッチ回路１１の電流通路の他端に一方の電極
を接続したコンデンサ１５とを含む遅延回路１と、スイ
ッチ回路１１を制御するための電源電圧変動検知回路９
とを有する。検知回路９は、電源電圧の変動を検知した
とき、スイッチ回路１１をオン、又はオフさせて、出力
信号線１１にコンデンサ１５を接続、又は出力信号線１
１からコンデンサ１５を分離して、出力信号線１１の容
量を変化させ、遅延回路１の遅延時間を調節する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に係わり、特に半導体集積回路装置の遅延回路に関す
る。

【０００２】

【従来の技術】半導体集積回路装置の中には、信号のタ
イミングを調整するために、遅延回路が組み込まれてい
ることが多い。一般に遅延回路と称されるものは、入力
信号に対して、ある時間を経て出力信号を作り出す回路
である。この“ある時間”を、遅延時間と呼び、この遅
延時間を制御する方法としては、従来、次のような方法
がある。

【０００３】（１）インバータの段数を重ねる。 （２）インバータとキャパシタとを組み合わせる。 （１）の方法は、インバータ自体の遅延を利用したもの
で、インバータの段数を重ねることにより、遅延時間を
長くとることができる。

【０００４】（２）の方法は、キャパシタの放電特性、
あるいは充電特性を利用したもので、インバータの出力
配線にキャパシタを接続することにより、（１）の方法
に比べて、より長い遅延時間を得ることができる。

【０００５】図１９は、インバータとキャパシタとを組
み合わせた、従来の遅延回路の回路図である。図１９に
示すように、インバータ１００の出力配線１０１に、キ
ャパシタ１０２が接続されている。インバータ１００
は、ＣＭＯＳ型インバータであり、キャパシタ１０２
は、Ｎチャネル型ＭＯＳコンデンサ１０３である。この
ＭＯＳコンデンサ１０３のソースおよびドレインは、低
電位電源ＶＳＳに接続され、そのゲートは配線１０１に
接続されている。

【０００６】次に、動作について説明する。入力信号Ｖ
ＩＮがＶＳＳレベルの状態で、ＭＯＳコンデンサ１０３
が充分に充電されていたとする。この状態から、入力信
号ＶＩＮがＶＣＣレベルに切り替わると、インバータ１
００内の図示せぬＮチャネル型ＭＯＳトランジスタがオ
ンして、配線１０１を放電させる。このとき、ＭＯＳコ
ンデンサ１０３が充電されているので、配線１０１の全
体を放電させるのに時間がかかる。

【０００７】このように、図１９に示す遅延回路では、
配線１０１の電位をＶＳＳレベルにするのに、配線１０
１とＭＯＳコンデンサ１０３とをそれぞれ放電させるた
めに、長い時間を得ることができる。

【０００８】

【発明が解決しようとする課題】しかしながら、図１９
に示す遅延回路は、遅延時間が電源電圧ＶＣＣに依存す
る。図２０は、遅延時間と電源電圧との関係を示す図で
ある。

【０００９】図２０に示すように、電源電圧ＶＣＣが高
まるにつれて、遅延時間は短くなってくる。このような
電源電圧依存性が強い遅延回路では、電源電圧ＶＣＣが
変動すると、遅延時間が変るので、集積回路の動作が混
乱する可能性がある。

【００１０】また、集積回路を設計するときには、ま
ず、ある電源電圧（設計電源電圧）を決め、トランジス
タ、スタンダードな回路（例えば論理回路）、および遅
延回路などを組み合わせる。この後、遅延回路に、集積
回路の動作に必要な遅延時間を、決めていく。

【００１１】このような回路設計により作られる集積回
路では、その動作を、広範囲な電源電圧ＶＣＣで保証し
ようとすれば、回路設計に困難が伴う。このような状況
のもと、遅延回路は、電源電圧依存性が小さいことが望
ましい。

【００１２】この発明は、上記の点に鑑みて為されたも
ので、その目的は、遅延時間の電源電圧依存性を小さく
できる遅延回路を含む半導体集積回路装置を提供するこ
とにある。また、別の目的は、動作モードに応じて、遅
延時間を変えられる遅延回路を含む半導体集積回路装置
を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、この発明では、電源電圧の変動を検知するための検
知回路と、容量回路とを設け、検知回路からの出力信号
に応じて、配線に、容量回路を接続することで、配線の
容量を変えることを特徴としている。

【００１４】また、上記別の目的を達成するために、こ
の発明では、動作モードを規定するモード回路と、容量
回路とを設け、モード回路からの出力信号に応じて、配
線に、容量回路を接続することで、配線の容量を変える
ことを特徴としている。

【００１５】

【作用】上記構成を有する半導体集積回路装置では、検
知回路、あるいはモード回路からの出力信号に応じて、
配線に容量回路を接続するので、配線の容量が可変とな
る。配線の容量が可変であれば、この配線を流れる信号
の遅延量が可変となる。そして、上記の遅延量を、電源
電圧に応じてあるいは動作モードに応じて、増加あるい
は減少させれば、遅延時間の電源電圧依存性が小さくな
る、あるいは動作モードに応じて遅延時間を変えられる
遅延回路を得ることができる。

【００１６】

【実施例】以下、この発明を実施例により説明する。こ
の説明に際し、全ての図面において、同一の部分には同
一の参照符号を付し、重複する説明は避けることにす
る。図１は、この発明の第１の実施例に係る遅延回路を
含む半導体集積回路装置を示す図で、（ａ）図はブロッ
ク図、（ｂ）図は遅延回路の回路図、（ｃ）図は電源電
圧変動検知回路の回路図である。

【００１７】図１（ａ）に示すように、遅延回路１は、
入力部３と、出力部５と、調節信号の入力部７とを有す
る。入力信号ＶＩＮは入力部３に入力され、入力信号Ｖ
ＩＮを所定の遅延時間だけ遅らせた出力信号ＶＯＵＴを
出力部５から出力する。電源電圧変動検知回路９から出
力された調節信号ＶＰは、入力部７に入力される。検知
回路９は、電源電圧の変動を検知し、変動が、あるレベ
ルを越えたときに、調節信号ＶＰを出力する。遅延回路
１は、この調節信号ＶＰを受けて、遅延時間を調節す
る。

【００１８】次に、遅延回路１、および検知回路９の、
具体的な回路について説明する。まず、第１の実施例に
係る集積回路装置が有する遅延回路１は、図１（ｂ）に
示すように、入力端子を入力部３に接続し、出力端子を
出力配線１１に接続したインバータ１３と、コンデンサ
１５と、配線１１にコンデンサ１５を接続するためのス
イッチ回路１７とを含む。

【００１９】インバータ１３は、ソースを高電位電源Ｖ
ＣＣに接続し、ゲートを入力部３に接続したＰチャネル
型ＭＯＳＦＥＴ２１と、ソースを低電位電源ＶＳＳ（例
えば接地）に接続し、ドレインをＭＯＳＦＥＴ２１のド
レインに接続し、ゲートをＭＯＳＦＥＴ２１のゲートに
接続したＮチャネル型ＭＯＳＦＥＴ２３とを含む。

【００２０】コンデンサ１５は、ソースおよびドレイン
をそれぞれ低電位電源ＶＳＳに接続したＮチャネル型Ｍ
ＯＳコンデンサ２５である。スイッチ回路１７は、ソー
スをＭＯＳコンデンサ２５のゲートに接続し、ドレイン
を信号線１１に接続しゲートを入力部７に接続したＰチ
ャネル型ＭＯＳＦＥＴ２７を含む。ＭＯＳＦＥＴ２７が
オンしているとき、ＭＯＳコンデンサ２５は、信号線１
１に接続される。一方、ＭＯＳＦＥＴ２７がオフしてい
るとき、ＭＯＳコンデンサ２５は、信号線１１から切り
離される。

【００２１】また、第１の実施例に係る集積回路装置が
有する検知回路９は、図１（ｃ）に示すように、高電位
電源ＶＣＣと低電位電源ＶＳＳとの間に直列に接続した
分圧回路３１と、分圧回路３１の出力端子に入力端子を
接続したインバータ３３と、インバータ３３の出力端子
に入力端子を接続したインバータ３５とを含む。インバ
ータ３３の出力端子からは、調節信号ＶＰ１が得られ、
インバータ３５の出力端子からは、調節信号ＶＰ２が得
られる。調節信号ＶＰ１は、ＭＯＳＦＥＴ２７のゲート
に入力される。調節信号ＶＰ２は、調節信号ＶＰ１の反
転レベルの信号であるが、第１の実施例に係る装置では
使用されない。

【００２２】分圧回路３１は、一端を電源ＶＣＣに接続
した抵抗４１と、一端を抵抗４１の他端に接続し、他端
を電源ＶＳＳに接続した抵抗４３とを含む。抵抗４１と
抵抗４３との相互接続点から、電源電圧を分圧した分圧
信号が得られ、この分圧信号がインバータ３３の入力端
子に入力される。インバータ３３は、分圧信号の電位レ
ベルが、インバータ３３のしきい値を越えたとき、その
出力レベルを反転させる。即ち、検知回路９は、分圧回
路３１の分圧レベルと、変動検知の基準となる上記しき
い値とを比較する、一種のコンパレータである。このコ
ンパレータは、分圧レベルが、しきい値を越えたとき、
電源電圧が変動したことを検知する。

【００２３】次に、第１の実施例に係る装置の動作につ
いて説明する。図２は、遅延時間と、電源電圧との関係
を示す図である。図２の縦軸は遅延時間（ｎｓｅｃ）
で、横軸は電源電圧（Ｖ）である。

【００２４】図２に示すように、電源電圧ＶＣＣが、Ｖ
ＣＣ≦Ｐ０のとき、検知信号ＶＰ１はＶＣＣレベル、検
知信号ＶＰ２はＶＳＳレベルとなる。ここで、電位Ｐ０
は、遅延時間を調節するための基準となる電位である。

【００２５】一方、電源電圧ＶＣＣが、Ｐ０＜ＶＣＣの
ときには、上記の範囲とは反対に、検知信号ＶＰ１はＶ
ＳＳレベル、検知信号ＶＰ２はＶＣＣレベルとなる。ま
ず、電源電圧ＶＣＣが、ＶＣＣ≦Ｐ０のときの動作につ
いて説明する。

【００２６】［ＶＣＣ≦Ｐ０］検知信号ＶＰ１はＶＣＣ
レベルであるために、図１（ｂ）に示すＰＭＯＳトラン
ジスタ２７がオフし、ＮＭＯＳコンデンサ２５は信号線
１１から分離される。

【００２７】この状態では、信号線１１の電位の立ち上
げ（この実施例ではＶＯＵＴの立ち上げになる）、およ
び信号線１１の電位の立ち下げ（この実施例ではＶＯＵ
Ｔの立ち下げになる）のいずれもが、インバータ１３一
段だけの遅延がかかる。

【００２８】次に、電源電圧ＶＣＣが、Ｐ０＜ＶＣＣの
ときの動作について説明する。 ［Ｐ０＜ＶＣＣ］検知信号ＶＰ１はＶＳＳレベルである
ために、図１（ｂ）に示すＰＭＯＳトランジスタ２７が
オンし、ＮＭＯＳコンデンサ２５は信号線１１に接続さ
れる。

【００２９】この状態では、信号線１１の電位の立ち上
げ（この実施例ではＶＯＵＴの立ち上げになる）に、ほ
ぼインバータ１３一段だけの遅延がかかり、信号線１１
の電位の立ち下げ（この実施例ではＶＯＵＴの立ち下げ
になる）に、インバータ１３一段と、ＮＭＯＳコンデン
サ２５の放電とによる遅延がかかる。よって、図２に示
すように、特に信号線１１の電位の立ち下げるとき（信
号線１１：ＶＣＣ→ＶＳＳ）の遅延時間を、増加させる
ことができる。

【００３０】次に、電源電圧ＶＣＣが、Ｐ０＜ＶＣＣの
ときの動作について、より詳しく説明する。まず、入力
信号ＶＩＮの電位が、ＶＳＳレベルのとき、インバータ
１３のＰＭＯＳトランジスタ２１がオン、ＮＭＯＳトラ
ンジスタ２３がオフしている。信号線１１は、ＰＭＯＳ
トランジスタ２１によって、ＶＣＣレベルに充電され、
出力信号ＶＯＵＴの電位は、ＶＣＣレベルとなってい
る。このとき、ＮＭＯＳコンデンサ２５は、ＶＣＣレベ
ルに充電されている。

【００３１】次に、入力信号ＶＩＮの電位が、ＶＳＳレ
ベルからＶＣＣレベルに切り替わる。すると、インバー
タ１３のＰＭＯＳトランジスタ２１がオフ、ＮＭＯＳト
ランジスタ２３がオンする。信号線１１は、ＮＭＯＳト
ランジスタ２３によって、放電され、信号線１１の電位
は、ＶＣＣレベルからＶＳＳレベルへと低下していく。
このとき、ＮＭＯＳコンデンサ２５が放電する。よっ
て、出力信号ＶＯＵＴの電位がＶＳＳレベルになるまで
に要する時間に、ＮＭＯＳコンデンサ２５の放電に要す
る時間が、さらに加わる。

【００３２】次に、信号線１１の電位がＶＳＳレベルに
なった状態で、入力信号ＶＩＮの電位が、ＶＣＣレベル
からＶＳＳレベルに切り替わる。すると、インバータ１
３のＰＭＯＳトランジスタ２１がオン、ＮＭＯＳトラン
ジスタ２３がオフする。信号線１１は、ＰＭＯＳトラン
ジスタ２１によって、ＶＣＣレベルに充電され、信号線
１１の電位が、ＶＳＳレベルからＶＣＣレベルへと上昇
していく。このとき、ＮＭＯＳコンデンサ２５は、基板
側電極がＶＳＳレベルであるために、そのＶＣＣレベル
への充電は速く、ＮＭＯＳコンデンサ２５による遅延
は、無視されるレベルとなる。

【００３３】このように、第１の実施例に係る装置によ
れば、電源電圧ＶＣＣが基準レベルＰ０より高くなる
と、スイッチ回路１７により、ＮＭＯＳコンデンサ２５
が、自動的に信号線１１に接続される。ＮＭＯＳコンデ
ンサ２５が信号線１１に接続されると遅延時間は増加
し、図２に示すように、電源電圧ＶＣＣの上昇に伴って
減少していた遅延時間を、電源電圧ＶＣＣが基準レベル
Ｐ０以下のときの遅延時間とほぼ同等のレベルまで戻す
ことができる。よって、電源電圧ＶＣＣが高くなるにつ
れて、遅延時間が短くなっていく、という遅延時間の電
源電圧依存性を、解消することができる。

【００３４】このような遅延回路を含む半導体集積回路
装置では、入力される電源電圧ＶＣＣが広範囲に及んで
も、常に正常に動作させることが可能である。次に、こ
の発明の第２の実施例に係る遅延回路を含む半導体集積
回路装置について説明する。

【００３５】図３は、この発明の第２の実施例に係る遅
延回路を含む半導体集積回路装置の回路図である。この
第２の実施例に係る装置は、第１の実施例に係る装置に
準ずるものであり、信号線１１の電位の立ち下げに代わ
って、信号線１１の電位の立ち上げに、より大きい遅延
をかけられるものである。

【００３６】図３に示すように、第２の実施例に係る装
置は、第１の実施例に係る装置と、スイッチ回路１７が
ＮＭＯＳトランジスタ２８を含むこと、およびコンデン
サ１５がＰＭＯＳコンデンサ２６を含むことが異なって
いる。ＰＭＯＳコンデンサ２６は、ソースおよびドレイ
ンがそれぞれ高電位電源ＶＣＣに接続されている。検知
回路９には、図１（ｃ）に示されたものが使用され、調
節信号ＶＰ１に代わって、調節信号ＶＰ２がスイッチ回
路１７のＮＭＯＳトランジスタ２８のゲートに入力され
る。

【００３７】次に、第２の実施例に係る装置の動作につ
いて説明する。図４は、遅延時間と電源電圧との関係を
示す図である。図４の縦軸は遅延時間（ｎｓｅｃ）で、
横軸は電源電圧（Ｖ）である。

【００３８】まず、電源電圧ＶＣＣが、ＶＣＣ≦Ｐ０の
ときの動作について説明する。 ［ＶＣＣ≦Ｐ０］検知信号ＶＰ２はＶＳＳレベルである
ために、図３に示すＮＭＯＳトランジスタ２８がオフ
し、ＰＭＯＳコンデンサ２６は信号線１１から分離され
る。

【００３９】この状態では、信号線１１の電位の立ち上
げ（この実施例ではＶＯＵＴの立ち上げになる）、およ
び信号線１１の電位の立ち下げ（この実施例ではＶＯＵ
Ｔの立ち下げになる）のいずれもが、インバータ１３一
段だけの遅延がかかる。

【００４０】次に、電源電圧ＶＣＣが、Ｐ０＜ＶＣＣの
ときの動作について説明する。 ［Ｐ０＜ＶＣＣ］検知信号ＶＰ２はＶＣＣレベルである
ために、図３に示すＮＭＯＳトランジスタ２８がオン
し、ＰＭＯＳコンデンサ２６は信号線１１に接続され
る。

【００４１】この状態では、信号線１１の電位の立ち上
げ（この実施例ではＶＯＵＴの立ち上げになる）に、イ
ンバータ１３一段と、ＮＭＯＳコンデンサ２５の放電と
による遅延がかかり、信号線１１の電位の立ち下げ（こ
の実施例ではＶＯＵＴの立ち下げになる）に、ほぼイン
バータ１３一段だけの遅延がかかる。よって、図４に示
すように、特に信号線１１の電位の立ち上げるとき（信
号線１１：ＶＳＳ→ＶＣＣ）の遅延時間を、増加させる
ことができる。

【００４２】次に、電源電圧ＶＣＣが、Ｐ０＜ＶＣＣの
ときの動作について、より詳しく説明する。まず、入力
信号ＶＩＮの電位が、ＶＣＣレベルのとき、インバータ
１３のＰＭＯＳトランジスタ２１がオフ、ＮＭＯＳトラ
ンジスタ２３がオンしている。信号線１１は、ＮＭＯＳ
トランジスタ２３によって、ＶＳＳレベルに充電され、
出力信号ＶＯＵＴの電位は、ＶＳＳレベルとなってい
る。このとき、ＰＭＯＳコンデンサ２６は、ＶＳＳレベ
ルに充電されている。

【００４３】次に、入力信号ＶＩＮの電位が、ＶＣＣレ
ベルからＶＳＳレベルに切り替わる。すると、インバー
タ１３のＰＭＯＳトランジスタ２１がオン、ＮＭＯＳト
ランジスタ２３がオフする。信号線１１は、ＰＭＯＳト
ランジスタ２１によって、充電され、信号線１１の電位
は、ＶＳＳレベルからＶＣＣレベルへと上昇していく。
このとき、ＰＭＯＳコンデンサ２６が放電する。よっ
て、出力信号ＶＯＵＴの電位がＶＣＣレベルになるまで
に要する時間に、ＰＭＯＳコンデンサ２６の放電に要す
る時間が、さらに加わる。

【００４４】次に、信号線１１の電位がＶＣＣレベルに
なった状態で、入力信号ＶＩＮの電位が、ＶＳＳレベル
からＶＣＣレベルに切り替わる。すると、インバータ１
３のＰＭＯＳトランジスタ２１がオフ、ＮＭＯＳトラン
ジスタ２３がオンする。信号線１１は、ＮＭＯＳトラン
ジスタ２３によって、放電され、信号線１１の電位が、
ＶＣＣレベルからＶＳＳレベルへと低下していく。この
とき、ＰＭＯＳコンデンサ２６は、基板側電極がＶＣＣ
レベルであるために、そのＶＳＳレベルへの充電は速
く、ＰＭＯＳコンデンサ２６による遅延は、無視される
レベルとなる。

【００４５】次に、この発明の第３の実施例に係る遅延
回路を含む半導体集積回路装置について説明する。図５
は、この発明の第３の実施例に係る遅延回路を含む半導
体集積回路装置の回路図である。

【００４６】この第３の実施例に係る装置は、信号線１
１の電位の立ち下げ、および立ち上げのいずれにも、遅
延をかけられるものである。図５に示すように、信号線
１１には、図１（ｂ）に示したＰＭＯＳトランジスタ２
７およびＮＭＯＳコンデンサ２５と、図３に示したＮＭ
ＯＳトランジスタ２８およびＰＭＯＳコンデンサ２６と
がそれぞれ接続されている。

【００４７】検知回路９には、図１（ｃ）に示されたも
のが使用され、調節信号ＶＰ１を第１のスイッチ回路１
７-1のＰＭＯＳトランジスタ２７のゲートに入力し、調
節信号ＶＰ２を第２のスイッチ回路１７-2のＮＭＯＳト
ランジスタ２８のゲートに入力する。

【００４８】また、図５に示す回路には、信号線１１に
入力端子を接続したインバータ１３-2が接続されてい
る。このインバータ１３-2は、信号線１１の電位を反転
させて出力する、出力段である。インバータ１３-2は、
第１、第２の実施例のように、取り除かれても良い。

【００４９】次に、第３の実施例に係る装置の動作につ
いて説明する。図６（ａ）、（ｂ）はそれぞれ、遅延時
間と電源電圧との関係を示す図である。図６（ａ）、
（ｂ）それぞれの縦軸は遅延時間（ｎｓｅｃ）で、横軸
は電源電圧（Ｖ）である。

【００５０】まず、電源電圧ＶＣＣが、ＶＣＣ≦Ｐ０の
ときの動作について説明する。 ［ＶＣＣ≦Ｐ０］検知信号ＶＰ１はＶＣＣレベル、検知
信号ＶＰ２はＶＳＳレベルであるために、図５に示すＰ
ＭＯＳトランジスタ２７、およびＮＭＯＳトランジスタ
２８はともにオフし、ＮＭＯＳコンデンサ２５、および
ＰＭＯＳコンデンサ２６はそれぞれ信号線１１から分離
される。

【００５１】この状態では、信号線１１の電位の立ち上
げ、および信号線１１の電位の立ち下げのいずれにも、
インバータ１３-1一段だけの遅延がかかる。次に、電源
電圧ＶＣＣが、Ｐ０＜ＶＣＣのときの動作について説明
する。

【００５２】［Ｐ０＜ＶＣＣ］検知信号ＶＰ１はＶＳＳ
レベル、検知信号ＶＰ２はＶＣＣレベルであるために、
図３に示すＰＭＯＳトランジスタ２７、およびＮＭＯＳ
トランジスタ２８はともにオンし、ＮＭＯＳコンデンサ
２５、およびＰＭＯＳコンデンサ２６はそれぞれ信号線
１１に接続される。

【００５３】この状態では、信号線１１の電位の立ち上
げに、インバータ１３-1一段と、ＰＭＯＳコンデンサ２
６の放電とによる遅延がかかり、一方、信号線１１の電
位の立ち下げに、インバータ１３-1一段と、ＮＭＯＳコ
ンデンサ２５の放電とによる遅延がかかる。よって、図
６（ａ）に示すように、信号線１１の電位を立ち下げる
とき（信号線１１：ＶＣＣ→ＶＳＳ）の遅延時間、ま
た、図６（ｂ）に示すように、信号線１１の電位を立ち
上げるとき（信号線１１：ＶＳＳ→ＶＣＣ）の遅延時間
をそれぞれ、増加させることができる。

【００５４】次に、電源電圧ＶＣＣが、Ｐ０＜ＶＣＣの
ときの動作について、より詳しく説明する。まず、入力
信号ＶＩＮの電位が、ＶＳＳレベルのとき、インバータ
１３-1のＰＭＯＳトランジスタ２１-1がオン、ＮＭＯＳ
トランジスタ２３-1がオフしている。信号線１１は、Ｐ
ＭＯＳトランジスタ２１-1によって、ＶＣＣレベルに充
電され、信号線１１の電位は、ＶＣＣレベルとなってい
る。このとき、ＮＭＯＳコンデンサ２５はＶＣＣレベル
に充電されている。

【００５５】次に、入力信号ＶＩＮの電位が、ＶＳＳレ
ベルからＶＣＣレベルに切り替わる。すると、インバー
タ１３-1のＰＭＯＳトランジスタ２１-1がオフ、ＮＭＯ
Ｓトランジスタ２３-1がオンする。信号線１１は、ＮＭ
ＯＳトランジスタ２３-1によって、放電され、信号線１
１の電位は、ＶＣＣレベルからＶＳＳレベルへと低下し
ていく。このとき、ＮＭＯＳコンデンサ２５が放電す
る。よって、信号線１１の電位がＶＳＳレベルになるま
でに要する時間に、ＮＭＯＳコンデンサ２５の放電に要
する時間が、さらに加わる。このとき、ＰＭＯＳコンデ
ンサ２６は、基板側電極がＶＣＣレベルであるために、
ＶＳＳレベルへの充電は速く、ＰＭＯＳコンデンサ２６
による遅延は、無視されるレベルとなる。

【００５６】次に、信号線１１の電位がＶＳＳレベルに
なった状態で、入力信号ＶＩＮの電位が、ＶＣＣレベル
からＶＳＳレベルに切り替わる。すると、インバータ１
３-1のＰＭＯＳトランジスタ２１-1がオン、ＮＭＯＳト
ランジスタ２３-1がオフする。信号線１１は、ＰＭＯＳ
トランジスタ２１-1によって、充電され、信号線１１の
電位は、ＶＳＳレベルからＶＣＣレベルへと上昇してい
く。このとき、ＰＭＯＳコンデンサ２６が放電する。よ
って、出力信号ＶＯＵＴの電位がＶＣＣレベルになるま
でに要する時間に、ＰＭＯＳコンデンサ２６の放電に要
する時間が、さらに加わる。このとき、ＮＭＯＳコンデ
ンサ２５は、基板側電極がＶＳＳレベルであるために、
ＶＣＣレベルへの充電は速く、ＮＭＯＳコンデンサ２５
による遅延は、無視されるレベルとなる。

【００５７】次に、この発明の第４の実施例に係る遅延
回路を含む半導体集積回路装置について説明する。図７
は、この発明の第４の実施例に係る半導体集積回路装置
に含まれている遅延回路の回路図である。

【００５８】この第４の実施例に係る装置は、遅延回路
１の遅延時間を、より大きくしようとするものである。
遅延回路１の遅延時間を、より大きくするために、第４
の実施例に係る装置では、インバータ１３と、スイッチ
回路１７と、コンデンサ１５とからなる遅延段を複数設
け、これらの遅延段をそれぞれ直列に接続して遅延回路
１を構成している。

【００５９】図７に示すように、初段のインバータ１３
-1の出力は、第１の信号線１１Ａに接続されている。第
１の信号線１１Ａには、調節信号ＶＰ２に応じてオン・
オフする第１のスイッチ回路１７-1が接続されている。
第１の信号線１１Ａは、第２段のインバータ１３-2の入
力に接続され、この第２段のインバータ１３-2の出力
は、第２の信号線１１Ｂに接続されている。第２の信号
線１１Ｂには、調節信号ＶＰ１に応じてオン・オフする
第２のスイッチ回路１７-2が接続されている。第２の信
号線１１Ｂは、末段のインバータ１３-3の入力に接続さ
れている。末段のインバータ１３-3は、出力信号ＶＯＵ
Ｔを出力する出力段であり、第３の実施例と同様に、取
り除かれても良い。

【００６０】検知回路９には、図１（ｃ）に示されたも
のが使用され、調節信号ＶＰ１を、第２のスイッチ回路
１７-2のＰＭＯＳトランジスタ２７のゲートに入力し、
調節信号ＶＰ２を、第１のスイッチ回路１７-1のＮＭＯ
Ｓトランジスタ２８のゲートに入力する。

【００６１】次に、第４の実施例に係る装置の動作につ
いて説明する。図８は、遅延時間と電源電圧との関係を
示す図である。図８の縦軸は遅延時間（ｎｓｅｃ）で、
横軸は電源電圧（Ｖ）である。

【００６２】まず、電源電圧ＶＣＣが、ＶＣＣ≦Ｐ０の
ときの動作について説明する。 ［ＶＣＣ≦Ｐ０］調節信号ＶＰ１はＶＣＣレベル、調節
信号ＶＰ２はＶＳＳレベルであるために、図７に示すＰ
ＭＯＳトランジスタ２７、およびＮＭＯＳトランジスタ
２８はともにオフし、ＮＭＯＳコンデンサ２５は第１の
信号線１１Ａから、ＰＭＯＳコンデンサ２６は第２の信
号線１１Ｂからそれぞれ分離される。

【００６３】この状態では、第１の信号線１１Ａの電位
の立ち上げおよび立ち下げに、初段インバータ１３-1一
段だけの遅延がかかり、また、第２の信号線１１Ｂの電
位の立ち上げおよび立ち下げに、第２段インバータ１３
-2一段だけの遅延がかかる。

【００６４】図７に示す遅延回路１の遅延時間には、Ｖ
ＣＣ入力信号ＶＩＮの電位の立ち上げから出力信号ＶＯ
ＵＴの立ち下げまで、および入力信号ＶＩＮの電位の立
ち下げから出力信号ＶＯＵＴの立ち上げまでの双方に、
インバータ１３-1〜１３-3三段の遅延時間が得られる。

【００６５】次に、電源電圧ＶＣＣが、Ｐ０＜ＶＣＣの
ときの動作について説明する。 ［Ｐ０＜ＶＣＣ］調節信号ＶＰ１はＶＳＳレベル、調節
信号ＶＰ２はＶＣＣレベルであるために、図７に示すＰ
ＭＯＳトランジスタ２７、およびＮＭＯＳトランジスタ
２８はともにオンし、ＮＭＯＳコンデンサ２５は第１の
信号線１１Ａに接続され、ＰＭＯＳコンデンサ２６は第
２の信号線１１Ｂにそれぞれ接続される。

【００６６】この状態では、第１の信号線１１Ａの立ち
下げに、初段インバータ１３-1一段と、ＮＭＯＳコンデ
ンサ２５の放電とによる遅延がかかり、第２の信号線１
１Ｂの立ち上げに、第２段インバータ１３-2一段と、Ｐ
ＭＯＳコンデンサ２６の放電とによる遅延がかかる。ま
た、第１の信号線１１Ａの立ち上げに、初段インバータ
１３-1一段のみ、第２の信号線１１Ｂの立ち下げに、第
２段インバータ１３-2一段のみの遅延がかかる。

【００６７】図７に示す遅延回路１の遅延時間には、図
８に示すように、電源電圧ＶＣＣが電位Ｐ０以上になる
と、入力信号ＶＩＮの電位の立ち上げから、出力信号Ｖ
ＯＵＴの立ち下げまでに、インバータ１３-1〜１３-3三
段の遅延時間に、ＮＭＯＳコンデンサ２５の放電に要す
る時間と、ＰＭＯＳコンデンサ２６の放電に要する時間
とが加えられるので、第１〜第３の実施例により説明し
た装置よりも、より大きな時間が得られる。一方、入力
信号ＶＩＮの電位の立ち下げから、出力信号ＶＯＵＴの
立ち上げまでに、インバータ１３-1〜１３-3三段の遅延
時間が得られる。

【００６８】次に、電源電圧ＶＣＣが、Ｐ０＜ＶＣＣの
ときの動作について、より詳しく説明する。まず、入力
信号ＶＩＮの電位が、ＶＳＳレベルのとき、初段インバ
ータ１３-1のＰＭＯＳトランジスタ２１-1がオン、ＮＭ
ＯＳトランジスタ２３-1がオフしている。第１の信号線
１１Ａは、ＰＭＯＳトランジスタ２１-1によって、ＶＣ
Ｃレベルに充電され、第１の信号線１１Ａの電位は、Ｖ
ＣＣレベルとなっている。このとき、ＮＭＯＳコンデン
サ２５は、ＶＣＣレベルに充電されている。

【００６９】第１の信号線１１Ａの電位がＶＣＣレベル
であると、第２段インバータ１３-2のＰＭＯＳトランジ
スタ２１-2がオフ、ＮＭＯＳトランジスタ２３-2がオン
している。第２の信号線１１Ｂは、ＮＭＯＳトランジス
タ２３-2によって、ＶＳＳレベルに充電され、第２の信
号線１１Ｂの電位は、ＶＳＳレベルとなっている。この
とき、ＰＭＯＳコンデンサ２６は、ＶＳＳレベルに充電
されている。

【００７０】次に、入力信号ＶＩＮの電位が、ＶＳＳレ
ベルからＶＣＣレベルに切り替わる。すると、初段イン
バータ１３-1のＰＭＯＳトランジスタ２１-1がオフ、Ｎ
ＭＯＳトランジスタ２３-1がオンする。第１の信号線１
１Ａは、ＮＭＯＳトランジスタ２３-1によって、放電さ
れ、第１の信号線１１Ａの電位は、ＶＣＣレベルからＶ
ＳＳレベルへと低下していく。このとき、ＮＭＯＳコン
デンサ２５が放電する。このために、第１の信号線１１
Ａの電位がＶＳＳレベルになるまでに要する時間に、Ｎ
ＭＯＳコンデンサ２５の放電に要する時間が、さらに加
わる。

【００７１】第１の信号線１１Ａの電位がＶＳＳレベル
になると、第２段インバータ１３-2のＰＭＯＳトランジ
スタ２１-2がオン、ＮＭＯＳトランジスタ２３-2がオフ
する。第２の信号線１１Ｂは、ＰＭＯＳトランジスタ２
１-2によって、ＶＣＣレベルに充電され、第２の信号線
１１Ｂの電位は、ＶＳＳレベルからＶＣＣレベルへと上
昇していく。このとき、ＰＭＯＳコンデンサ２６が放電
する。このために、第２の信号線１１Ｂの電位がＶＣＣ
レベルになるまでに要する時間に、ＰＭＯＳコンデンサ
２６の放電に要する時間が、さらに加わる。

【００７２】第２の信号線１１Ｂの電位がＶＣＣレベル
となると、末段インバータ１３-3のＰＭＯＳトランジス
タ２１-3がオフ、ＮＭＯＳトランジスタ２３-3がオン
し、出力信号ＶＯＵＴを、ＶＣＣレベルからＶＳＳレベ
ルに低下させる。

【００７３】次に、第２の信号線１１Ｂの電位がＶＣＣ
レベルになった状態で、入力信号ＶＩＮの電位が、ＶＣ
ＣレベルからＶＳＳレベルに切り替わる。すると、初段
インバータ１３-1のＰＭＯＳトランジスタ２１-1がオ
ン、ＮＭＯＳトランジスタ２３-1がオフする。第１の信
号線１１Ａは、ＰＭＯＳトランジスタ２１-1によって、
ＶＣＣレベルに充電され、第１の信号線１１Ａの電位
は、ＶＳＳレベルからＶＣＣレベルへと上昇していく。
このとき、ＮＭＯＳコンデンサ２５は、基板側電極がＶ
ＳＳレベルであるために、ＶＣＣレベルへの充電は速
い。

【００７４】第１の信号線１１Ａの電位がＶＣＣレベル
になると、第２段インバータ１３-2のＰＭＯＳトランジ
スタ２１-2がオフ、ＮＭＯＳトランジスタ２３-2がオン
する。第２の信号線１１Ｂは、ＮＭＯＳトランジスタ２
３-2によって、放電され、第２の信号線１１Ｂの電位
は、ＶＣＣレベルからＶＳＳレベルへと低下していく。
このとき、ＰＭＯＳコンデンサ２６は、基板側電極がＶ
ＣＣレベルであるために、ＶＳＳレベルへの充電は速
い。

【００７５】第２の信号線１１Ｂの電位がＶＳＳレベル
となると、末段インバータ１３-3のＰＭＯＳトランジス
タ２１-3がオン、ＮＭＯＳトランジスタ２３-3がオフ
し、出力信号ＶＯＵＴを、ＶＳＳレベルからＶＣＣレベ
ルに上昇させる。

【００７６】次に、この発明の第５の実施例に係る遅延
回路を含む半導体集積回路装置について説明する。図９
は、この発明の第５の実施例に係る遅延回路を含む半導
体集積回路装置を示す図で、（ａ）図はブロック図、
（ｂ）図は遅延回路の回路図、（ｃ）図は電源電圧変動
検知回路の回路図である。

【００７７】この第５の実施例に装置は、遅延回路１の
遅延時間を、何段階かに分けて増加させようとするもの
である。遅延回路１の遅延時間を、何段階かに分けて増
加させるために、第５の実施例に係る装置では、調節信
号ＶＰに応じてオン・オフするスイッチ回路１７と、コ
ンデンサ１５とを含む容量回路を複数設け、これらの容
量回路を一つの信号線１１に接続する。そして、スイッ
チ回路１７により、一つの信号線１１に接続されるコン
デンサ１５の数を、段階的に増やすようにしている。さ
らに、一つの信号線１１に接続されるコンデンサ１５の
数を、段階的に増やすために、検知回路９は、電源電圧
の上昇に応じて、調節信号ＶＰの出力数を増やす、ある
いは減らしていく。

【００７８】まず、遅延回路１について説明する。図９
（ｂ）に示すように、インバータ１３-1の出力は、信号
線１１に接続されている。信号線１１には、第１の調節
信号ＶＰ３に応じてオン・オフする第１のスイッチ回路
１７-1と、第２の調節信号ＶＰ４に応じてオン・オフす
る第２のスイッチ回路１７-2とが接続されている。第１
のスイッチ回路１７-1はＮＭＯＳトランジスタ２８を含
み、同様に、第２のスイッチ回路１７-2はＮＭＯＳトラ
ンジスタ２８を含む。第１のコンデンサ１５-1はＰＭＯ
Ｓコンデンサ２６を含み、同様に、第２のコンデンサ１
５-2はＰＭＯＳコンデンサ２６を含む。

【００７９】次に、検知回路９について説明する。図９
（ｃ）に示すように、検知回路９は、高電位電源ＶＣＣ
と低電位電源ＶＳＳとの間に、互いに直列に接続された
抵抗４１、４２、４３を含む分圧回路３１と、抵抗４１
と抵抗４２との相互接続点に入力端子を接続したインバ
ータ３３-1と、抵抗４２と抵抗４３との相互接続点に入
力端子を接続したインバータ３３-2と、インバータ３３
-1の出力端子に入力端子を接続したインバータ３５-1
と、インバータ３３-2の出力端子に入力端子を接続した
インバータ３５-2とを含む。第１の調節信号ＶＰ３は、
インバータ３５-1の出力端子から得られ、第２の調節信
号ＶＰ４は、インバータ３５-2の出力端子から得られ
る。

【００８０】図１０は、遅延時間と、電源電圧との関係
を示す図である。図１０の縦軸は遅延時間（ｎｓｅｃ）
で、横軸は電源電圧（Ｖ）である。図１０に示すよう
に、電源電圧ＶＣＣが、ＶＣＣ≦Ｐ１のとき、調節信号
ＶＰ３、ＶＰ４はともにＶＳＳレベルとなる。電源電圧
ＶＣＣが上昇し、Ｐ１＜ＶＣＣ≦Ｐ２の範囲になると、
調節信号ＶＰ３のみがＶＣＣレベルとなる。電源電圧Ｖ
ＣＣがさらに上昇して、Ｐ２＜ＶＣＣの範囲になると、
調節信号ＶＰ３、ＶＰ４がともにＶＣＣレベルとなる。

【００８１】まず、電源電圧ＶＣＣが、ＶＣＣ≦Ｐ１の
ときの動作について説明する。 ［ＶＣＣ≦Ｐ１］調節信号ＶＰ３、ＶＰ４がともにＶＳ
Ｓレベルであるために、図９（ａ）に示す第１のスイッ
チ回路１７-1のＮＭＯＳトランジスタ２８、および第２
のスイッチ回路１７-2のＮＭＯＳトランジスタ２８がと
もにオフし、第１のコンデンサ１５-1のＰＭＯＳコンデ
ンサ２６、および第２のコンデンサ１５-2のＰＭＯＳコ
ンデンサ２６はそれぞれ、信号線１１から分離される。

【００８２】この状態では、信号線１１の立ち下げ、立
ち上げの双方に、インバータ１３-1一段による遅延がか
かる。図９（ｂ）に示す遅延回路１の遅延時間には、Ｖ
ＣＣ入力信号ＶＩＮの電位の立ち上げから出力信号ＶＯ
ＵＴの立ち下げまで、および入力信号ＶＩＮの電位の立
ち下げから出力信号ＶＯＵＴの立ち上げまでの双方に、
インバータ１３-1とインバータ１３-2二段の遅延時間が
得られる。

【００８３】次に、電源電圧ＶＣＣが、Ｐ１＜ＶＣＣ≦
Ｐ２のときの動作について説明する。 ［Ｐ１＜ＶＣＣ≦Ｐ２］調節信号ＶＰ３はＶＣＣレベ
ル、調節信号ＶＰ４はＶＳＳレベルであるために、図９
（ｂ）に示す、第１のスイッチ回路１７-1のＮＭＯＳト
ランジスタ２８のみ、オンし、第１のコンデンサ１５-1
のＮＭＯＳコンデンサ２６のみ信号線１１に接続され
る。

【００８４】この状態では、信号線１１の立ち下げに、
インバータ１３-1一段のみの遅延がかかり、信号線１１
の立ち上げに、インバータ１３-1一段と、一つのＮＭＯ
Ｓコンデンサ２６の放電とによる遅延がかかる。

【００８５】図９（ｂ）に示す遅延回路１の遅延時間に
は、図１０に示すように、ＶＣＣ入力信号ＶＩＮの電位
の立ち下げから、出力信号ＶＯＵＴの立ち下げまでに、
インバータ１３-1、１３-2二段の遅延時間に、一つのＮ
ＭＯＳコンデンサ２６の放電に要する時間とが加えられ
る。一方、入力信号ＶＩＮの電位の立ち上げから、出力
信号ＶＯＵＴの立ち上げまでに、インバータ１３-1、１
３-2二つ遅延時間が得られる。

【００８６】次に、電源電圧ＶＣＣが、Ｐ１＜ＶＣＣ≦
Ｐ２のときの動作について、より詳しく説明する。ま
ず、入力信号ＶＩＮの電位が、ＶＣＣレベルのとき、イ
ンバータ１３-1のＰＭＯＳトランジスタ２１-1がオフ、
ＮＭＯＳトランジスタ２３-1がオンしている。信号線１
１の電位は、ＮＭＯＳトランジスタ２３-1によって、Ｖ
ＳＳレベルとなっている。このとき、第１のコンデンサ
１５-1のＰＭＯＳコンデンサ２６は、ＶＳＳレベルに充
電されている。

【００８７】次に、入力信号ＶＩＮの電位が、ＶＣＣレ
ベルからＶＳＳレベルに切り替わる。すると、インバー
タ１３-1のＰＭＯＳトランジスタ２１-1がオン、ＮＭＯ
Ｓトランジスタ２３-1がオフする。信号線１１の電位
は、ＰＭＯＳトランジスタ２１-1によって、ＶＳＳレベ
ルからＶＣＣレベルへと上昇する。このとき、第１のコ
ンデンサ１５-1のＰＭＯＳコンデンサ２６が放電する。
このため、信号線１１の電位がＶＣＣレベルになるまで
に要する時間に、一つのＰＭＯＳコンデンサ２６の放電
に要する時間が、さらに加わる。

【００８８】次に、信号線１１の電位がＶＣＣレベルに
なった状態で、入力信号ＶＩＮの電位が、ＶＳＳレベル
からＶＣＣレベルに切り替わる。すると、インバータ１
３-1のＰＭＯＳトランジスタ２１-1がオフ、ＮＭＯＳト
ランジスタ２３-1がオンする。信号線１１は、ＮＭＯＳ
トランジスタ２３-1によって、ＶＣＣレベルからＶＳＳ
レベルへと低下させられる。このとき、ＰＭＯＳコンデ
ンサ２６は、基板側電極がＶＣＣレベルであるために、
ＶＳＳレベルへの充電は速い。

【００８９】次に、電源電圧ＶＣＣが、Ｐ２＜ＶＣＣの
ときの動作について説明する。 ［Ｐ２＜ＶＣＣ］調節信号ＶＰ３、ＶＰ４はともにＶＣ
Ｃレベルであるために、図９（ｂ）に示す、第２のスイ
ッチ回路１７-2のＮＭＯＳトランジスタ２８が、オン
し、第２のコンデンサ１５-2のＮＭＯＳコンデンサ２６
が、さらに信号線１１に接続される。

【００９０】この状態では、信号線１１の立ち下げに、
インバータ１３-1一段のみの遅延がかかり、信号線１１
の立ち上げに、インバータ１３-1一段と、二つのＮＭＯ
Ｓコンデンサ２６の放電とによる遅延がかかる。

【００９１】図９（ｂ）に示す遅延回路１の遅延時間に
は、図１０に示すように、ＶＣＣ入力信号ＶＩＮの電位
の立ち下げから、出力信号ＶＯＵＴの立ち下げまでに、
インバータ１３-1、１３-2二段の遅延時間に、二つのＮ
ＭＯＳコンデンサ２６の放電に要する時間とが加えられ
る。一方、入力信号ＶＩＮの電位の立ち上げから、出力
信号ＶＯＵＴの立ち上げまでに、インバータ１３-1、１
３-2二段の遅延時間が得られる。

【００９２】次に、電源電圧ＶＣＣが、Ｐ２＜ＶＣＣの
ときの動作について、より詳しく説明する。まず、入力
信号ＶＩＮの電位が、ＶＣＣレベルのとき、インバータ
１３-1のＰＭＯＳトランジスタ２１-1がオフ、ＮＭＯＳ
トランジスタ２３-1がオンしている。信号線１１の電位
は、ＮＭＯＳトランジスタ２３-1によって、ＶＳＳレベ
ルとなっている。このとき、第１のコンデンサ１５-1の
ＰＭＯＳコンデンサ２６、および第２のコンデンサ１５
-2のＰＭＯＳコンデンサ２６はともに、ＶＳＳレベルに
充電されている。

【００９３】次に、入力信号ＶＩＮの電位が、ＶＣＣレ
ベルからＶＳＳレベルに切り替わる。すると、インバー
タ１３-1のＰＭＯＳトランジスタ２１-1がオン、ＮＭＯ
Ｓトランジスタ２３-1がオフする。信号線１１の電位
は、ＰＭＯＳトランジスタ２１-1によって、ＶＳＳレベ
ルからＶＣＣレベルへと上昇する。このとき、第１のコ
ンデンサ１５-1のＰＭＯＳコンデンサ２６、および第２
のコンデンサ１５-2のＰＭＯＳコンデンサ２６がそれぞ
れ放電する。このため、信号線１１の電位がＶＣＣレベ
ルになるまでに要する時間に、二つのＰＭＯＳコンデン
サ２６の放電に要する時間が、さらに加わる。

【００９４】次に、信号線１１の電位がＶＣＣレベルに
なった状態で、入力信号ＶＩＮの電位が、ＶＳＳレベル
からＶＣＣレベルに切り替わる。すると、インバータ１
３-1のＰＭＯＳトランジスタ２１-1がオフ、ＮＭＯＳト
ランジスタ２３-1がオンする。信号線１１は、ＮＭＯＳ
トランジスタ２３-1によって、ＶＣＣレベルからＶＳＳ
レベルへと低下させられる。このとき、二つのＰＭＯＳ
コンデンサ２６はそれぞれ、基板側電極がＶＣＣレベル
であるために、ＶＳＳレベルへの充電は速い。

【００９５】このように、第５の実施例に係る装置によ
れば、電源電圧ＶＣＣが、まず、第１の基準レベルＰ１
を越えると、一つのＮＭＯＳコンデンサが、自動的に信
号線１１に接続され、遅延時間を増加させる。さらに電
源電圧ＶＣＣが、第１の基準レベルＰ１を越え、さらに
第２の基準レベルＰ２を越えると、もう一つのＮＭＯＳ
コンデンサが、自動的に信号線１１に接続され、遅延時
間を、さらに増加させる。よって、遅延回路１の遅延時
間は、電源電圧ＶＣＣの上昇にともなって段階的に増加
されるようになり、例えば遅延時間の調節を、より精密
に行うことが可能となる。

【００９６】次に、この発明の第６の実施例に係る遅延
回路を含む半導体集積回路装置について説明する。図１
１は、この発明の第６の実施例に係る半導体集積回路装
置に含まれている電源電圧変動検知回路の回路図であ
る。

【００９７】この第６の実施例に係る装置は、遅延回路
１の遅延時間の調節を、アナログ的に行おうとするもの
である。遅延回路１の遅延時間の調節を、アナログ的に
行うために、第６の実施例に係る装置では、検知回路９
に含まれている分圧回路３１の分圧点を、スイッチ回路
１７に直接に接続するようにしている。

【００９８】図１１に示す分圧回路３１は、図９（ｃ）
に示されたものと同一の形である。第１の分圧点、即ち
抵抗４１と抵抗４２との相互接続点からは、第１の調節
信号ＶＰ５が得られ、第２の分圧点、即ち抵抗４２と抵
抗４３との相互接続点からは、第２の調節信号ＶＰ６が
得られる。

【００９９】図１１に示す検知回路９を、図９（ｂ）に
示す遅延回路１に接続し、第１の調節信号ＶＰ５を、例
えば図９（ｂ）に示すスイッチ回路１７-1のゲートに入
力し、第２の調節信号ＶＰ６を、例えば図９（ｂ）に示
すスイッチ回路１７-2のゲートに入力する。

【０１００】このようにすると、第５の実施例に係る装
置において、電源電圧ＶＣＣが徐々に高くなると、ま
ず、調節信号ＶＰ５の電位がスイッチ回路１７-1のＮＭ
ＯＳ２８のしきい値を越える。スイッチ回路１７-1のＮ
ＭＯＳ２８は、調節信号ＶＰ５の電位の上昇に伴って抵
抗値が減少する可変抵抗として機能し、電源電圧ＶＣＣ
の上昇に伴って、信号線１１に付加される容量を、大き
くしていく。さらに電源電圧ＶＣＣが高くなると、調節
信号ＶＰ６の電位がスイッチ回路１７-2のＮＭＯＳ２８
のしきい値を越える。スイッチ回路１７-2のＮＭＯＳ２
８も同様に、調節信号ＶＰ６の電位の上昇に伴って抵抗
値が減少する可変抵抗として機能するので、電源電圧Ｖ
ＣＣの、さらなる上昇に伴って、信号線１１に付加され
る容量を、さらに大きくしていく。

【０１０１】このように、第６の実施例に係る装置によ
れば、遅延回路１の遅延時間の調節を、アナログ的に行
わせることができるようになり、第５の実施例に係る装
置と同様に、例えば遅延時間の調節を、より精密に行う
ことが可能となる。

【０１０２】なお、第６の実施例に係る装置の分圧回路
３１として、図１（ｃ）に示した分圧回路３１としても
良い。この場合には、例えば図３に示す遅延回路１に接
続すると、第２の実施例に係る装置を、遅延時間をデジ
タル的に切り替える構成から、遅延時間をアナログ的に
切り替える構成とすることができる。

【０１０３】次に、この発明の第７の実施例に係る装置
について説明する。図１２は、この発明の第７の実施例
に係る遅延回路を含む半導体集積回路装置のブロック図
である。

【０１０４】この第７の実施例に係る装置は、遅延回路
１の遅延時間を、集積回路の動作モードに応じて切り替
えようとするものである。遅延回路１の遅延時間を、集
積回路の動作モードに応じて切り替えるために、第７の
実施例に係る装置では、第１〜第６の実施例により説明
した、スイッチ回路１７とコンデンサ１５とを含む容量
回路を持つ遅延回路１を利用し、この遅延回路１の遅延
時間を、モード切り替え回路１０によるコントロール信
号により切り替えるようにしている。

【０１０５】図１２に示すように、切り替え回路１０
は、コントロール信号として、集積回路の動作モードを
規定するモード信号ＶＭを出力し（この実施例では第１
のモード信号ＶＭ１と、第２のモード信号ＶＭ１とを出
力する）、モード信号ＶＭを遅延回路１に供給する。遅
延回路１に供給されるモード信号ＶＭは、遅延回路１の
遅延時間を切り替えるためだけの信号でも良く、また、
集積回路の全体の動作モードを規定するために、例えば
出力を制御するための出力制御回路、この出力制御回路
により制御される出力回路などの、他の回路部の動作を
規定するための信号であっても良い。

【０１０６】次に、第７の実施例に係る装置の遅延回路
１について説明する。図１３は、第７の実施例に係る装
置の遅延回路１の回路図である。図１３に示すように、
遅延回路１の回路は、図７に示した遅延回路１の構成
に、インバータ１３と、スイッチ回路１７と、コンデン
サ１５とからなる遅延段を複数設けている形が、酷似し
ている。異なる点は、第２の信号線１１Ｂに接続される
第２のスイッチ回路１７-2が、ＮＭＯＳトランジスタ２
８を含むことと、第２ののスイッチ回路１７-2に接続さ
れる、第２のコンデンサ１５-2が、ＮＭＯＳコンデンサ
２５を含むことである。第１のスイッチ回路１７-1のＮ
ＭＯＳトランジスタ２８のゲートには第１のモード信号
ＶＭ１が入力され、第２のスイッチ回路１７-2のＮＭＯ
Ｓトランジスタ２８のゲートには第２のモード信号ＶＭ
２が入力される。

【０１０７】次に、第７の実施例に係る装置の動作につ
いて説明する。図１４は、図１３に示す遅延回路１の動
作波形図で、（ａ）図はVM1=VSS,VM2=VSS のときの動作
波形図、（ｂ）図はVM1=VCC,VM2=VSS のときの動作波形
図、（ｃ）図はVM1=VSS,VM2=VCC のときの動作波形図、
（ｄ）図はVM1=VCC,VM2=VCC のときの動作波形図であ
る。

【０１０８】まず、第１のモード信号ＶＭ１、第２のモ
ード信号ＶＭ２がともにＶＳＳレベルであるときの、動
作について説明する。 ［ＶＭ１＝ＶＳＳ、ＶＭ２＝ＶＳＳ］第１のモード信号
ＶＭ１、第２のモード信号ＶＭ２がともにＶＳＳレベル
であるために、第１のスイッチ回路１７-1のＮＭＯＳト
ランジスタ２８、および第２のスイッチ回路１７-2のＮ
ＭＯＳトランジスタ２８はそれぞれオフする。

【０１０９】この状態では、図１４（ａ）に示すよう
に、入力信号ＶＩＮの立ち上げから、初段インバータ１
３-1の出力信号Ａの立ち下げ、および入力信号ＶＩＮの
立ち下げから、出力信号Ａの立ち上げのいずれにも、初
段インバータ１３-1一段のみの遅延がかかる。

【０１１０】同様に、出力信号Ａの立ち下げから、第２
段インバータ１３-2の出力信号Ｂの立ち上げ、および出
力信号Ａの立ち上げから、出力信号Ｂの立ち下げのいず
れにも、第２段インバータ１３-2一段のみの遅延がかか
る。

【０１１１】同様に、出力信号Ｂの立ち上げから、第３
段インバータ１３-3の出力信号ＶＯＵＴの立ち下げ、お
よび出力信号Ｂの立ち下げから、出力信号ＶＯＵＴの立
ち上げのいずれにも、第３段インバータ１３-3一段のみ
の遅延がかかる。

【０１１２】よって、入力信号ＶＩＮの立ち上げから出
力信号ＶＯＵＴの立ち下げまでの遅延時間τ１、および
入力信号ＶＩＮの立ち下げから出力信号ＶＯＵＴの立ち
上げまでの遅延時間τ２のいずれにも、インバータ１３
-1〜１３-3三段による遅延が得られる。

【０１１３】次に、第１のモード信号ＶＭ１がＶＣＣレ
ベル、第２のモード信号ＶＭ２がＶＳＳレベルであると
きの、動作について説明する。 ［ＶＭ１＝ＶＣＣ、ＶＭ２＝ＶＳＳ］第１のモード信号
ＶＭ１がＶＣＣレベルであるために、第１のスイッチ回
路１７-1のＮＭＯＳトランジスタ２８がオンし、第１の
コンデンサ１５-1が、第１の信号線１１Ａに接続され
る。

【０１１４】この状態では、図１４（ｂ）に示すよう
に、入力信号ＶＩＮの立ち上げから、初段インバータ１
３-1の出力信号Ａの立ち下げに、インバータ１３-1一段
による遅延に、第１のコンデンサ１５-1のＮＭＯＳコン
デンサ２５の放電による遅延が加わる。一方、入力信号
ＶＩＮの立ち下げから、出力信号Ａの立ち上げに、イン
バータ１３-1一段のみの遅延がかかる。

【０１１５】また、出力信号Ａの立ち下げから、第２段
インバータ１３-2の出力信号Ｂの立ち上げ、および出力
信号Ａの立ち上げから、出力信号Ｂの立ち下げのいずれ
にも、第２段インバータ１３-2一段のみの遅延がかか
る。

【０１１６】また、出力信号Ｂの立ち上げから、第３段
インバータ１３-3の出力信号ＶＯＵＴの立ち下げ、およ
び出力信号Ｂの立ち下げから、出力信号ＶＯＵＴの立ち
上げのいずれにも、第３段インバータ１３-3一段のみの
遅延がかかる。

【０１１７】よって、遅延時間τ１には、インバータ１
３-1〜１３-3三段による遅延に、一つのＮＭＯＳコンデ
ンサ２５の放電による遅延を加えたものが得られる。ま
た、遅延時間τ２には、インバータ１３-1〜１３-3三段
による遅延のみが得られる。

【０１１８】次に、第１のモード信号ＶＭ１がＶＳＳレ
ベル、第２のモード信号ＶＭ２がＶＣＣレベルであると
きの、動作について説明する。 ［ＶＭ１＝ＶＳＳ、ＶＭ２＝ＶＣＣ］第２のモード信号
ＶＭ２がＶＣＣレベルであるために、第２のスイッチ回
路１７-2のＮＭＯＳトランジスタ２８がオンし、第２の
コンデンサ１５-2が、第２の信号線１１Ｂに接続され
る。

【０１１９】この状態では、図１４（ｃ）に示すよう
に、入力信号ＶＩＮの立ち上げから、初段インバータ１
３-1の出力信号Ａの立ち下げ、および入力信号ＶＩＮの
立ち下げから、出力信号Ａの立ち上げのいずれにも、初
段インバータ１３-1一段のみの遅延がかかる。

【０１２０】また、出力信号Ａの立ち下げから、第２段
インバータ１３-2の出力信号Ｂの立ち上げに、インバー
タ１３-2一段のみの遅延がかかる。一方、出力信号Ａの
立ち上げから、出力信号Ｂの立ち下げに、インバータ１
３-2一段による遅延に、第２のコンデンサ１５-2のＮＭ
ＯＳコンデンサ２５の放電による遅延が加わる。

【０１２１】また、出力信号Ｂの立ち上げから、第３段
インバータ１３-3の出力信号ＶＯＵＴの立ち下げ、およ
び出力信号Ｂの立ち下げから、出力信号ＶＯＵＴの立ち
上げのいずれにも、第３段インバータ１３-3一段のみの
遅延がかかる。

【０１２２】よって、遅延時間τ１には、インバータ１
３-1〜１３-3三段による遅延のみが得られ、また、遅延
時間τ２には、インバータ１３-1〜１３-3三段による遅
延に、一つのＮＭＯＳコンデンサ２５の放電による遅延
を加えたものが得られる。

【０１２３】次に、第１のモード信号ＶＭ１、第２のモ
ード信号ＶＭ２がともにＶＣＣレベルであるときの、動
作について説明する。 ［ＶＭ１＝ＶＣＣ、ＶＭ２＝ＶＣＣ］第１のモード信号
ＶＭ１、および第２のモード信号ＶＭ２がともにＶＣＣ
レベルであるために、第１のコンデンサ１５-1のＮＭＯ
Ｓトランジスタ２５が第１の信号線１１Ａに接続され、
第２のコンデンサ１５-2のＮＭＯＳトランジスタ２５が
第２の信号線１１Ｂに接続される。

【０１２４】この状態では、図１４（ｄ）に示すよう
に、入力信号ＶＩＮの立ち上げから、初段インバータ１
３-1の出力信号Ａの立ち下げに、インバータ１３-1一段
による遅延に、第１のコンデンサ１５-1のＮＭＯＳコン
デンサ２５の放電による遅延が加わる。一方、入力信号
ＶＩＮの立ち下げから、出力信号Ａの立ち上げに、イン
バータ１３-1一段のみの遅延がかかる。

【０１２５】また、出力信号Ａの立ち下げから、第２段
インバータ１３-2の出力信号Ｂの立ち上げに、インバー
タ１３-2一段のみの遅延がかかる。一方、出力信号Ａの
立ち上げから、出力信号Ｂの立ち下げに、インバータ１
３-2一段による遅延に、第２のコンデンサ１５-2のＮＭ
ＯＳコンデンサ２５の放電による遅延が加わる。

【０１２６】また、出力信号Ｂの立ち上げから、第３段
インバータ１３-3の出力信号ＶＯＵＴの立ち下げ、およ
び出力信号Ｂの立ち下げから、出力信号ＶＯＵＴの立ち
上げのいずれにも、第３段インバータ１３-3一段のみの
遅延がかかる。

【０１２７】よって、遅延時間τ１、遅延時間τ２のい
ずれにも、インバータ１３-1〜１３-3三段による遅延
に、一つのＮＭＯＳコンデンサ２５の放電による遅延を
加えたものが得られる。

【０１２８】次に、第８の実施例に係る装置の遅延回路
１について説明する。図１５は、第８の実施例に係る装
置の遅延回路１の回路図である。この第８の実施例に係
る装置は、第７の実施例に係る装置に準ずるものであ
り、信号線１１Ａおよび信号線１１Ｂの立ち下げに代わ
って、信号線１１Ａおよび信号線１１ｂの立ち上げに、
より大きい遅延をかけられるものである。

【０１２９】図１５に示すように、第８の実施例に係る
装置は、第７の実施例に係る装置と、第１のコンデンサ
１５-1がＰＭＯＳコンデンサ２６を含むこと、および第
２のコンデンサ１５-2がＰＭＯＳコンデンサ２６を含む
ことが異なっている。

【０１３０】次に、第８の実施例に係る装置の動作につ
いて説明する。図１６は、図１５に示す遅延回路１の動
作波形図で、（ａ）図はVM1=VSS,VM2=VSS のときの動作
波形図、（ｂ）図はVM1=VCC,VM2=VSS のときの動作波形
図、（ｃ）図はVM1=VSS,VM2=VCC のときの動作波形図、
（ｄ）図はVM1=VCC,VM2=VCC のときの動作波形図であ
る。

【０１３１】まず、第１のモード信号ＶＭ１、第２のモ
ード信号ＶＭ２がともにＶＳＳレベルであるときの、動
作について説明する。 ［ＶＭ１＝ＶＳＳ、ＶＭ２＝ＶＳＳ］第１のモード信号
ＶＭ１、第２のモード信号ＶＭ２がともにＶＳＳレベル
であるために、第１のスイッチ回路１７-1のＮＭＯＳト
ランジスタ２８、および第２のスイッチ回路１７-2のＮ
ＭＯＳトランジスタ２８はそれぞれオフする。

【０１３２】したがって、図１６（ａ）に示すように、
第７の実施例に係る装置と同様、入力信号ＶＩＮの立ち
上げから出力信号ＶＯＵＴの立ち下げまでの遅延時間τ
１、および入力信号ＶＩＮの立ち下げから出力信号ＶＯ
ＵＴの立ち上げまでの遅延時間τ２のいずれにも、イン
バータ１３-1〜１３-3三段による遅延が得られる。

【０１３３】次に、第１のモード信号ＶＭ１がＶＣＣレ
ベル、第２のモード信号ＶＭ２がＶＳＳレベルであると
きの、動作について説明する。 ［ＶＭ１＝ＶＣＣ、ＶＭ２＝ＶＳＳ］第１のモード信号
ＶＭ１がＶＣＣレベルであるために、第１のスイッチ回
路１７-1のＮＭＯＳトランジスタ２８がオンし、第１の
コンデンサ１５-1が、第１の信号線１１Ａに接続され
る。

【０１３４】この状態では、図１６（ｂ）に示すよう
に、特に、入力信号ＶＩＮの立ち下げから、出力信号Ａ
の立ち上げに、インバータ１３-1一段による遅延に、第
１のコンデンサ１５-1のＰＭＯＳコンデンサ２６の放電
による遅延が加わる。

【０１３５】よって、遅延時間τ１には、インバータ１
３-1〜１３-3三段による遅延のみが得られ、遅延時間τ
２には、インバータ１３-1〜１３-3三段による遅延に、
一つのＰＭＯＳコンデンサ２６の放電による遅延を加え
たものが得られる。

【０１３６】次に、第１のモード信号ＶＭ１がＶＳＳレ
ベル、第２のモード信号ＶＭ２がＶＣＣレベルであると
きの、動作について説明する。 ［ＶＭ１＝ＶＳＳ、ＶＭ２＝ＶＣＣ］第２のモード信号
ＶＭ２がＶＣＣレベルであるために、第２のスイッチ回
路１７-2のＮＭＯＳトランジスタ２８がオンし、第２の
コンデンサ１５-2が、第２の信号線１１Ｂに接続され
る。

【０１３７】この状態では、図１４（ｃ）に示すよう
に、特に、出力信号Ａの立ち下げから、出力信号Ｂの立
ち上げに、インバータ１３-2一段による遅延に、第２の
コンデンサ１５-2のＰＭＯＳコンデンサ２６の放電によ
る遅延が加わる。

【０１３８】よって、遅延時間τ１には、インバータ１
３-1〜１３-3三段による遅延に、一つのＰＭＯＳコンデ
ンサ２６の放電による遅延を加えたものが得られ、ま
た、遅延時間τ２には、インバータ１３-1〜１３-3三段
による遅延のみが得られる。

【０１３９】次に、第１のモード信号ＶＭ１、第２のモ
ード信号ＶＭ２がともにＶＣＣレベルであるときの、動
作について説明する。 ［ＶＭ１＝ＶＣＣ、ＶＭ２＝ＶＣＣ］第１のモード信号
ＶＭ１、および第２のモード信号ＶＭ２がともにＶＣＣ
レベルであるために、第１のコンデンサ１５-1のＮＭＯ
Ｓトランジスタ２５が第１の信号線１１Ａに接続され、
第２のコンデンサ１５-2のＮＭＯＳトランジスタ２５が
第２の信号線１１Ｂに接続される。

【０１４０】この状態では、図１４（ｄ）に示すよう
に、特に、入力信号ＶＩＮの立ち下げから、出力信号Ａ
の立ち上げに、インバータ１３-1一段による遅延に、第
１のコンデンサ１５-1のＰＭＯＳコンデンサ２６の放電
による遅延が加わる。

【０１４１】また、出力信号Ａの立ち下げから、出力信
号Ｂの立ち上げに、インバータ１３-2一段による遅延
に、第２のコンデンサ１５-2のＰＭＯＳコンデンサ２６
の放電による遅延が加わる。

【０１４２】よって、遅延時間τ１、遅延時間τ２のい
ずれにも、インバータ１３-1〜１３-3三段による遅延
に、一つのＮＭＯＳコンデンサ２６の放電による遅延を
加えたものが得られる。

【０１４３】このように第８の実施例に係る装置は、第
７の実施例に係る装置と、同様な動作を行なうが、集積
回路には、ＮＭＯＳコンデンサの放電特性およびＰＭＯ
Ｓコンデンサの放電特性、回路のロジックなどを考慮し
て、最適なほうを作り込めば良い。

【０１４４】また、集積回路には、膨大な回路が集積さ
れているので、これらの回路毎に、第７の実施例に係る
装置および第８の実施例に係る装置から、最適なほうを
選び、回路毎に使い分けるようにしても良い。

【０１４５】次に、第９の実施例に係る装置の遅延回路
１について説明する。図１７は、第９の実施例に係る装
置の遅延回路１の回路図である。この第９の実施例に係
る装置は、第７の実施例、あるいは第８の実施例に係る
装置の遅延時間τ１および遅延時間τ２を双方同時に、
より大きくしようとするものである。遅延時間を、より
大きくするために、第９の実施例に係る装置では、図１
７に示すように、図１５に示した回路にさらに、第３の
コンデンサ１５-3を第３のスイッチ回路１７-3を介して
第１の信号線１１Ａに接続し、第４のコンデンサ１５-4
を第４のスイッチ回路１７-4を介して第２の信号線１１
Ｂに接続する。そして、第３のコンデンサ１５-3にＮＭ
ＯＳコンデンサ２５を設け、第４のコンデンサ１５-4に
ＮＭＯＳコンデンサ２５を設ける。さらに第３のスイッ
チ回路１７-3を第１のモード信号ＶＭ１で制御し、第４
のスイッチ回路１７-4を第２のモード信号ＶＭ２で制御
する。

【０１４６】このような回路であると、スイッチ回路１
７-1、１７-3がオンしたとき、出力信号Ａの立ち上げお
よび立ち下げの双方に、ＭＯＳコンデンサの放電による
遅延を加えることができ、同様に、スイッチ回路１７-
2、１７-4がオンしたとき、出力信号Ｂの立ち上げおよ
び立ち下げの双方に、ＭＯＳコンデンサの放電による遅
延を加えることができる。

【０１４７】次に、第９の実施例に係る装置の動作につ
いて説明する。図１８は、図１７に示す遅延回路１の動
作波形図で、（ａ）図はVM1=VSS,VM2=VSS のときの動作
波形図、（ｂ）図はVM1=VCC,VM2=VSS のときの動作波形
図、（ｃ）図はVM1=VSS,VM2=VCC のときの動作波形図、
（ｄ）図はVM1=VCC,VM2=VCC のときの動作波形図であ
る。

【０１４８】まず、第１のモード信号ＶＭ１、第２のモ
ード信号ＶＭ２がともにＶＳＳレベルであるときの、動
作について説明する。 ［ＶＭ１＝ＶＳＳ、ＶＭ２＝ＶＳＳ］第１のモード信号
ＶＭ１、第２のモード信号ＶＭ２がともにＶＳＳレベル
のときには、第１のスイッチ回路１７-1〜第４のスイッ
チ回路１７-4のＮＭＯＳトランジスタ２８がそれぞれ、
オフする。

【０１４９】したがって、図１８（ａ）に示すように、
第７、第８の実施例に係る装置と同様、入力信号ＶＩＮ
の立ち上げから出力信号ＶＯＵＴの立ち下げまでの遅延
時間τ１、および入力信号ＶＩＮの立ち下げから出力信
号ＶＯＵＴの立ち上げまでの遅延時間τ２のいずれに
も、インバータ１３-1〜１３-3三段による遅延が得られ
る。

【０１５０】次に、第１のモード信号ＶＭ１がＶＣＣレ
ベル、第２のモード信号ＶＭ２がＶＳＳレベルであると
きの、動作について説明する。 ［ＶＭ１＝ＶＣＣ、ＶＭ２＝ＶＳＳ］第１のモード信号
ＶＭ１がＶＣＣレベルのときには、第１のスイッチ回路
１７-1および第３のスイッチ回路１７-3のＮＭＯＳトラ
ンジスタ２８がそれぞれオンし、第１のコンデンサ１５
-1および第３のコンデンサ１５-2がそれぞれ、第１の信
号線１１Ａに接続される。

【０１５１】この状態では、図１６（ｂ）に示すよう
に、特に、入力信号ＶＩＮの立ち上げから、出力信号Ａ
の立ち下げに、インバータ１３-1一段による遅延に、第
３のコンデンサ１５-3のＮＭＯＳコンデンサ２５の放電
による遅延が加わる。

【０１５２】また、入力信号ＶＩＮの立ち下げから、出
力信号Ａの立ち上げに、インバータ１３-1一段による遅
延に、第１のコンデンサ１５-1のＰＭＯＳコンデンサ２
６の放電による遅延が加わる。

【０１５３】よって、遅延時間τ１には、インバータ１
３-1〜１３-3三段による遅延に、一つのＮＭＯＳコンデ
ンサ２５の放電による遅延を加えたものが得られ、遅延
時間τ２には、インバータ１３-1〜１３-3三段による遅
延に、一つのＰＭＯＳコンデンサ２６の放電による遅延
を加えたものが得られる。

【０１５４】次に、第１のモード信号ＶＭ１がＶＳＳレ
ベル、第２のモード信号ＶＭ２がＶＣＣレベルであると
きの、動作について説明する。 ［ＶＭ１＝ＶＳＳ、ＶＭ２＝ＶＣＣ］第２のモード信号
ＶＭ２がＶＣＣレベルのときには、第２のスイッチ回路
１７-2および第４のスイッチ回路１７-4のＮＭＯＳトラ
ンジスタ２８がそれぞれオンし、第２のコンデンサ１５
-2および第４のコンデンサ１５-4がそれぞれ、第２の信
号線１１Ｂに接続される。

【０１５５】この状態では、図１４（ｃ）に示すよう
に、特に、出力信号Ａの立ち下げから、出力信号Ｂの立
ち上げに、インバータ１３-2一段による遅延に、第２の
コンデンサ１５-2のＰＭＯＳコンデンサ２６の放電によ
る遅延が加わる。

【０１５６】また、出力信号ＶＩＮの立ち上げから、出
力信号Ｂの立ち下げに、インバータ１３-2一段による遅
延に、第４のコンデンサ１５-4のＮＭＯＳコンデンサ２
５の放電による遅延が加わる。

【０１５７】よって、遅延時間τ１には、インバータ１
３-1〜１３-3三段による遅延に、一つのＮＭＯＳコンデ
ンサ２５の放電による遅延を加えたものが得られ、遅延
時間τ２には、インバータ１３-1〜１３-3三段による遅
延に、一つのＰＭＯＳコンデンサ２６の放電による遅延
を加えたものが得られる。

【０１５８】次に、第１のモード信号ＶＭ１、第２のモ
ード信号ＶＭ２がともにＶＣＣレベルであるときの、動
作について説明する。 ［ＶＭ１＝ＶＣＣ、ＶＭ２＝ＶＣＣ］第１のモード信号
ＶＭ１、および第２のモード信号ＶＭ２がともにＶＣＣ
レベルのときには、第１のスイッチ回路１７-1〜第４の
スイッチ回路１７-4のＮＭＯＳトランジスタ２８がそれ
ぞれ、オンする。よって、第１のコンデンサ１５-1およ
び第３のコンデンサ１５-2がそれぞれ、第１の信号線１
１Ａに接続され、第２のコンデンサ１５-2および第４の
コンデンサ１５-4がそれぞれ、第２の信号線１１Ｂに接
続される。

【０１５９】この状態では、図１４（ｄ）に示すよう
に、特に、入力信号ＶＩＮの立ち上げから、出力信号Ａ
の立ち下げに、インバータ１３-1一段による遅延に、第
３のコンデンサ１５-3のＮＭＯＳコンデンサ２５の放電
による遅延が加わる。

【０１６０】また、入力信号ＶＩＮの立ち下げから、出
力信号Ａの立ち上げに、インバータ１３-1一段による遅
延に、第１のコンデンサ１５-1のＰＭＯＳコンデンサ２
６の放電による遅延が加わる。

【０１６１】さらに、出力信号Ａの立ち下げから、出力
信号Ｂの立ち上げに、インバータ１３-2一段による遅延
に、第２のコンデンサ１５-2のＰＭＯＳコンデンサ２６
の放電による遅延が加わる。

【０１６２】また、出力信号ＶＩＮの立ち上げから、出
力信号Ｂの立ち下げに、インバータ１３-2一段による遅
延に、第４のコンデンサ１５-4のＮＭＯＳコンデンサ２
５の放電による遅延が加わる。

【０１６３】よって、遅延時間τ１および遅延時間τ２
の双方に、インバータ１３-1〜１３-3三段による遅延
に、一つのＮＭＯＳコンデンサ２５の放電による遅延
と、一つのＰＭＯＳコンデンサ２６の放電による遅延と
を加えたものが得られる。

【０１６４】このように第９の実施例に係る装置は、第
７、第８の実施例に係る装置に比べ、遅延時間τ１およ
び遅延時間τ２をそれぞれ、より大きくすることができ
る。以上のように、上記第１〜第６の実施例に係る装置
によれば、電源電圧が大きくなると、コンデンサが自動
的に信号線に接続され、遅延時間を延長する。このため
に、電源電圧依存性が小さい遅延回路を得ることができ
る。このような遅延回路を有した半導体集積回路装置で
は、電源電圧が変動したとしても、正常に動作する。

【０１６５】また、電源電圧依存性が小さい遅延回路を
有する半導体集積回路装置では、様々な電源電圧を与え
ても、正常に動作させることができ、１つのチップで、
様々な電源電圧への対応も可能である。

【０１６６】また、上記第７〜第９の実施例に係る装置
によれば、動作モードに応じて、コンデンサを自動的に
信号線に接続し、遅延時間を延長するために、１つのチ
ップで、様々な動作モードへの対応が可能である。

【０１６７】なお、コンデンサ１５のＭＯＳコンデン
サ、スイッチ回路１７のＭＯＳコンデンサの導電型は、
上記実施例の他、自由に組み替えることができる。ま
た、上記第１〜第６の実施例に係る装置を設計するとき
には、設計電源電圧を、基準レベルＰ０から、ずらした
方が良い。基準レベルＰ０は、遅延時間の切り替えが行
われる電源電圧であるので、これを設計電源電圧とし
て、回路を設計すると、回路の、本来の動作を検証する
ことが難しくなるためである。設計電源電圧は、基準レ
ベルから、好ましくは高めに設定する。このようにする
ことで、回路の、本来の動作の検証が容易になる。

【０１６８】また、設計電源電圧を、電源電圧の保証範
囲のセンターにするとき、設計電源電圧は、切り替えに
よりずれる遅延時間の間に対応した電圧、より好ましく
は、ずれる遅延時間の中間に対応した電圧を選ぶのが良
い。

【０１６９】例えば図１０には、ＶＣＣセンターが示さ
れているが、これは、保証範囲のセンターである。図１
０に示すＶＣＣセンターの電圧は、基準レベルＰ１付近
の、最低の遅延時間τmin と最大の遅延時間τmax との
中間の時間τcentに対応している。

【０１７０】このようにすることで、保証範囲のセンタ
ーから、最低の遅延時間τmin へのずれと、最大の遅延
時間τmax へのずれとを等しくでき、集積回路の設計に
際して、回路を、保証範囲へ合わせ込み易くなる。

【０１７１】

【発明の効果】以上説明したように、この発明によれ
ば、遅延時間の電源電圧依存性を小さくできる遅延回路
を含む半導体集積回路装置と、動作モードに応じて、遅
延時間を変えられる遅延回路を含む半導体集積回路装置
とを提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例に係る半導体集
積回路装置を示す図で、（ａ）図はブロック図、（ｂ）
図は遅延回路の回路図、（ｃ）図は検知回路の回路図。

【図２】図２はこの発明の第１の実施例に係る半導体集
積回路装置の遅延時間と電源電圧との関係を示す図。

【図３】図３はこの発明の第２の実施例に係る半導体集
積回路装置の遅延回路の回路図。

【図４】図４はこの発明の第２の実施例に係る半導体集
積回路装置の遅延時間と電源電圧との関係を示す図。

【図５】図５はこの発明の第３の実施例に係る半導体集
積回路装置の遅延回路の回路図。

【図６】図６はこの発明の第３の実施例に係る半導体集
積回路装置の遅延時間と電源電圧との関係を示す図で、
（ａ）図は信号線11の電位を立ち下げるときの関係を示
す図、（ｂ）図は信号線11の電位を立ち上げるときの関
係を示す図。

【図７】図７はこの発明の第４の実施例に係る半導体集
積回路装置の遅延回路の回路図。

【図８】図８はこの発明の第４の実施例に係る半導体集
積回路装置の遅延時間と電源電圧との関係を示す図。

【図９】図９はこの発明の第５の実施例に係る半導体集
積回路装置を示す図で、（ａ）図はブロック図、（ｂ）
図は遅延回路の回路図、（ｃ）図は検知回路の回路図。

【図１０】図１０はこの発明の第５の実施例に係る半導
体集積回路装置の遅延時間と電源電圧との関係を示す
図。

【図１１】図１１はこの発明の第６の実施例に係る半導
体集積回路装置の検知回路の回路図。

【図１２】図１２はこの発明の第７の実施例に係る半導
体集積回路装置のブロック図。

【図１３】図１３は図１２に示す遅延回路の回路図。

【図１４】図１４は図１３に示す遅延回路の動作波形図
で、（ａ）図はVM1=VSS,VM2=VSSのときの動作波形図、
（ｂ）図はVM1=VCC,VM2=VSS のときの動作波形図、
（ｃ）図はVM1=VSS,VM2=VCC のときの動作波形図、
（ｄ）図はVM1=VCC,VM2=VCC のときの動作波形図。

【図１５】図１５はこの発明の第８の実施例に係る半導
体集積回路装置の遅延回路の回路図。

【図１６】図１６は図１５に示す遅延回路の動作波形図
で、（ａ）図はVM1=VSS,VM2=VSSのときの動作波形図、
（ｂ）図はVM1=VCC,VM2=VSS のときの動作波形図、
（ｃ）図はVM1=VSS,VM2=VCC のときの動作波形図、
（ｄ）図はVM1=VCC,VM2=VCC のときの動作波形図。

【図１７】図１７はこの発明の第９の実施例に係る半導
体集積回路装置の遅延回路の回路図。

【図１８】図１８は図１７に示す遅延回路の動作波形図
で、（ａ）図はVM1=VSS,VM2=VSSのときの動作波形図、
（ｂ）図はVM1=VCC,VM2=VSS のときの動作波形図、
（ｃ）図はVM1=VSS,VM2=VCC のときの動作波形図、
（ｄ）図はVM1=VCC,VM2=VCC のときの動作波形図。

【図１９】図１９は従来の遅延回路の回路図。

【図２０】図２０は遅延時間と電源電圧との関係を示す
図。

【符号の説明】

１…遅延回路、９…電源電圧変動検知回路、１１、１１
Ａ、１１Ｂ…出力信号線、１３、１３-1、１３-2、１３
-3…ＣＭＯＳ型インバータ、１５…コンデンサ、１７…
スイッチ回路、２１、２１-1、２１-2、２１-3…Ｐチャ
ネル型ＭＯＳトランジスタ、２３、２３-1、２３-2、２
３-3…Ｎチャネル型ＭＯＳトランジスタ、２５…Ｎチャ
ネル型ＭＯＳコンデンサ、２６…Ｐチャネル型ＭＯＳコ
ンデンサ、２７…Ｐチャネル型ＭＯＳトランジスタ、２
８…Ｎチャネル型ＭＯＳトランジスタ、３１…分圧回
路、３３、３５…インバータ、４１、４３…抵抗。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 配線、およびこの配線に接続された容量
   回路を含む遅延回路と、 前記配線と前記容量回路とを接続する電流経路に流せる
   電流の量を調節し、前記遅延回路の遅延時間を変更する
   遅延時間変更回路とを具備することを特徴とする半導体
   集積回路装置。
2. 【請求項２】 電源電圧の変動を検知する検知回路と、 容量回路と、 前記検知回路の出力信号に応じて、前記容量回路を回路
   内の一配線に結合させる結合回路とを具備することを特
   徴とする半導体集積回路装置。
3. 【請求項３】 集積回路の動作モードを規定するモード
   回路と、 容量回路と、 前記モード回路の出力信号に応じて、前記容量回路を回
   路内の一配線に結合させる結合回路とを具備することを
   特徴とする半導体集積回路装置。
4. 【請求項４】 電源電圧の変動を検知する検知回路と、 前記検知回路の出力信号を受け、この出力信号に応じ
   て、遅延時間を変える遅延回路とを具備することを特徴
   とする半導体集積回路装置。
5. 【請求項５】 集積回路の動作モードを規定するモード
   回路と、 前記モード回路の出力信号を受け、この出力信号に応じ
   て、遅延時間を変える遅延回路とを具備することを特徴
   とする半導体集積回路装置。
6. 【請求項６】 論理回路と、 前記論理回路の出力に接続された配線と、 ドレインおよびソースの一方を、前記配線に接続した絶
   縁ゲート型ＦＥＴと、 前記絶縁ゲート型ＦＥＴのドレインおよびソースの他方
   に、一方の電極を接続したコンデンサとを具備し、 前記絶縁ゲート型ＦＥＴのゲートに入力される信号に応
   じて、前記絶縁ゲート型ＦＥＴのゲートのソース、ドレ
   イン間に流せる電流の量を調節し、前記配線に結合され
   る容量を変更することを特徴とする半導体集積回路装
   置。
7. 【請求項７】 電源電圧の変動を検知する検知回路と、 論理回路と、 前記論理回路の出力に接続された配線と、 ドレインおよびソースの一方を、前記配線に接続し、ゲ
   ートに、前記検知回路の出力信号が入力される絶縁ゲー
   ト型ＦＥＴと、 前記絶縁ゲート型ＦＥＴのドレインおよびソースの他方
   に、一方の電極を接続したコンデンサとを具備し、 前記検知回路の出力信号に応じて、前記絶縁ゲート型Ｆ
   ＥＴのソース、ドレイン間に流せる電流の量を調節し、
   前記配線に結合される容量を変更することを特徴とする
   半導体集積回路装置。
8. 【請求項８】 集積回路の動作モードを規定するモード
   回路と、 論理回路と、 前記論理回路の出力に接続された配線と、 ドレインおよびソースの一方を、前記配線に接続し、ゲ
   ートに、前記モード回路の出力信号が入力される絶縁ゲ
   ート型ＦＥＴと、 前記絶縁ゲート型ＦＥＴのドレインおよびソースの他方
   に、一方の電極を接続したコンデンサとを具備し、 前記モード回路の出力信号に応じて、前記絶縁ゲート型
   ＦＥＴのソース、ドレイン間に流せる電流の量を調節
   し、前記配線に結合される容量を変更することを特徴と
   する半導体集積回路装置。
9. 【請求項９】 論理回路と、 前記論理回路の出力配線に、容量を結合させる結合回路
   とを具備し、 前記結合回路に流せる電流の量を調節して、前記出力配
   線の容量を変え、前記論理回路の出力の立ち上げ時間、
   および立ち下げ時間のいずれかを変更することを特徴と
   する半導体集積回路装置。
10. 【請求項１０】 論理回路と、 前記論理回路の出力配線に、容量を結合させる結合回路
    とを具備し、 電源電圧が基準レベルより高いときには、前記電源電圧
    が基準レベルより低いときよりも、前記結合回路が、よ
    り多くの電流を流せる状態として、前記出力配線の容量
    を変え、前記電源電圧のレベルに応じて、前記論理回路
    の出力信号の立ち上がり時間、および立ち下がり時間の
    いずれかを変更することを特徴とする半導体集積回路装
    置。
11. 【請求項１１】 論理回路と、 前記論理回路の出力配線に、容量を結合させる結合回路
    とを具備し、 前記結合回路が流せる電流の量が大きい第１の状態と、
    前記結合回路が流せる電流の量が第１の状態よりも小さ
    い第２の状態とを得て、前記第１の状態と、前記第２の
    状態とで前記出力配線の容量を変え、前記第１の状態お
    よび前記第２の状態のいずれかを選ぶことで、前記論理
    回路の出力信号の立ち上がり時間、および立ち下がり時
    間のいずれかを変更することを特徴とする半導体集積回
    路装置。