JPH084228B2 - ラインドライブ回路 - Google Patents
ラインドライブ回路Info
- Publication number
- JPH084228B2 JPH084228B2 JP11875987A JP11875987A JPH084228B2 JP H084228 B2 JPH084228 B2 JP H084228B2 JP 11875987 A JP11875987 A JP 11875987A JP 11875987 A JP11875987 A JP 11875987A JP H084228 B2 JPH084228 B2 JP H084228B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transformer
- supplied
- transmission line
- line drive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタル伝送系において、情報信号に使
用されるバイポーラ符号化された出力パルスをトランス
を介して伝送路等へ送出するラインドライブ回路に関す
るものである。
用されるバイポーラ符号化された出力パルスをトランス
を介して伝送路等へ送出するラインドライブ回路に関す
るものである。
［従来の技術］ 通常のディジタル伝送系では、トランス，コンデンサ
により低周波がしゃ断されているため、入力される情報
信号の変動に伴って波形が直流変動を起こし信号の識別
再生が困難になる。そこで、この問題を解決すべく上記
情報信号のマーク（伝送路に送出されるバイポーラ符号
化前の信号）に対応して＋１あるいは−１のパルスを交
互に反転送出し、この＋１および−１のパルスによって
直流成分を平均的に相殺する平衡性に優れたバイポーラ
符号変換が使用されている。
により低周波がしゃ断されているため、入力される情報
信号の変動に伴って波形が直流変動を起こし信号の識別
再生が困難になる。そこで、この問題を解決すべく上記
情報信号のマーク（伝送路に送出されるバイポーラ符号
化前の信号）に対応して＋１あるいは−１のパルスを交
互に反転送出し、この＋１および−１のパルスによって
直流成分を平均的に相殺する平衡性に優れたバイポーラ
符号変換が使用されている。
［発明が解決しようとする問題点］ ところで、このバイポーラ符号化された出力パルスを
伝送路上に送出するためにトランスを用いたラインドラ
イブ回路が広く用いられているが、負荷がトランスを含
む伝送路なので、第５図に示すようにスイッチング回路
の反転動作によって得られるバイポーラ符号化された出
力パルスの立上り、立下りにリンギングが生じ、安定し
た出力パルスを伝送路に送出することができなかった。
伝送路上に送出するためにトランスを用いたラインドラ
イブ回路が広く用いられているが、負荷がトランスを含
む伝送路なので、第５図に示すようにスイッチング回路
の反転動作によって得られるバイポーラ符号化された出
力パルスの立上り、立下りにリンギングが生じ、安定し
た出力パルスを伝送路に送出することができなかった。
そこで、本発明は上述した問題点に鑑みてなされたの
であって、スイッチング回路の動作が安定し、リンギン
グのないバイポーラ符号化された出力パルスを伝送路に
送出できるラインドライブ回路を提供することを目的と
している。
であって、スイッチング回路の動作が安定し、リンギン
グのないバイポーラ符号化された出力パルスを伝送路に
送出できるラインドライブ回路を提供することを目的と
している。
［問題点を解決するための手段］ 従って、上記目的を達成するため本発明のラインドラ
イブ回路は、情報信号のマークに対応して供給される入
力パルスを積分する積分回路１と、 該積分回路１の出力に基づいてオン，オフ動作し、こ
のオン，オフ動作よってバイポーラ符号化された出力パ
ルスをトランス３を介して伝送路に送出するスイッチン
グ回路２と、 を備えたことを特徴としている。
イブ回路は、情報信号のマークに対応して供給される入
力パルスを積分する積分回路１と、 該積分回路１の出力に基づいてオン，オフ動作し、こ
のオン，オフ動作よってバイポーラ符号化された出力パ
ルスをトランス３を介して伝送路に送出するスイッチン
グ回路２と、 を備えたことを特徴としている。
［作用］ マークに対応する入力パルスが積分回路１に供給され
ると、この入力パルスは積分されてスイッチング回路２
に供給される。スイッチング回路２は積分された信号に
基づいてオン，オフの反転動作を行い、リンギングのな
いバイポーラ符号化された出力パルスをトランス３を介
して伝送路に送出する。
ると、この入力パルスは積分されてスイッチング回路２
に供給される。スイッチング回路２は積分された信号に
基づいてオン，オフの反転動作を行い、リンギングのな
いバイポーラ符号化された出力パルスをトランス３を介
して伝送路に送出する。
［実施例］ 以下、本発明によるラインドライブ回路の一実施例を
説明する。
説明する。
第１図は本発明に係るラインドライブ回路の一実施例
の概略を示すブロック構成図である。
の概略を示すブロック構成図である。
この実施例によるラインドライブ回路は、積分回路１
と、スイッチング回路２と、トランス３と、電流制限回
路４と、電源５と、分圧回路６と、を備えており、情報
信号のマークに対応して供給される入力パルスを積分
し、この積分された信号に基づいてスイッチング回路２
をオン，オフ動作させ、このオン，オフ動作に対応して
出力されるバイポーラ符号化された出力パルスをトラン
ス３を介して伝送路へ送出している。
と、スイッチング回路２と、トランス３と、電流制限回
路４と、電源５と、分圧回路６と、を備えており、情報
信号のマークに対応して供給される入力パルスを積分
し、この積分された信号に基づいてスイッチング回路２
をオン，オフ動作させ、このオン，オフ動作に対応して
出力されるバイポーラ符号化された出力パルスをトラン
ス３を介して伝送路へ送出している。
入力パルスは積分回路１の入力端子に供給されるもの
で、情報信号のマークに対応する信号であって、例えば
0,1の２値信号である。すなわち、この実施例では第３
図（ａ），（ｂ）に示すようにIN+端子にはマークとし
て０信号が、また、IN-端子にはマークとして１信号が
供給されるようになっている。
で、情報信号のマークに対応する信号であって、例えば
0,1の２値信号である。すなわち、この実施例では第３
図（ａ），（ｂ）に示すようにIN+端子にはマークとし
て０信号が、また、IN-端子にはマークとして１信号が
供給されるようになっている。
積分回路１はIN+端子に対応して第１の積分回路1a
を、IN-端子に対応して第２の積分回路1bを備えてい
る。これら第1,第２の積分回路1a,1bはIN+端子あるいは
IN-端子よりマークに対応した入力パルスが供給される
と、この入力パルスを第３図（ｃ），（ｄ）に示すよう
に各々積分してスイッチング回路２に出力している。こ
の第1,第２の積分回路1a,1bは、例えば第２図の回路構
成図に示すように各々抵抗R1（R2）とコンデンサC
1（C2）によって構成されている。また、その時定数CR
は出力パルスのリンギングの状態に応じて予め最適な状
態に設定されており、これら第1,第２の積分回路1a,1b
より出力されるパルスの立上りおよび立下りを緩やかに
し、リンギングの防止を図っている。
を、IN-端子に対応して第２の積分回路1bを備えてい
る。これら第1,第２の積分回路1a,1bはIN+端子あるいは
IN-端子よりマークに対応した入力パルスが供給される
と、この入力パルスを第３図（ｃ），（ｄ）に示すよう
に各々積分してスイッチング回路２に出力している。こ
の第1,第２の積分回路1a,1bは、例えば第２図の回路構
成図に示すように各々抵抗R1（R2）とコンデンサC
1（C2）によって構成されている。また、その時定数CR
は出力パルスのリンギングの状態に応じて予め最適な状
態に設定されており、これら第1,第２の積分回路1a,1b
より出力されるパルスの立上りおよび立下りを緩やかに
し、リンギングの防止を図っている。
スイッチング回路２は第1,第２の積分回路1a,1bの後
段に設けられ、各々の積分回路1a,1bからの出力に基づ
いてオン，オフ動作するもので、このオン，オフ動作に
対応して出力されるバイポーラ符号化された出力パルス
をトランス３を介して伝送路に送出している。このスイ
ッチング回路２は詳述するとPNPトランジスタQ1とNPNト
ランジスタQ2の２個のバイポーラ型トランジスタによっ
て構成されるもので、第３図（ｅ）に示すように第１の
積分回路1aからPNPトランジスタQ1のベース端子にマー
クに対応して０信号が入力パルスとして供給されると、
PNPトランジスタQ1はオンし、コレクタ電流I1がトラン
ス３を流れて＋１の出力パルスを伝送路に送出する。ま
た、第２の積分回路1bからNPNトランジスタQ2のベース
端子にマークに対応した１信号が入力パルスとして供給
されると、NPNトランジスタQ2はオンし、コレクタ電流I
2がトランス３を流れて−１の出力パルスを伝送路に送
出する。このとき各トランジスタQ1,Q2に供給される入
力パルスは、第1,第２の積分回路1a,1bによって積分さ
れているので、各トランジスタQ1,Q2のオンからオフお
よびオンへ移行するときのコレクタ電流I1,I2の変化は
緩やかであり、過渡現象が抑えられて出力パルスにリン
ギングが生じることはない。尚、マークと対応しない信
号が各トランジスタQ1,Q2に入力パルスとして供給され
たときは、各トランジスタQ1,Q2がオフ状態を維持して
おり、コレクタ電流I1,I2が発生せずに０の出力パルス
をトランス３を介して伝送路に送出している。従って、
このスイッチング回路２では、IN+,IN-端子に供給され
た２値信号（0,1信号）を３値信号（＋1,0,−１信号）
に変換して伝送路へ送出することになる。
段に設けられ、各々の積分回路1a,1bからの出力に基づ
いてオン，オフ動作するもので、このオン，オフ動作に
対応して出力されるバイポーラ符号化された出力パルス
をトランス３を介して伝送路に送出している。このスイ
ッチング回路２は詳述するとPNPトランジスタQ1とNPNト
ランジスタQ2の２個のバイポーラ型トランジスタによっ
て構成されるもので、第３図（ｅ）に示すように第１の
積分回路1aからPNPトランジスタQ1のベース端子にマー
クに対応して０信号が入力パルスとして供給されると、
PNPトランジスタQ1はオンし、コレクタ電流I1がトラン
ス３を流れて＋１の出力パルスを伝送路に送出する。ま
た、第２の積分回路1bからNPNトランジスタQ2のベース
端子にマークに対応した１信号が入力パルスとして供給
されると、NPNトランジスタQ2はオンし、コレクタ電流I
2がトランス３を流れて−１の出力パルスを伝送路に送
出する。このとき各トランジスタQ1,Q2に供給される入
力パルスは、第1,第２の積分回路1a,1bによって積分さ
れているので、各トランジスタQ1,Q2のオンからオフお
よびオンへ移行するときのコレクタ電流I1,I2の変化は
緩やかであり、過渡現象が抑えられて出力パルスにリン
ギングが生じることはない。尚、マークと対応しない信
号が各トランジスタQ1,Q2に入力パルスとして供給され
たときは、各トランジスタQ1,Q2がオフ状態を維持して
おり、コレクタ電流I1,I2が発生せずに０の出力パルス
をトランス３を介して伝送路に送出している。従って、
このスイッチング回路２では、IN+,IN-端子に供給され
た２値信号（0,1信号）を３値信号（＋1,0,−１信号）
に変換して伝送路へ送出することになる。
電流制限回路４は、伝送路の負荷の状態に応じてスイ
ッチング回路２に供給される電流を制限している。この
電流制限回路４を詳述するとスイッチング回路２をなす
各トランジスタQ1,Q2に対応して第1,第２の電流制限回
路4a,4bを備えており、第１の電流制限回路4aはPNPトラ
ンジスタQ3、ダイオードD1、抵抗R3からなり、また、第
２の電流制限回路4bはNPNトランジスタQ4，ダイオードD
2、抵抗R4から構成されている。そして、これら第1,第
２の電流制限回路4a,4bはスイッチング回路２をなす各
トランジスタQ1,Q2に供給されるベース電流を制限して
いる。例えば、伝送路の負荷が短絡して減少しコネクタ
電流I1が増大すると、第１の電流制限回路4aが動作して
抵抗R3の両端電圧が大きくなり、PNPトランジスタQ3の
コレクタ電流I3が増してPNPトランジスタQ1のベース電
流を減少させ、これに伴ってコレクタ電流I1を減少させ
ている。また、第２の電流制限回路4bについても上述し
た動作と同様に行われ、伝送路の負荷の状態変化によっ
て増加したNPNトランジスタQ2のコレクタ電流I2を減少
させている。
ッチング回路２に供給される電流を制限している。この
電流制限回路４を詳述するとスイッチング回路２をなす
各トランジスタQ1,Q2に対応して第1,第２の電流制限回
路4a,4bを備えており、第１の電流制限回路4aはPNPトラ
ンジスタQ3、ダイオードD1、抵抗R3からなり、また、第
２の電流制限回路4bはNPNトランジスタQ4，ダイオードD
2、抵抗R4から構成されている。そして、これら第1,第
２の電流制限回路4a,4bはスイッチング回路２をなす各
トランジスタQ1,Q2に供給されるベース電流を制限して
いる。例えば、伝送路の負荷が短絡して減少しコネクタ
電流I1が増大すると、第１の電流制限回路4aが動作して
抵抗R3の両端電圧が大きくなり、PNPトランジスタQ3の
コレクタ電流I3が増してPNPトランジスタQ1のベース電
流を減少させ、これに伴ってコレクタ電流I1を減少させ
ている。また、第２の電流制限回路4bについても上述し
た動作と同様に行われ、伝送路の負荷の状態変化によっ
て増加したNPNトランジスタQ2のコレクタ電流I2を減少
させている。
分圧回路６は電源５とスイッチング回路２との間に設
けられ、電源電圧Vccを分圧し、これを駆動電圧として
トランス３に供給している。この分圧回路６を詳述する
と直列接続された抵抗R5,R6とこの抵抗R5,R6に並列に接
続されたコンデンサC3によって構成されており、電源電
圧Vccを例えば、約1/2に分圧している。また、この分圧
回路６では＋１の出力パルス発生時のコレクタ電流I1を
コンデンサC3に蓄え、これを−１の出力パルス発生時の
コレクタ電流I2としてトランス３に供給している。従っ
て、消費電力の低減化を図ることができる。尚、この分
圧回路６は上記構成の他、第４図（ａ）〜（ｃ）に示す
いずれかの構成としても良い。
けられ、電源電圧Vccを分圧し、これを駆動電圧として
トランス３に供給している。この分圧回路６を詳述する
と直列接続された抵抗R5,R6とこの抵抗R5,R6に並列に接
続されたコンデンサC3によって構成されており、電源電
圧Vccを例えば、約1/2に分圧している。また、この分圧
回路６では＋１の出力パルス発生時のコレクタ電流I1を
コンデンサC3に蓄え、これを−１の出力パルス発生時の
コレクタ電流I2としてトランス３に供給している。従っ
て、消費電力の低減化を図ることができる。尚、この分
圧回路６は上記構成の他、第４図（ａ）〜（ｃ）に示す
いずれかの構成としても良い。
ところで、この分圧回路６に代えてトランス３の変成
比を可変することが考えられるが、この場合、ラインド
ライブ回路の電源電圧Vccに対する出力パルスの電圧の
比が小さくなるにつれて、変成比の大きなトランスが必
要となり、また、逆にトランスの変成比を制限すると無
効消費電力が増加するという問題がある。これに対し、
上述した分圧回路６を用いれば、変成比の小さいトラン
ス３が使用できるとともに消費電力を低減させることが
できる。
比を可変することが考えられるが、この場合、ラインド
ライブ回路の電源電圧Vccに対する出力パルスの電圧の
比が小さくなるにつれて、変成比の大きなトランスが必
要となり、また、逆にトランスの変成比を制限すると無
効消費電力が増加するという問題がある。これに対し、
上述した分圧回路６を用いれば、変成比の小さいトラン
ス３が使用できるとともに消費電力を低減させることが
できる。
次に、上記構成によるラインドライブ回路の動作を説
明する。
明する。
情報信号のマークに対応する入力パルスが積分回路１
に供給されると、この入力パルスは所定の時定数CRで積
分されスイッチング回路２に供給される。スイッチング
回路２は積分された信号が供給される毎に緩やかにオ
ン，オフの反転動作を行い、リンギングのないバイポー
ラ符号化された出力パルスをトランス３を経て伝送路に
送出する。また、電流制限回路４は伝送路の負荷の状態
に応じてスイッチング回路２に供給される電流を制限し
ている。さらに、分圧回路６は電源電圧Vccを分圧して
トランス３の駆動電圧としている。
に供給されると、この入力パルスは所定の時定数CRで積
分されスイッチング回路２に供給される。スイッチング
回路２は積分された信号が供給される毎に緩やかにオ
ン，オフの反転動作を行い、リンギングのないバイポー
ラ符号化された出力パルスをトランス３を経て伝送路に
送出する。また、電流制限回路４は伝送路の負荷の状態
に応じてスイッチング回路２に供給される電流を制限し
ている。さらに、分圧回路６は電源電圧Vccを分圧して
トランス３の駆動電圧としている。
尚、上述した実施例では電流制限回路４および分圧回
路６を備えた構成としているが、これらを設けなくとも
リンギングのない出力パルスを伝送路に送出することが
できる。
路６を備えた構成としているが、これらを設けなくとも
リンギングのない出力パルスを伝送路に送出することが
できる。
［発明の効果］ 以上説明したように本発明によるラインドライブ回路
によれば、マークに対応して供給される入力パルスはス
イッチング回路２の前段に設けられた積分回路１によっ
て積分されるので、スイッチング回路２の反転動作が安
定して緩やかに行われ、リンギングのない出力パルスを
伝送路に送出することができる。
によれば、マークに対応して供給される入力パルスはス
イッチング回路２の前段に設けられた積分回路１によっ
て積分されるので、スイッチング回路２の反転動作が安
定して緩やかに行われ、リンギングのない出力パルスを
伝送路に送出することができる。
第１図は本発明に係るラインドライブ回路の一実施例の
概略を示すブロック構成図、第２図は第１図の具体的回
路の一例を示す回路構成図、第３図（ａ）〜（ｅ）は第
２図の回路の各部におけるタイミングチャート図、第４
図（ａ）〜（ｃ）はそれぞれ分圧回路の他の構成例を示
す図、第５図は従来のラインドライブ回路による出力パ
ルスの波形図である。 １……積分回路、２……スイッチング回路、３……トラ
ンス。
概略を示すブロック構成図、第２図は第１図の具体的回
路の一例を示す回路構成図、第３図（ａ）〜（ｅ）は第
２図の回路の各部におけるタイミングチャート図、第４
図（ａ）〜（ｃ）はそれぞれ分圧回路の他の構成例を示
す図、第５図は従来のラインドライブ回路による出力パ
ルスの波形図である。 １……積分回路、２……スイッチング回路、３……トラ
ンス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 永井 直文 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社複合通信研究所内 (56)参考文献 特開 昭63−209249（ＪＰ，Ａ) 特開 昭63−193745（ＪＰ，Ａ)
Claims (1)
- 【請求項１】情報信号のマークに対応して供給される入
力パルスを積分する積分回路（１）と、 該積分回路（１）の出力に基づいてオン，オフ動作し、
このオン，オフ動作によってバイポーラ符号化された出
力パルスをトランス（３）を介して伝送路に送出するス
イッチング回路（２）と、 を備えたことを特徴とするラインドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11875987A JPH084228B2 (ja) | 1987-05-18 | 1987-05-18 | ラインドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11875987A JPH084228B2 (ja) | 1987-05-18 | 1987-05-18 | ラインドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63284929A JPS63284929A (ja) | 1988-11-22 |
| JPH084228B2 true JPH084228B2 (ja) | 1996-01-17 |
Family
ID=14744355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11875987A Expired - Lifetime JPH084228B2 (ja) | 1987-05-18 | 1987-05-18 | ラインドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084228B2 (ja) |
-
1987
- 1987-05-18 JP JP11875987A patent/JPH084228B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63284929A (ja) | 1988-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0441965A1 (en) | Light-emitting diode drive circuit | |
| JPH0320943B2 (ja) | ||
| JPS6318363B2 (ja) | ||
| JPH042295A (ja) | 非対称信号生成回路 | |
| JPH084228B2 (ja) | ラインドライブ回路 | |
| JPH02222014A (ja) | 切り換えできる電流発生器を具えた集積回路 | |
| JPH01166582A (ja) | レーザ駆動回路 | |
| JPS6110312A (ja) | 信号変換回路 | |
| JP2861868B2 (ja) | ヒステリシス付きコンパレータ | |
| JPS6161573B2 (ja) | ||
| JP2591411Y2 (ja) | 映像信号のクリップ回路 | |
| JP2735661B2 (ja) | インタフェース回路の波形整形回路 | |
| JPH0419881Y2 (ja) | ||
| JPS5910837Y2 (ja) | スイツチ回路 | |
| JPH0414533B2 (ja) | ||
| AU658029B2 (en) | Pulse driver | |
| JP2914011B2 (ja) | 電流スイッチ回路 | |
| SU1176443A1 (ru) | Устройство формировани эталонных цифровых сигналов | |
| JP3466401B2 (ja) | 波形整形回路 | |
| JPH03228429A (ja) | Ｅｃｌ―ｃｍｏｓレベル変換回路 | |
| JPH0529912A (ja) | レベル変換回路 | |
| JP2789926B2 (ja) | 全波整流回路 | |
| JPH031730A (ja) | 光送信回路 | |
| JPH01152818A (ja) | 波形整形回路 | |
| JPH0572788B2 (ja) |