JPH09190415A - プロセッサ間通信システム - Google Patents

Abstract

(57)【要約】 【課題】 プロセッサ間通信において、メインメモリ上
にプロセッサ割り込み管理テーブルを各ＣＰＵ対応に設
け、これ等管理テーブルに割り込み要求を立てて通信用
の割り込み処理を行うシステムで、この管理テーブルへ
割り込み要求を書込む場合、バスロック制御をなくす。 【解決手段】 各ＣＰＵ対応の管理テーブル１１〜１６
の各エントリ（自ＣＰＵに対する要求元ＣＰＵを示すエ
ントリ）として、メインメモリの最大アクセス単位（ワ
ード単位）を割り当てる。こうすることにより、バスフ
ァイトは生じないので、バスロックによる排他制御が不
要となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプロセッサ間通信シ
ステムに関し、特にメインメモリ内にプロセッサ間通信
のための管理テーブルを有してこの管理テーブルを参照
してプロセッサ間通信を行うようにしたプロセッサ間通
信システムに関するものである。

【０００２】

【従来の技術】図３はマルチプロセッサシステムの一般
的な概略ブロック図であり、複数のプロセッサであるＣ
ＰＵ１〜１６（図では、１６個のＣＰＵを示している）
と、メインメモリ１７と、これ等相互を結ぶシステムバ
ス１８とが設けられており、これ等複数のＣＰＵ１〜１
６の相互間において、プロセッサ間通信が可能となって
いる。この様なプロセッサ間通信システムでは、送信側
（通信要求元）ＣＰＵを受信側（通信相手先）ＣＰＵが
識別可能とするために、メインメモリ１７内にプロセッ
サ割り込み管理テーブルが設けられている。

【０００３】図４はこのプロセッサ割り込み管理テーブ
ルの一例を示す図である。ＣＰＵ１〜１６に夫々対応し
て管理テーブル１１〜１６が設けられており、これ等管
理テーブル１１〜１６の各々は図４の最下部に示す如
く、ＣＰＵ１〜１６に夫々対応して１ビットずつの合計
１６ビット（ビット０〜１５）の容量を有している。

【０００４】例えば、ＣＰＵ１がＣＰＵ３に対して通信
を行って処理要求をなす場合、図５の左側のフローチャ
ートに示す如く、先ずＣＰＵ１がＣＰＵ３用の管理テー
ブル１３のリードを行い（ステップＳ５０）、この管理
テーブル１３の自ＣＰＵ１に対応するビット“１”をセ
ットする（ステップＳ５１）。その後、ＣＰＵ１はＣＰ
Ｕ３に対して割り込みを発行する（ステップＳ５２）。

【０００５】このとき、同時に並行してＣＰＵ２からも
ＣＰＵ３に対して通信要求があった場合、図５の右側の
フローチャートに示す如く、同様に、ＣＰＵ２がＣＰＵ
３用の管理テーブル１３のリードを行い（ステップＳ５
３）、この管理テーブル１３の自ＣＰＵ２に対応するビ
ットに“１”をセット（ライト）する（ステップＳ５
４）。その後、ＣＰＵ２はＣＰＵ３に対して割り込みを
発行する（ステップＳ５５）。

【０００６】この様に、２つのＣＰＵ１，２から１つの
ＣＰＵ３に対してほぼ同時に通信要求があると、ＣＰＵ
３のプロセッサ割り込み管理テーブル１３へ同時アクセ
スが発生し、この管理テーブル１３は不正な値となる可
能性が生ずる。そこで、プロセッサ割り込み管理テーブ
ルへのライトアクセス時には、システムバス１８のロッ
クによる排他制御を行うことが必要になる。

【０００７】図６はこのバスロックによる排他制御のフ
ローチャートである。ＣＰＵ１がＣＰＵ３に対して処理
要求を行う場合、ＣＰＵ１がＣＰＵ３のプロセッサ割り
込み管理テーブル１３を読み（ステップＳ６０）、ＣＰ
Ｕ１に対応するビットが“０”の場合に（ステップＳ６
１）、バスロックの設定を行う（ステップＳ６２）。

【０００８】このバスロックの後に、ライトアクセスを
行って対応ビットに“１”を書込む（ステップＳ６
３）。そして、バスロックを解除して（ステップＳ６
４）、通信相手先ＣＰＵ３に対して割り込みを発行する
のである（ステップＳ６５）。

【０００９】

【発明が解決しようとする課題】この様なプロセッサ間
通信システムにおいては、プロセッサ間通信を行う場合
には、メインメモリ上にプロセッサ割り込み管理テーブ
ルを設けている関係上、割り込み処理を行う際に、プロ
セッサ間のメモリアクセスの競合を防止することが必要
となり、よって排他制御のためにバスロックの制御が必
要となるという欠点がある。

【００１０】バスロック制御による排他制御では、バス
のロック制御がハードウェアの制御に依存するために、
ハードウェアが異なるシステムでバスのロック制御がで
きないシステムや、ＰＣＩやＥＩＳＡ等の標準的なバス
では、ロック制御そのものを有していないことから、上
述したプロセッサ間通信システムにおけるバスロックの
排他制御が行えないことになる。また、マルチプロセッ
サ化によるバスのロック制御による処理実行性能の低下
をも招来するという欠点がある。

【００１１】本発明の目的は、バスのロック制御による
排他制御を必要とすることなくプロセッサ割り込み管理
テーブルへのライトアクセスを可能としたプロセッサ間
通信システムを提供することである。

【００１２】

【課題を解決するための手段】本発明によれば、複数の
プロセッサと、これ等各プロセッサからアクセス自在な
メインメモリと、前記メインメモリ内に前記各プロセッ
サ対応に設けられ、対応プロセッサに対する通信要求元
プロセッサを識別管理するための管理テーブルとを含
み、プロセッサ間通信要求に応答して前記通信要求元プ
ロセッサは通信相手先プロセッサに対応する管理テーブ
ルを参照してプロセッサ間通信を行うようにしたプロセ
ッサ間通信システムであって、前記管理テーブルの各々
は、対応プロセッサに対する通信要求元プロセッサから
の通信要求を夫々示すために前記対応プロセッサ以外の
全てのプロセッサに夫々対応するエントリを有してお
り、前記エントリの各々はメモリアクセス単位と等しい
データ容量を有していることを特徴とするプロセッサ間
通信システムが得られる。

【００１３】

【発明の実施の形態】本発明の作用につき述べる。メイ
ンメモリ上のプロセッサ割り込み管理テーブルの通信要
求先ＣＰＵに対する通信要求元ＣＰＵに対応する各メモ
リエリア（メモリのエントリ部）を１ビットからメモリ
アクセス単位の容量に拡張するものである。これによ
り、複数ＣＰＵによる割り込み制御がバスのロック制御
による排他制御を必要とせずに、当該管理テーブルへの
ライトアクセスが可能となる。

【００１４】以下に図面を用いて本発明の実施例につい
て説明する。

【００１５】図１は本発明の実施例のメモリテーブルの
例を示す図である。本実施例では、ソフトウェアでの１
回の転送命令でシステム内のＣＰＵがメインメモリへア
クセスする最大単位を４バイトとし、ＣＰＵの数を図３
に示した如く、１６個とする。

【００１６】ＣＰＵ１〜１６（図３参照）の各々に対応
してプロセッサ割り込み管理テーブル１１〜１６が、メ
インメモリ１７上に予め割り当てられている。いま、管
理テーブル１１について詳細に説明する。管理テーブル
１１はＣＰＵ１用のものであり、このＣＰＵ１を通信相
手先とした場合に通信要求元ＣＰＵとなり得るＣＰＵと
しては、自ＣＰＵ１以外の全てのＣＰＵ２〜１６が存在
する。そこで、これ等通信要求元となり得るＣＰＵ２〜
１６に夫々対応して、“ＣＰＵ２→ＣＰＵ１”（要求元
ＣＰＵ２から相手先ＣＰＵ１への通信割り込み），“Ｃ
ＰＵ３→ＣＰＵ１”，“ＣＰＵ４→ＣＰＵ１”，…，
“ＣＰＵ１６→ＣＰＵ１”の各エントリ（エリア）が設
定されている。

【００１７】そして、各エントリの容量はメモリアクセ
スの最大単位である４バイトとされている。

【００１８】他のプロセッサ割り込み管理テーブル１２
〜１６についても同様である。従って、プロセッサ割り
込み管理テーブル全体としては、 １６テーブル×１５エントリ×４バイト＝９６０バイト となり、これだけの容量の管理テーブルがメインメモリ
１７上に予め割り当てられているものとする。

【００１９】図２は本発明の実施例の動作を示すフロー
チャートである。ＣＰＵ１がＣＰＵ２へ処理要求を行う
場合について説明する。先ず、ＣＰＵ１がＣＰＵ２の割
り込み管理テーブル１２の自ＣＰＵに対応するエントリ
を読出し（ステップＳ２０）、“０”となっているか判
定する（ステップＳ２１）。読出したエントリのデータ
が“０”でない場合は、以前の処理要求がＣＰＵ２で処
理されていないことを示し、ＣＰＵ１は割り込み管理テ
ーブル１２の読出しから再開する。

【００２０】読出したデータが“０”の場合は、割り込
み管理テーブル１２の自プロセッサに対応するエントリ
に“ＦＦＦＦＦＦＦＦ”を設定する（ステップＳ２
２）。

【００２１】割り込み管理テーブルのライトアクセス時
は、ＣＰＵがメモリアクセスを行う４バイト単位に要求
元のプロセッサ毎のエントリを設定しているので、複数
ＣＰＵにて同一エントリがアクセスされることはないこ
とから、ここではバスロックによる排他制御を必要とし
なくなる。

【００２２】ＣＰＵ１はＣＰＵ２に対して、割り込みを
発行して処理要求があることを通知する（ステップＳ２
３）。割り込みを認識したＣＰＵ２はどのＣＰＵからの
割り込み要求かを識別するために、プロセッサ割り込み
管理テーブル１２をサーチする。このとき、割り込み管
理テーブル１２のＣＰＵ１→ＣＰＵ２のエントリに“Ｆ
ＦＦＦＦＦＦＦ”が設定されていることから、ＣＰＵ１
からの割り込みであると認識し、要求された処理を行
う。

【００２３】処理終了に応答して、ＣＰＵ２は当該エン
トリの“ＦＦＦＦＦＦＦＦ”をリセットしてオール
“０”とする。

【００２４】

【発明の効果】以上説明したように本発明によれば、複
数のプロセッサで構成されるマルチプロセッサシステム
におけるプロセッサ間通信において、プロセッサ間通信
の際に設定する割り込み管理テーブルの要求元プロセッ
サを示すデータのデータ幅を１ビットからＣＰＵのメモ
リアクセス長に拡張することにより、バスのロック制御
による排他制御がハードウェアにてできないシステムで
もメモリアクセス時の競合等によるデータ不正を解決す
ることができるという効果がある。

【００２５】また、バスのロック制御を行わないので、
実行処理ステップ数も少なくなり、バスのロック制御に
よるオーバヘッドを排除し、処理性能を向上させること
ができるという効果もある。

【図面の簡単な説明】

【図１】本発明の実施例を示す図である。

【図２】本発明の実施例の動作を示すフローチャートで
ある。

【図３】本発明が適用されるマルチプロセッサシステム
の概略図である。

【図４】従来のプロセッサ間通信システムにおけるプロ
セッサ割り込み管理テーブルの例を示す図である。

【図５】従来のプロセッサ間通信システムにおける処理
動作の例を示すフローチャートである。

【図６】従来のプロセッサ間通信システムにおけるバス
ロック制御の動作を示すフローチャートである。

【符号の説明】

１〜１６ ＣＰＵ（プロセッサ） １７ メインメモリ １８ システムバス １１〜１６ プロセッサ割り込み管理テーブル

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサと、これ等各プロセッ
   サからアクセス自在なメインメモリと、前記メインメモ
   リ内に前記各プロセッサ対応に設けられ、対応プロセッ
   サに対する通信要求元プロセッサを識別管理するための
   管理テーブルとを含み、プロセッサ間通信要求に応答し
   て前記通信要求元プロセッサは通信相手先プロセッサに
   対応する管理テーブルを参照してプロセッサ間通信を行
   うようにしたプロセッサ間通信システムであって、前記
   管理テーブルの各々は、対応プロセッサに対する通信要
   求元プロセッサからの通信要求を夫々示すために前記対
   応プロセッサ以外の全てのプロセッサに夫々対応するエ
   ントリを有しており、前記エントリの各々はメモリアク
   セス単位と等しいデータ容量を有していることを特徴と
   するプロセッサ間通信システム。
2. 【請求項２】 前記通信要求元プロセッサは、通信要求
   に応答して通信相手先プロセッサに対応する前記管理テ
   ーブルのエントリのうち、前記通信要求元プロセッサに
   対応するエントリに対してアクセスを行い、このエント
   リに対して予め定められた数値を設定し、この設定後に
   前記通信要求元プロセッサは前記通信相手先プロセッサ
   に対して処理要求のための割り込みを行うようにしたこ
   とを特徴とする請求項１記載のプロセッサ間通信システ
   ム。
3. 【請求項３】 前記通信要求先プロセッサは、前記処理
   要求に対する処理が終了したときに前記管理テーブルの
   前記エントリ内容をリセットすることを特徴とする請求
   項２記載のプロセッサ間通信システム。