JPH09232372A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09232372A JPH09232372A JP3826196A JP3826196A JPH09232372A JP H09232372 A JPH09232372 A JP H09232372A JP 3826196 A JP3826196 A JP 3826196A JP 3826196 A JP3826196 A JP 3826196A JP H09232372 A JPH09232372 A JP H09232372A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/3465—Application of solder
- H05K3/3478—Application of solder preforms; Transferring prefabricated solder patterns
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- H05K3/3489—Composition of fluxes; Application thereof; Other processes of activating the contact surfaces
Landscapes
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Abstract
(57)【要約】
【課題】この発明は、リフロー後においてバンブ電極部
相互の短絡の発生が確実に阻止できる半導体装置の製造
方法を提供することを課題とする。 【解決手段】回路基板11の表面、およびこれに対面され
る半導体素子12の表面にそれぞれ位置合わせしてバンプ
131 、132 、…141 、142 、…が突設され、回路基板11
の表面にはフラックス15を塗布し、乾燥する。その後バ
ンプ131 、132 、…それぞれと、バンプ141 、142 、…
それぞれが対応されるように半導体素子12を回路基板11
の圧接して仮接合し、これをリフローして接合されたバ
ンプ131 、132 、…と141 、142 、…相互を溶融して一
体化し、端子接続体161 、162 、…を形成する。フラッ
クスの塗布後これを乾燥することにより、溶媒成分が揮
発されてバンプ部でのフラックスの幅が減少され、半導
体素子12が回路基板11に引き寄せられることをなくし
て、バンプ相互の短絡が阻止されるようになる。
相互の短絡の発生が確実に阻止できる半導体装置の製造
方法を提供することを課題とする。 【解決手段】回路基板11の表面、およびこれに対面され
る半導体素子12の表面にそれぞれ位置合わせしてバンプ
131 、132 、…141 、142 、…が突設され、回路基板11
の表面にはフラックス15を塗布し、乾燥する。その後バ
ンプ131 、132 、…それぞれと、バンプ141 、142 、…
それぞれが対応されるように半導体素子12を回路基板11
の圧接して仮接合し、これをリフローして接合されたバ
ンプ131 、132 、…と141 、142 、…相互を溶融して一
体化し、端子接続体161 、162 、…を形成する。フラッ
クスの塗布後これを乾燥することにより、溶媒成分が揮
発されてバンプ部でのフラックスの幅が減少され、半導
体素子12が回路基板11に引き寄せられることをなくし
て、バンプ相互の短絡が阻止されるようになる。
Description
【０００１】
【発明の属する技術分野】この発明は、特にはんだバン
プを接続する手段を改良した半導体装置の製造方法に関
する。
プを接続する手段を改良した半導体装置の製造方法に関
する。
【０００２】
【従来の技術】半導体素子を用いて回路装置を構成する
手段として、所定の回路が印刷等によって形成された回
路基板に対して半導体素子を搭載し、半導体素子の端子
部が回路基板に形成された回路網の所定の端子部分に接
続させる必要がある。この様な回路装置を構成するため
に、フリップチップ技術を用いたフェースダウンボンデ
ィングが知られている。このフェースダウンボンディン
グによる接続方法は、半導体素子の端子部並びに回路基
板の端子部に、それぞれ位置を対応させて突出する電極
を形成し、半導体素子の突出電極と回路基板の突出電極
とを対面させ、この両者を溶融して一体化接続されるよ
うにする。
手段として、所定の回路が印刷等によって形成された回
路基板に対して半導体素子を搭載し、半導体素子の端子
部が回路基板に形成された回路網の所定の端子部分に接
続させる必要がある。この様な回路装置を構成するため
に、フリップチップ技術を用いたフェースダウンボンデ
ィングが知られている。このフェースダウンボンディン
グによる接続方法は、半導体素子の端子部並びに回路基
板の端子部に、それぞれ位置を対応させて突出する電極
を形成し、半導体素子の突出電極と回路基板の突出電極
とを対面させ、この両者を溶融して一体化接続されるよ
うにする。
【０００３】この様な半導体素子および回路基板にそれ
ぞれ形成される突出電極は、はんだ材料によって構成さ
れたバンプとして知られているもので、所定の位置にバ
ンプが形成された回路基板の表面にフラックス（活性
剤）を塗布すると共に、この回路基板にバンプの形成面
が対面されるようにして半導体素子を設定し、この両者
のバンプの位置合わせを行った後に、この両者のバンプ
電極が相互に接触された状態で荷重を加えて仮接合す
る。そして、この仮接合された後にリフローによって互
いのはんだを溶融させて、電気的に且つ機械的に接続す
る。すなわち、半導体素子に形成されたバンプ電極と回
路基板の配線部分に形成されたバンプ電極とを溶融させ
るために、フラックスが用いられている。
ぞれ形成される突出電極は、はんだ材料によって構成さ
れたバンプとして知られているもので、所定の位置にバ
ンプが形成された回路基板の表面にフラックス（活性
剤）を塗布すると共に、この回路基板にバンプの形成面
が対面されるようにして半導体素子を設定し、この両者
のバンプの位置合わせを行った後に、この両者のバンプ
電極が相互に接触された状態で荷重を加えて仮接合す
る。そして、この仮接合された後にリフローによって互
いのはんだを溶融させて、電気的に且つ機械的に接続す
る。すなわち、半導体素子に形成されたバンプ電極と回
路基板の配線部分に形成されたバンプ電極とを溶融させ
るために、フラックスが用いられている。
【０００４】図５は従来におけるこの様な接続方法を説
明するもので、まず（Ａ）図で示すように、詳細は図示
されていないが表面に所定の回路網が印刷配線等によっ
て形成されている回路基板11の表面部と、半導体素子12
の表面部とが対面して設定される。回路基板11の表面に
形成した配線回路の所定の端子部には、それぞれ突出電
極とされるバンプ131 、132 、…が形成され、また半導
体素子12の表面部にもその導出端子部にそれぞれ対応し
て突出電極とされるバンプ141 、142 、…が設けらる。
回路基板11表面のバンプ131 、132 、…それぞれと半導
体素子12のバンプ141 、142 、…それぞれとは、それぞ
れ相互に対応されるように位置合わせされている。
明するもので、まず（Ａ）図で示すように、詳細は図示
されていないが表面に所定の回路網が印刷配線等によっ
て形成されている回路基板11の表面部と、半導体素子12
の表面部とが対面して設定される。回路基板11の表面に
形成した配線回路の所定の端子部には、それぞれ突出電
極とされるバンプ131 、132 、…が形成され、また半導
体素子12の表面部にもその導出端子部にそれぞれ対応し
て突出電極とされるバンプ141 、142 、…が設けらる。
回路基板11表面のバンプ131 、132 、…それぞれと半導
体素子12のバンプ141 、142 、…それぞれとは、それぞ
れ相互に対応されるように位置合わせされている。
【０００５】そして、回路基板11の表面には、その全面
にフラックス15が塗布されているもので、このフラック
ス15はバンプ131 、132 、…それぞれの表面の酸化膜を
除去し、バンプ131 、132 、…それぞれとバンプ141 、
142 、…それぞれの同士の接続が容易とされるようにす
る。
にフラックス15が塗布されているもので、このフラック
ス15はバンプ131 、132 、…それぞれの表面の酸化膜を
除去し、バンプ131 、132 、…それぞれとバンプ141 、
142 、…それぞれの同士の接続が容易とされるようにす
る。
【０００６】ここで、バンプ131 、132 、…が突設形成
された回路基板11の表面に対して、フラックス15を均一
な厚さで塗布することが非常に困難であり、この結果バ
ンプ131 、132 、…それぞれとバンプ141 、142 、…そ
れぞれの相互が溶融接続された後において大きな問題が
生ずる。
された回路基板11の表面に対して、フラックス15を均一
な厚さで塗布することが非常に困難であり、この結果バ
ンプ131 、132 、…それぞれとバンプ141 、142 、…そ
れぞれの相互が溶融接続された後において大きな問題が
生ずる。
【０００７】同図の（Ｂ）で示すように、対面設定され
た回路基板11と半導体素子12とは、バンプ131 、132 、
…それぞれとバンプ141 、142 、…それぞれとが互いに
接触されるように対接されるもので、この状態で半導体
素子12を回路基板11の表面に所定の圧力で圧接して仮接
合し、リフローしてバンプ131 、132 、…およびバンプ
141 、142 、…を溶融して相互に接続する。この様な加
熱によるリフローを行うと、フラックスの表面張力並び
にフラックス15の体積減少により、半導体素子12が回路
基板11の表面に引き寄せられるようになり、その結果
（Ｃ）図で示すように隣接するバンプ相互の接続体161
、162 、…の相互間が短絡する。
た回路基板11と半導体素子12とは、バンプ131 、132 、
…それぞれとバンプ141 、142 、…それぞれとが互いに
接触されるように対接されるもので、この状態で半導体
素子12を回路基板11の表面に所定の圧力で圧接して仮接
合し、リフローしてバンプ131 、132 、…およびバンプ
141 、142 、…を溶融して相互に接続する。この様な加
熱によるリフローを行うと、フラックスの表面張力並び
にフラックス15の体積減少により、半導体素子12が回路
基板11の表面に引き寄せられるようになり、その結果
（Ｃ）図で示すように隣接するバンプ相互の接続体161
、162 、…の相互間が短絡する。
【０００８】ここで、リフローの終了後において、フラ
ックスを除去するために洗浄を行うものであるが、この
洗浄に際してフラックス中のロジン成分が溶融したはん
だバンプ間に堆積し、洗浄によって除去できない残差が
発生して、信頼性に悪影響を及ぼす。
ックスを除去するために洗浄を行うものであるが、この
洗浄に際してフラックス中のロジン成分が溶融したはん
だバンプ間に堆積し、洗浄によって除去できない残差が
発生して、信頼性に悪影響を及ぼす。
【０００９】
【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、充分に低廉化することがで
きるようにする状態で、接続した後において隣接するバ
ンプの相互が短絡されたり、またフラックスの残差が存
在するような問題点が効果的に解決されるようにして信
頼性に富む半導体回路装置が製造されるようにする半導
体装置の製造方法を提供しようするものである。
な点に鑑みなされたもので、充分に低廉化することがで
きるようにする状態で、接続した後において隣接するバ
ンプの相互が短絡されたり、またフラックスの残差が存
在するような問題点が効果的に解決されるようにして信
頼性に富む半導体回路装置が製造されるようにする半導
体装置の製造方法を提供しようするものである。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体素子の複数の信号入出力端子そ
れぞれに第１の突起電極を形成すると共に、配線が施さ
れた回路基板に半導体素子の第１の突起電極位置に対応
した位置それぞれに第２の突起電極を形成し、この第２
の突起電極の形成された回路基板もしくは半導体素子の
突起電極形成面に活性剤を塗布し、これを乾燥して薄く
する。そして、第２の突起電極に第１の突起電極をそれ
ぞれ対接して溶融して一体化する。
置の製造方法は、半導体素子の複数の信号入出力端子そ
れぞれに第１の突起電極を形成すると共に、配線が施さ
れた回路基板に半導体素子の第１の突起電極位置に対応
した位置それぞれに第２の突起電極を形成し、この第２
の突起電極の形成された回路基板もしくは半導体素子の
突起電極形成面に活性剤を塗布し、これを乾燥して薄く
する。そして、第２の突起電極に第１の突起電極をそれ
ぞれ対接して溶融して一体化する。
【００１１】この様な半導体装置の製造方法によれば、
従来から使用されている製造装置をそのまま使用してフ
リップチップ技術を用いたフェースダウンボンディング
が実行できるものであり、またフラックスを塗布した後
にこれを乾燥することによって、回路基板並びにバンプ
上に薄い厚さのフラックスの層が形成されて、リフロー
後にフラックスの表面張力や体積減少によって半導体素
子が不要に回路基板に引き寄せられることが抑制され、
隣接するバンプ相互の短絡の発生を効果的に阻止できる
ようになって、信頼性が確保される。
従来から使用されている製造装置をそのまま使用してフ
リップチップ技術を用いたフェースダウンボンディング
が実行できるものであり、またフラックスを塗布した後
にこれを乾燥することによって、回路基板並びにバンプ
上に薄い厚さのフラックスの層が形成されて、リフロー
後にフラックスの表面張力や体積減少によって半導体素
子が不要に回路基板に引き寄せられることが抑制され、
隣接するバンプ相互の短絡の発生を効果的に阻止できる
ようになって、信頼性が確保される。
【００１２】
【発明の実施の形態】以下、図面を参照してこの発明の
一実施形態に係る製造方法を説明する。図１で示すよう
に回路基板11の表面には、この回路基板に形成された配
線の端子部に対応して複数のバンプ131 、132 、…が突
設形成され、このバンプ131 、132 、…部を含む回路基
板11の表面上の全面に、活性剤であるフラックス15が塗
布されている。
一実施形態に係る製造方法を説明する。図１で示すよう
に回路基板11の表面には、この回路基板に形成された配
線の端子部に対応して複数のバンプ131 、132 、…が突
設形成され、このバンプ131 、132 、…部を含む回路基
板11の表面上の全面に、活性剤であるフラックス15が塗
布されている。
【００１３】この場合、フラックス15はバンプ131 、13
2 、…それそれの高さよりも低く塗布されるものであ
り、このフラックス15はロジン成分が１０〜８０ｗｔ％
で、粘度が１０〜２００ｃｐに調整されている。そし
て、この様なフラックス15が塗布された後に、フラック
ス15の溶媒成分が揮発する程度の温度、例えばこの溶剤
がＩＰＡ（イソプロピルアルコール）であれば８５℃の
温度で乾燥するもので、この様な乾燥工程を設けること
によって、リフロー時においての体積減少が避けられ
て、バンプ部相互の短絡の発生を阻止できる。
2 、…それそれの高さよりも低く塗布されるものであ
り、このフラックス15はロジン成分が１０〜８０ｗｔ％
で、粘度が１０〜２００ｃｐに調整されている。そし
て、この様なフラックス15が塗布された後に、フラック
ス15の溶媒成分が揮発する程度の温度、例えばこの溶剤
がＩＰＡ（イソプロピルアルコール）であれば８５℃の
温度で乾燥するもので、この様な乾燥工程を設けること
によって、リフロー時においての体積減少が避けられ
て、バンプ部相互の短絡の発生を阻止できる。
【００１４】図２の（Ａ）〜（Ｃ）は、この様な回路基
板11を用いて半導体素子12を接合する製造工程を順次示
すもので、まず（Ａ）図のようにバンプ131 、132 、…
の形成された回路基板11の表面にフラックス15を塗布し
た、図１で示したような回路基板11が用いられる。そし
て、この回路基板11の表面に対面するように半導体素子
12を設定する。この場合、回路基板11上のバンプ131 、
132 、…それぞれが、半導体素子12の表面のバンプ141
、142 、…それぞれと対応するように位置合わせされ
ている。
板11を用いて半導体素子12を接合する製造工程を順次示
すもので、まず（Ａ）図のようにバンプ131 、132 、…
の形成された回路基板11の表面にフラックス15を塗布し
た、図１で示したような回路基板11が用いられる。そし
て、この回路基板11の表面に対面するように半導体素子
12を設定する。この場合、回路基板11上のバンプ131 、
132 、…それぞれが、半導体素子12の表面のバンプ141
、142 、…それぞれと対応するように位置合わせされ
ている。
【００１５】その後、この状態で図に矢印で示すように
半導体素子12を回路基板11の表面部に接合し適宜圧力を
加えて、回路基板11のバンプ131 、132 、…それぞれと
対応する半導体素子12のバンプ141 、142 、…それぞれ
とが（Ｂ）図で示すように仮接合される。
半導体素子12を回路基板11の表面部に接合し適宜圧力を
加えて、回路基板11のバンプ131 、132 、…それぞれと
対応する半導体素子12のバンプ141 、142 、…それぞれ
とが（Ｂ）図で示すように仮接合される。
【００１６】この様に仮接合された状態でリフローが行
われるもので、このリフローの工程によって、（Ｃ）図
で示すように仮接合されたバンプ131 、132 、…それぞ
れとバンプ141 、142 、…それぞれとの溶融体である端
子接続体161 、162 、…が形成され、回路基板11と半導
体素子12とが電気的に且つ機械的に接続されるようにな
る。この後、適宜フラックスの洗浄が行われる。
われるもので、このリフローの工程によって、（Ｃ）図
で示すように仮接合されたバンプ131 、132 、…それぞ
れとバンプ141 、142 、…それぞれとの溶融体である端
子接続体161 、162 、…が形成され、回路基板11と半導
体素子12とが電気的に且つ機械的に接続されるようにな
る。この後、適宜フラックスの洗浄が行われる。
【００１７】ここで、フラックス15は回路基板11の表面
に塗布された後に乾燥され、薄く且つ均一に構成される
ものであり、またこの乾燥によってフラックス15の表面
張力並びに体積の減少が避けられるものであるため、半
導体素子12が回路基板11の方向に引き寄せられることが
なく、隣接して設定される端子接続体161 、162 、…の
相互間で短絡等の障害が発生されることが確実に阻止さ
れる。したがって、製造された半導体回路装置の信頼性
が確実に保持されるばかりでなく、バンプ電極相互間隔
の微小化にも耐え得る。
に塗布された後に乾燥され、薄く且つ均一に構成される
ものであり、またこの乾燥によってフラックス15の表面
張力並びに体積の減少が避けられるものであるため、半
導体素子12が回路基板11の方向に引き寄せられることが
なく、隣接して設定される端子接続体161 、162 、…の
相互間で短絡等の障害が発生されることが確実に阻止さ
れる。したがって、製造された半導体回路装置の信頼性
が確実に保持されるばかりでなく、バンプ電極相互間隔
の微小化にも耐え得る。
【００１８】ここで、図３で示すように回路基板11の表
面にフラックス151 を塗布し、これを乾燥して乾燥フラ
ックス152 とした場合、バンプ13の高さの１／３の位置
でフラックス151 および152 の幅を測定すると、乾燥前
のフラックス151 の幅がＡであるのに対して、これを乾
燥させた後のフラックス152 の幅はＢとなり、フラック
ス部の幅が乾燥によって減少している。すなわち、フラ
ックスを塗布した後にこれを乾燥することにより、フラ
ックス部の厚さを薄くできると共に均一化が可能とされ
る。
面にフラックス151 を塗布し、これを乾燥して乾燥フラ
ックス152 とした場合、バンプ13の高さの１／３の位置
でフラックス151 および152 の幅を測定すると、乾燥前
のフラックス151 の幅がＡであるのに対して、これを乾
燥させた後のフラックス152 の幅はＢとなり、フラック
ス部の幅が乾燥によって減少している。すなわち、フラ
ックスを塗布した後にこれを乾燥することにより、フラ
ックス部の厚さを薄くできると共に均一化が可能とされ
る。
【００１９】図４はフラックスの幅と乾燥時間との関係
を示すもので、ここで用いたフラックスにあっては、フ
ラックスの幅が１４００μｍ以上の状態となるとバンプ
間で短絡が発生しており、乾燥時間の延長と共にフラッ
クスの幅が減少している。したがって、乾燥時間を調整
することによってバンプ間の短絡の発生を阻止すること
が可能である。また、表面張力によって回路基板11の表
面と半導体素子12との間にフラックスが充填される状態
となることがなく、したがってリフロー後における洗浄
も容易に行える。
を示すもので、ここで用いたフラックスにあっては、フ
ラックスの幅が１４００μｍ以上の状態となるとバンプ
間で短絡が発生しており、乾燥時間の延長と共にフラッ
クスの幅が減少している。したがって、乾燥時間を調整
することによってバンプ間の短絡の発生を阻止すること
が可能である。また、表面張力によって回路基板11の表
面と半導体素子12との間にフラックスが充填される状態
となることがなく、したがってリフロー後における洗浄
も容易に行える。
【００２０】これまでの実施の形態における説明では、
回路基板11の表面に対してフラックス15を塗布するよう
にしていたが、これは半導体素子11のパンプ141 、142
、…の形成される表面に対してフラックスを塗布し、
これを乾燥させるようにしても同様の効果が得られる。
回路基板11の表面に対してフラックス15を塗布するよう
にしていたが、これは半導体素子11のパンプ141 、142
、…の形成される表面に対してフラックスを塗布し、
これを乾燥させるようにしても同様の効果が得られる。
【００２１】
【発明の効果】以上のようにこの発明に係る半導体装置
の製造方法によれば、回路基板に対して半導体素子をバ
ンプ電極を用いて接続する場合、接合後においてバンプ
相互の短絡の発生が確実に阻止できるものであり、半導
体回路装置の信頼性が確実に向上される。また、その製
造工程においても従来の製造装置がそのまま使用できる
ものであると共に、リフロー後におけるフラックスの洗
浄が簡易化できる。
の製造方法によれば、回路基板に対して半導体素子をバ
ンプ電極を用いて接続する場合、接合後においてバンプ
相互の短絡の発生が確実に阻止できるものであり、半導
体回路装置の信頼性が確実に向上される。また、その製
造工程においても従来の製造装置がそのまま使用できる
ものであると共に、リフロー後におけるフラックスの洗
浄が簡易化できる。
【図１】この発明に係る製造方法の一実施の形態に係る
回路基板を説明する断面図。
回路基板を説明する断面図。
【図２】（Ａ）〜（Ｃ）は上記回路基板を用いた半導体
装置の製造工程を順次説明する図。
装置の製造工程を順次説明する図。
【図３】上製造方法におけるフラックス塗布前と後の状
態を対比して説明する図。
態を対比して説明する図。
【図４】フラックスの乾燥時間と所定位置におけるフラ
ックス幅との関係を説明する図。
ックス幅との関係を説明する図。
【図５】（Ａ）〜（Ｃ）は従来の製造工程を順次説明す
る図。
る図。
11…回路基板、12…半導体素子、131 、132 、…、141
、142 、…バンプ、15…フラックス、161 、162 、…
端子接続体。
、142 、…バンプ、15…フラックス、161 、162 、…
端子接続体。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 細美 英一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 平野 尚彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 土井 一英 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 岡田 隆 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 蛭田 陽一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 柴崎 康司 神奈川県川崎市川崎区駅前本町25番地の１ 東芝マイクロエレクトロニクス株式会社 内
Claims (2)
- 【請求項１】 半導体素子の複数の信号入出力端子それ
ぞれに第１の突起電極を形成する工程と、 導体による配線が施された回路基板に、前記配線部に接
続され且つ前記半導体素子の複数の第１の突起電極位置
に対応した位置それぞれに複数の第２の突起電極を形成
する工程と、 この突起電極の形成された前記回路基板もしくは半導体
素子の少なくとも一方の表面に活性剤を塗布する工程
と、 前記塗布された活性剤体積を減少させる乾燥工程と、 前記第２の突起電極に前記第１の突起電極をそれぞれ対
接して、この対接された第１および第２の突起電極相互
を溶融して一体化する接続工程と、 を具備したことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記回路基板の表面に塗布される前記活
性剤の厚さは、少なくとも前記第２の突起電極の高さよ
りも薄く構成されるようにした請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3826196A JPH09232372A (ja) | 1996-02-26 | 1996-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3826196A JPH09232372A (ja) | 1996-02-26 | 1996-02-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232372A true JPH09232372A (ja) | 1997-09-05 |
Family
ID=12520387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3826196A Withdrawn JPH09232372A (ja) | 1996-02-26 | 1996-02-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232372A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121689A (en) * | 1997-07-21 | 2000-09-19 | Miguel Albert Capote | Semiconductor flip-chip package and method for the fabrication thereof |
| KR100437278B1 (ko) * | 2001-07-27 | 2004-06-25 | 주식회사 네패스 | 반도체 플립칩 패키지 제조방법 |
| JP2006253342A (ja) * | 2005-03-10 | 2006-09-21 | Sony Corp | 半導体装置の接合方法及びフラックス転写ピン |
| JP2014123752A (ja) * | 2009-06-11 | 2014-07-03 | Qualcomm Inc | タイトピッチのフリップチップ集積回路のパッケージを作る方法 |
| US12605749B2 (en) | 2022-10-17 | 2026-04-21 | Samsung Electronics Co., Ltd. | Solder reflow system and solder reflow method using the same |
-
1996
- 1996-02-26 JP JP3826196A patent/JPH09232372A/ja not_active Withdrawn
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| US6566234B1 (en) * | 1997-07-21 | 2003-05-20 | Aguila Technologies, Inc. | Semiconductor flip-chip package and method for the fabrication thereof |
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| US12605749B2 (en) | 2022-10-17 | 2026-04-21 | Samsung Electronics Co., Ltd. | Solder reflow system and solder reflow method using the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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