JPH09261527A - Ｄｄ変換回路および撮像装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＤ変換精度と低回路規模、低消費電力を両
立するＤＤ変換回路を提供することを目的とする。 【解決手段】 簡易的な回路でフィルタ係数と信号との
演算を行う多数ビットの乗算部の一部もしくは全部を置
き換えた簡易ＤＤ変換回路１と、前記簡易ＤＤ変換回路
１の出力信号の微小振幅をクリップするコアリング回路
２とを備え、簡易ＤＤ変換回路１において、例えばビッ
トシフトとビット数の少ない乗算器を用いた簡易的な回
路で回路規模の大きな乗算部を置換することで回路規模
および消費電力の削減を可能にし、さらに理想的な演算
を行った演算結果と簡易的な回路での演算結果との演算
誤差を後段のコアリング回路２で補正することにより、
高精度、低回路規模、低消費電力を両立するＤＤ変換回
路を実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号レートを変換
するＤＤ変換回路、および撮像素子の出力をＡＤ変換す
る信号レートとプロセス回路で処理する信号レートが異
なる撮像装置に関するものである。

【０００２】

【従来の技術】近年、ディジタル化が進行し、あらゆる
機器でディジタル信号処理が行われており、ディジタル
信号レートの変換を行うＤＤ変換回路の重要性が増して
いる。

【０００３】図５は、信号レートを４：３に変換する簡
易的なＤＤ変換を説明するための模式図である。図５
（１）はＤＤ変換の基本的な処理の流れを示すブロック
図、同図（２）は簡易的な補間フィルタのインパルス応
答、同図（３）は得られる時系列データを示す。

【０００４】以下、ＤＤ変換の処理の流れについて４：
３を例に簡単に説明する。図５（１）に示すように、Ｄ
Ｄ変換処理は０挿入処理、補間フィルタ処理、再サンプ
リングの３つのブロックに分かれている。図５（３）に
示すように、４Ｓｆ（任意の周波数Ｓｆの４倍の周波数
の意味）のサンプルレートのデータ間に２つの０データ
を挿入し、３倍の１２Ｓｆのデータにアップデートす
る。さらに、１２Ｓｆのデータレートで図５（２）に示
すインパルス応答の補間フィルタ処理を行うと、１２Ｓ
ｆサンプルレートのデータを得、これを再び３Ｓｆのサ
ンプルレートで再サンプリングすることで３Ｓｆサンプ
ルレートのデータを得る。

【０００５】しかしながら、実際のＤＤ変換回路では、
補間フィルタ処理の高速化、間引かれるデータの演算な
どを避けるために、３Ｓｆで再サンプリングを行うデー
タのみを算出する構成をとることがほとんどである。す
なわち、図５（２）のインパルス応答を（１／３、２／
３）（２／３、１／３）（１、０）の３組のフィルタ係
数組に分けて演算すれば、３Ｓｆのデータのみを得るこ
とができる。

【０００６】図６は、上記４：３のＤＤ変換を行う回路
の従来例を示すものである。図６において１０１は遅延
回路、１０２は入力のサンプルレートに同期して、フィ
ルタ係数組を切り替えるフィルタ係数切り替え回路、１
０７は入力信号もしくは遅延回路出力とフィルタ係数切
り替え回路１０２のフィルタ係数組出力とを乗算する第
１、第２の乗算器、１０８は第１、第２の乗算器出力を
加算する加算器、１０９はディジタル信号レートを変換
するためのメモリ回路、１１０は必要なディジタルデー
タと不必要なディジタルデータを選択するためのメモリ
制御回路である。

【０００７】以上のように構成された従来のＤＤ変換回
路について以下その動作について説明する。

【０００８】入力される４Ｓｆのサンプルレートの信号
に対し、順番に（１／３、２／３）（２／３、１／３）
（１、０）（＊、＊）の４組のフィルタ係数組を乗算器
１０７に１サンプル毎に切り替えて演算する。（１／
３、２／３）（２／３、１／３）（１、０）の係数組で
演算された結果は、図５（３）におけるそれぞれａ，
ｂ，ｃのデータであり、さらに（＊、＊）で演算された
ダミーデータを取り除けば、再び次に演算すべきフィル
タ係数は（１／３、２／３）となることより、（１／
３、２／３）（２／３、１／３）（１、０）（＊、＊）
の４組のフィルタ係数組を１サンプル毎に切り替えて演
算し、最後のダミーデータを捨てるために、ダミーデー
タだけメモリ回路１０９に書き込まないようにメモリ回
路１０９をメモリ制御回路１１０で制御する。しかるの
ちに、３Ｓｆのサンプルレートでメモリ回路１０９を読
み出せば、４Ｓｆから３ＳｆへのＤＤ変換が完了する。

【０００９】従来のＤＤ変換回路はおもに上記した回路
構成でＤＤ変換を行っており、ディジタルフィルタ部の
タップ数、乗算器のビット長など増加させることによ
り、より高精度のＤＤ変換を行うことができる。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来のＤＤ変換回路では、ディジタルフィルタ部におい
て、十分なタップ数、ビット精度を実現できないため、
大幅なＤＤ変換特性の劣化を引き起こすという問題点を
有していた。

【００１１】また従来の高精度のＤＤ変換回路では、フ
ィルタ特性を十分発揮するようフィルタタップ数、乗算
部のビット長を増加させると、回路規模、消費電力が膨
大となってしまうという問題点を有していた。

【００１２】また、従来のＤＤ変換機能付き撮像装置で
は、ディジタルフィルタ部において、十分なタップ数、
ビット精度を実現できないため、大幅なＤＤ変換特性の
劣化や一様な画像部分がざらざらとした画像となるよう
な不自然な画質劣化を引き起こすという問題点を有して
いた。

【００１３】また、従来の高精度のＤＤ変換機能付き撮
像装置では、フィルタ特性を十分発揮するようフィルタ
タップ数、乗算部のビット長を増加させると、回路規
模、消費電力が膨大となってしまうという問題点を有し
ていた。

【００１４】本発明は上記問題点を解決するために、特
性劣化なくＤＤ変換回路の回路規模を縮小することがで
き、ＤＤ変換特性と低回路規模、低消費電力を両立する
ＤＤ変換回路または、不自然な画質劣化のない低回路規
模、低消費電力のＤＤ変換機能付き撮像装置を提供する
ことを目的とする。

【００１５】

【課題を解決するための手段】この目的を達成するため
に本発明のＤＤ変換回路は、簡易的な回路でフィルタ係
数と信号との演算を行う多数ビットの乗算部の一部もし
くは全部を置き換えた簡易ＤＤ変換回路と、前記簡易Ｄ
Ｄ変換回路出力信号の微小振幅をクリップするコアリン
グ回路とを備え、簡易ＤＤ変換回路において発生する演
算誤差をコアリング回路で補正することを特徴とするＤ
Ｄ変換回路である。

【００１６】また本発明は、レンズを通って結像した被
写体像を電気信号に変える撮像素子と、撮像素子の出力
をディジタル信号に変換するＡＤ変換器と、簡易的な回
路でフィルタ係数とディジタル信号との演算を行う多数
ビットの乗算部の一部もしくは全部を置き換えた簡易Ｄ
Ｄ変換回路と、前記簡易ＤＤ変換回路出力信号の微小振
幅をクリップするコアリング回路と、映像信号を生成す
るプロセス回路とを備え、ＡＤ変換器で得られたディジ
タル信号レートをプロセス回路で信号処理するディジタ
ル信号レートに変換する簡易ＤＤ変換回路部において発
生する演算誤差をコアリング回路で補正することを特徴
とする撮像装置である。

【００１７】

【発明の実施の形態】本発明は、簡易的な回路でフィル
タ係数と信号との演算を行う多数ビットの乗算部の一部
もしくは全部を置き換えた簡易ＤＤ変換回路と、前記簡
易ＤＤ変換回路出力信号の微小振幅をクリップするコア
リング回路とを備え、簡易ＤＤ変換回路において発生す
る演算誤差をコアリング回路で補正することを特徴とし
たものであり、フィルタ係数と信号の演算を行う多数ビ
ットの乗算部の一部、例えば全体の演算結果に与える影
響の少ないフィルタ係数の値が小さな演算部もしくは全
部を簡易的な回路、例えば、ビットシフトとビット数の
少ない乗算器を用いることにより回路規模および消費電
力の削減を可能にし、さらに理想的な演算を行った演算
結果と簡易的な回路での演算結果との演算誤差は、置換
した回路の簡素化程度およびＤＤ変換の変換比に関連し
た大きさ、周期で発生することを利用し、後段のコアリ
ング回路で補正することにより、高精度、低回路規模、
低消費電力を同時に実現することができる。

【００１８】また本発明は、レンズを通って結像した被
写体像を電気信号に変える撮像素子と、撮像素子の出力
をディジタル信号に変換するＡＤ変換器と、簡易的な回
路でフィルタ係数と前記ディジタル信号との演算を行う
多数ビットの乗算部の一部もしくは全部を置き換えた簡
易ＤＤ変換回路と、前記簡易ＤＤ変換回路出力信号の微
小振幅をクリップするコアリング回路と、映像信号を生
成するプロセス回路とを備え、ＡＤ変換器で得られたデ
ィジタル信号レートをプロセス回路で信号処理するディ
ジタル信号レートに変換する簡易ＤＤ変換回路において
発生する演算誤差をコアリング回路で補正することを特
徴としたものであり、フィルタ係数と信号の演算を行う
多数ビットの乗算部の一部もしくは全部を簡易的な回路
を用いることにより回路規模および消費電力の削減を可
能にし、簡易的な回路での演算による画質劣化を後段の
コアリング回路で補正することにより、不自然な画質劣
化のない低回路規模、低消費電力のＤＤ変換機能付き撮
像装置を実現することができる。

【００１９】以下本発明の実施の形態について、図面を
参照しながら説明する。 （実施の形態１）図１は本発明の実施の形態１における
ＤＤ変換回路の構成を示すブロック図である。図１にお
いて１は簡易ＤＤ変換回路であり、遅延回路１０１、そ
れぞれのタイミングに従ってフィルタ係数を切り替える
フィルタ係数切り替え回路１０２、フィルタ係数と信号
との演算を行う第１の簡易回路１０３、第２の簡易回路
１０４、第３の簡易回路１０５、第４の簡易回路１０
６、フィルタ係数と信号との演算を精度良く行う多数ビ
ットの乗算器１０７、それぞれの乗算結果を積和する第
１の加算器１０８、ディジタル信号レートを変換するた
めのメモリ回路１０９および不必要な演算結果を間引く
ためメモリ回路の制御信号を生成するメモリ制御回路１
１０とから構成されている。２は簡易ＤＤ変換回路１の
出力の微小振幅をクリップするためのコアリング回路
で、低域通過フィルタ２０１、高域通過フィルタ２０
２、クリップ回路２０３および第２の加算器２０４とで
構成されている。

【００２０】以上のように構成された本実施の形態のＤ
Ｄ変換回路について、以下その動作について説明する。

【００２１】入力信号は各遅延回路１０１を順番に進ん
でいき、それぞれのタイミングで簡易回路１０３〜１０
６および各乗算器１０７に入力され、フィルタ係数切り
替え回路１０２より出力されるそれぞれのタイミングで
異なるフィルタ係数と演算される。演算結果は加算器１
０８で積和されメモリ回路１０９に出力される。メモリ
制御回路１１０は、加算器１０８からの出力の内、再サ
ンプリングされるべき出力結果のみメモリに書き込み、
新しい信号レートで読み出すことによりＤＤ変換された
結果を得る。しかしながら、ここで得られる演算結果に
は、フィルタ係数と入力信号との演算を簡易回路１０３
〜１０６で行ったための誤差が含まれている。

【００２２】この誤差の特徴は、おもに次の２点であ
る。第１にこの誤差は、フィルタ係数切り替え回路１０
２によって切り替えられるフィルタ係数の種類数の周期
を持つ。第２に比較的誤差振幅は小さい。したがって、
簡易ＤＤ変換回路１の出力を低域通過フィルタ２０１、
高域通過フィルタ２０２に入力し、低域成分と高域成分
とに分離して、高域成分の微小振幅である演算誤差を図
２に示す様な入出力特性を持つクリップ回路２０３を通
すことにより補正する。つまり、クリップ回路２０３
は、図２に示すように、入力（Ｅｉｎ）が±△／２以下
の微小振幅の場合に出力（Ｅｏｕｔ）を０とし、△／２
より大きい場合にＥｏｕｔ＝Ｅｉｎ−△／２とし、−△
／２より小さい場合にＥｏｕｔ＝Ｅｉｎ＋△／２として
出力する。補正された高域成分の信号と低域成分の信号
は加算器２０４で再び加算され、演算誤差のみを補正し
た信号を得ることができる。

【００２３】以下、コアリング回路２で行う演算誤差の
補正過程について詳しく説明する。図３は、補正過程を
説明するための模式図である。それぞれのブロックにお
ける信号を模式的に表している。すなわち、入力信号同
図（ａ）を簡易ＤＤ変換した信号が同図（ｂ）であり、
演算誤差が含まれている。これを高域通過フィルタ２０
２に通すと、高域成分である演算誤差同図（ｃ）が抽出
され、さらに微小振幅（±△／２）を０にするクリップ
回路２０３を通すことで演算誤差を補正している。高域
フィルタで抜き取られた高域の信号成分同図（ｄ）は、
再び加算器２０４で低域信号成分同図（ｅ）と加算され
て出力信号同図（ｆ）となるため、振幅の大きな信号成
分が無くなることはない。

【００２４】また、クリップ回路２０３でクリップする
微小振幅（±△／２）は、どれだけの部分を簡易回路に
置き換えるか、または、どれぐらい簡単な回路で置き換
えるかなどにより大小する演算誤差レベルによって調整
する。

【００２５】以上のように本実施の形態によれば、フィ
ルタ係数と信号の演算を行う多数ビットの乗算部の一
部、例えば全体の演算結果に与える影響の少ないフィル
タ係数の値が小さな演算部を簡易的な回路に置き換え、
さらに理想的な演算を行った演算結果と簡易的な回路で
の演算結果との演算誤差は置換した回路の簡素化程度お
よびＤＤ変換の変換比に関連した大きさおよび周期で発
生することを利用し、後段のコアリング回路２で補正す
ることにより、高精度、低回路規模、低消費電力を同時
に実現することができる。

【００２６】なお、簡易回路１０３〜１０６は、ビット
シフトとビット数の少ない乗算器を用いた回路でも、加
減算器を組み合わせた回路でも、信号とフィルタ係数の
演算を行う回路であれば本発明が構成できることは明ら
かである。

【００２７】また、簡易ＤＤ変換回路１の構成や、フィ
ルタのタップ数、簡易回路１０３〜１０６で置き換える
部分などは、どの様であっても回路規模を削減したＤＤ
変換回路であれば、本発明が構成できることは明らかで
ある。

【００２８】また、コアリング回路２において、入力信
号を低域通過フィルタ２０１と高域通過フィルタ２０２
とで分離する構成としたが、例えば、低域通過フィルタ
と、その出力を入力信号から減算する減算器から成る構
成としてもよい。

【００２９】（実施の形態２）図４は本発明の実施の形
態２を示すＤＤ変換機能付き撮像装置のブロック図であ
る。図４において、３はレンズを通って結像した被写体
像を電気信号に変える撮像素子、４は撮像素子３の出力
を増幅するプリアンプ、５はアナログ信号をサンプリン
グしてディジタル信号に変換するＡＤ変換器、１はディ
ジタル信号レートを変換する簡易ＤＤ変換回路、２は簡
易ＤＤ変換回路１において発生する演算誤差を補正する
コアリング回路である。この簡易ＤＤ変換回路１および
コアリング回路２は実施の形態１の簡易ＤＤ変換回路１
およびコアリング回路２と同様であり、フィルタ係数と
信号との演算を行う多数ビットの乗算部の一部もしくは
全部を簡易的な回路で置き換えた簡易ＤＤ変換回路１
と、簡易ＤＤ変換回路１において発生する演算誤差を補
正するコアリング回路２とを組み合わせることにより、
ＤＤ変換精度と低回路規模、低消費電力を両立するＤＤ
変換部である。６は輝度信号等を生成するプロセス回
路、７はディジタル信号をアナログ信号に変換するＤＡ
変換器である。

【００３０】以上のように構成された本発明の実施の形
態２によるＤＤ変換機能付き撮像装置について、以下そ
の動作を説明する。

【００３１】まず撮像素子３の出力信号をプリアンプ４
で増幅し、ＡＤ変換器５でディジタル信号に変換する。
この時のディジタル信号レートは、主に撮像素子３の画
素数により決定され、画素数の多い撮像素子を用いるほ
どＡＤ変換器５のサンプルレートは速くなる。変換され
たディジタル信号の信号レートをプロセス回路６で処理
する信号レートに簡易ＤＤ変換回路１およびコアリング
回路２を組み合わせたＤＤ変換回路を用いて変換し、プ
ロセス回路６で輝度信号等を生成する。生成された輝度
信号などはＤＡ変換され出力される。

【００３２】また、簡易ＤＤ変換回路１およびコアリン
グ回路２の動作については、実施の形態１と同様である
ので説明は省略する。

【００３３】以上のように本実施の形態によれば、簡易
ＤＤ変換回路１とコアリング回路２を組み合わせた少な
い回路規模で精度の良いＤＤ変換を行う回路を導入する
ことにより、ＡＤ変換する信号レートとディジタル信号
処理を行うプロセス回路６の信号レートを別々に設定で
きるため、撮像素子３の高画素化に容易に対応でき、さ
らに既存のプロセス回路６を有効利用できる。また、高
画素な撮像素子を用いたディジタルカメラを実現する上
でディジタル信号処理部の消費電力および回路規模を小
さく抑えることができる。

【００３４】なお、実施の形態２において簡易ＤＤ変換
回路１とコアリング回路２をＡＤ変換器５の直後に配置
したが、必ずＡＤ変換器５の直後に配置する必要はな
く、一部の信号処理を簡易ＤＤ変換回路１の前に配置し
ても良い。

【００３５】

【発明の効果】以上説明したように本発明によれば、フ
ィルタ係数と信号の演算を行う多数ビットの乗算部の一
部、例えば全体の演算結果に与える影響の少ないフィル
タ係数の値が小さな演算部もしくは全部を簡易的な回
路、例えばビットシフトとビット数の少ない乗算器を用
いることにより回路規模および消費電力の削減を可能に
し、さらに理想的な演算を行った演算結果と簡易的な回
路での演算結果との演算誤差は、置換した回路の簡素化
程度およびＤＤ変換の変換比に関連した大きさおよび周
期で発生することを利用し、後段のコアリング回路で補
正することにより、高精度、低回路規模、低消費電力を
両立するＤＤ変換回路を実現することができる。

【００３６】また以上説明したように本発明によれば、
高精度、低回路規模、低消費電力を両立するＤＤ変換回
路をプロセス回路の前または中間に配置することによ
り、不自然な画質劣化がなく、かつ高画素な撮像素子を
用いた撮像装置を実現するうえで高画質および撮像装置
全体の低回路規模、低消費電力、低コスト化を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるＤＤ変換回路の
構成を示すブロック図

【図２】同実施の形態におけるＤＤ変換回路中のクリッ
プ回路入出力特性を示す模式図

【図３】同実施の形態における補正過程を示す模式図

【図４】本発明の実施の形態２におけるＤＤ変換機能付
き撮像装置の構成を示すブロック図

【図５】従来の簡易的なＤＤ変換を説明するための模式
図

【図６】従来のＤＤ変換回路の構成を示すブロック図

【符号の説明】

１ 簡易ＤＤ変換回路 ２ コアリング回路 ３ 撮像素子 ４ プリアンプ ５ ＡＤ変換器 ６ プロセス回路 ７ ＤＡ変換器 １０１ 遅延回路 １０２ フィルタ係数切り替え回路 １０３〜１０６ 簡易回路 １０７ 乗算器 １０８、２０４ 加算器 １０９ メモリ回路 １１０ メモリ制御回路 ２０１ 低域通過フィルタ ２０２ 高域通過フィルタ ２０３ クリップ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 簡易的な回路で、フィルタ係数と入力信
   号との演算を行う多数ビットの乗算部の一部、もしくは
   全部を置き換えた簡易ＤＤ変換回路と、前記簡易ＤＤ変
   換回路出力信号の微小振幅をクリップするコアリング回
   路とを備え、簡易ＤＤ変換回路において発生する演算誤
   差を前記コアリング回路で補正することを特徴とするＤ
   Ｄ変換回路。
2. 【請求項２】 多数ビットの乗算部を置き換える簡易的
   な回路は、ビットシフトおよび小数ビットの乗算器を組
   み合わせることを特徴とする請求項１記載のＤＤ変換回
   路。
3. 【請求項３】 多数ビットの乗算部を置き換える簡易的
   な回路は、ビットシフトおよび加減算器を組み合わせる
   ことを特徴とする請求項１記載のＤＤ変換回路。
4. 【請求項４】 レンズを通って結像した被写体像を電気
   信号に変える撮像素子と、前記撮像素子の出力をディジ
   タル信号に変換するＡＤ変換器と、簡易的な回路で、フ
   ィルタ係数と前記ディジタル信号との演算を行う多数ビ
   ットの乗算部の一部、もしくは全部を置き換えた簡易Ｄ
   Ｄ変換回路と、前記簡易ＤＤ変換回路出力信号の微小振
   幅をクリップするコアリング回路と、映像信号を生成す
   るプロセス回路とを備え、 前記ＡＤ変換器で得られたディジタル信号レートを前記
   プロセス回路で信号処理するディジタル信号レートに変
   換する前記簡易ＤＤ変換回路において発生する演算誤差
   を前記コアリング回路で補正することを特徴とする撮像
   装置。
5. 【請求項５】 多数ビットの乗算部を置き換える簡易的
   な回路は、ビットシフトおよび小数ビットの乗算器を組
   み合わせることを特徴とする請求項４記載の撮像装置。
6. 【請求項６】 多数ビットの乗算部を置き換える簡易的
   な回路は、ビットシフトおよび加減算器を組み合わせる
   ことを特徴とする請求項４記載の撮像装置。