JPH09266289A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH09266289A
JPH09266289A JP8076071A JP7607196A JPH09266289A JP H09266289 A JPH09266289 A JP H09266289A JP 8076071 A JP8076071 A JP 8076071A JP 7607196 A JP7607196 A JP 7607196A JP H09266289 A JPH09266289 A JP H09266289A
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capacitor
memory device
barrier metal
semiconductor memory
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JP8076071A
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Yoshikazu Tokimine
美和 常峰
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Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 キャパシタ下部電極の平坦性に優れた半導体
記憶装置およびその製造方法を提供する。 【解決手段】 コンタクトホール１１ａに対向する位置
の表面にコンタクトホール１１ａの上端の段差ｈ1 によ
りも小さいｈ2 の段差を有するバリアメタル層１３ｂが
形成されている。さらに、このバリアメタル層１３ｂ
は、その下層から上層にかけて窒素の濃度が高くなる窒
素の濃度勾配を有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
およびその製造方法に関し、より特定的には、高誘電率
の材料をキャパシタ誘電体膜に用いたＤＲＡＭ（Dynami
c Random AccessMemory）に関する半導体記憶装置およ
びその製造方法に関するものである。
【０００２】
【従来の技術】従来から、記憶情報のランダムな入出力
が可能な半導体記憶装置として、ＤＲＡＭが知られてい
る。一般に、ＤＲＡＭは、多数の記憶情報を蓄積する記
憶領域であるメモリセルアレイ部と、外部との入出力に
必要な周辺回路部とを有している。
【０００３】半導体チップ上で大きな面積を占めるメモ
リセルアレイ部には、単位記憶情報を蓄積するためのメ
モリセルがマトリクス上に複数個配置されている。一般
に、１つのメモリセルは、１つのＭＯＳ（Metal Oxide
Semiconductor ）トランジスタと、このＭＯＳトランジ
スタに接続された１つのキャパシタとから構成されてい
る。このようなメモリセルを、１トランジスタ１キャパ
シタ型のメモリセルと呼んでいる。
【０００４】この１トランジスタ１キャパシタ型のメモ
リセルは、構成が簡単なためメモリセルアレイの集積度
を向上させることが容易になる。その結果、大容量のＤ
ＲＡＭにおいて広く用いられている。
【０００５】また、従来のＤＲＡＭのメモリセルは、キ
ャパシタの構造によっていくつかのタイプに分類するこ
とができる。この中に、スタックトタイプキャパシタと
呼ばれるものがある。このスタックトタイプキャパシタ
は、キャパシタを構成する主要部を、ＭＯＳトランジス
タのゲート電極や、フィールド酸化膜の上にまで延在さ
せることによって、キャパシタの電極間の対向面積を増
大させる構造を有している。
【０００６】スタックトタイプキャパシタは、このよう
な特徴を有するため、半導体記憶装置の集積化に伴い素
子が微細化された場合でも、キャパシタ容量を確保する
ことが可能になる。その結果、半導体記憶装置の高集積
化に伴ってスタックトタイプキャパシタが多く用いられ
るようになった。
【０００７】しかしながら、素子がさらに微細化され、
たとえば２５６ＭｂｉｔＤＲＡＭなどにおいては、上記
のスタックトタイプキャパシタを使用したとしても、一
定のキャパシタ容量を確保することが困難となってきて
いる。
【０００８】そこで、キャパシタ容量を増大させるた
め、キャパシタ誘電体膜として高誘電率材料（チタン酸
バリウムストロンチウム（ＰＳＴ）など）からなるキャ
パシタ誘電体膜を用いる試みがなされている。
【０００９】ここで、図１９を参照して、キャパシタ誘
電体膜として、高誘電率材料を用いたＤＲＡＭのメモリ
セルの断面構造について説明する。
【００１０】半導体基板１の主表面に、不純物拡散領域
からなるソース領域６およびドレイン領域７ａ，７ｂが
形成されている。半導体基板１の主表面上には、ゲート
酸化膜５ａを介してゲート電極４ａが形成され、さらに
ゲート絶縁膜５ｂを介してゲート電極４ｂが形成されて
いる。半導体基板１の主表面の所定の領域には、活性領
域を規定するためのフィールド酸化膜２が設けられてい
る。
【００１１】ソース領域６には、ゲート電極４ａおよび
ゲート電極４ｂに対してゲート保護酸化膜８ａ，８ｂを
介在して埋込ビット線９が設けられ、埋込ビット線９は
酸化膜１０により覆われている。
【００１２】なお、ゲート電極４ａ、ソース領域６およ
びドレイン領域７ａによってＭＯＳトランジスタ３ａが
形成され、ゲート電極４ｂ、ソース領域６ｂおよびドレ
イン７ｂによってＭＯＳトランジスタ３ｂが形成されて
いる。
【００１３】層間絶縁膜１１に設けられたコンタクトホ
ール１１ａ内には、ポリシリコンプラグ１２が設けら
れ、ドレイン領域７ｂと電気的に接続されている。
【００１４】ポリシリコンプラグ１２の上には、層間絶
縁膜１１を覆うようにして、バリアメタル層１３ａ，１
３ｂが形成され、このバリアメタル層１３ａ，１３ｂの
上には、キャパシタの下部電極１４ａ，１４ｂが形成さ
れている。
【００１５】さらに、キャパシタの下部電極１４ｂの上
には、バリアメタル層１３ａ，１３ｂおよび層間絶縁膜
１１の表面を覆うように高誘電率材料である誘電体膜１
５が設けられている。さらに、この高誘電率材料１５を
覆うように、上部電極１６が設けられている。なお、下
部電極１４ｂおよび上部電極１６は、白金が用いられて
いる。
【００１６】上部電極１６の上には、層間絶縁膜１７を
介して第１アルミ配線１８ａ，１８ｂ，１８ｃが形成さ
れ、第１アルミ配線１８ａ，１８ｂ，１８ｃを覆うよう
に第１アルミ層間絶縁膜１９が設けられている。さら
に、この第１アルミ層間絶縁膜１９の上には、第２アル
ミ配線２０が設けられている。
【００１７】次に、上記構造よりなるＤＲＡＭのメモリ
セルの動作について説明する。図１９に示したスタック
トタイプキャパシタは、半導体集積回路のセルキャパシ
タなどに用いられる。その場合、同一基板上に形成され
たＭＯＳトランジスタ３ｂなどにより制御された信号電
荷を、キャパシタ下部電極１４ｂに蓄積することによっ
て情報の記憶を行なう。
【００１８】蓄積される電荷量Ｑは、キャパシタ面積Ｓ
と誘電体膜１５との比誘電率εおよび誘電体膜１５の膜
厚ｔにより、 Ｑ＝ε0 ・ε・Ｓ・Ｖ／ｔ と表現することができる。
【００１９】ここで、ε0 は真空の誘電率を示し、Ｖは
キャパシタに印加される電圧を示している。
【００２０】この電荷量Ｑは、ソフトエラーと呼ばれる
電離放射線によって発生する過剰電荷による誤記憶を引
き起こさない程度に大きいことが必要である。
【００２１】従来、集積度の低い半導体回路において
は、誘電体膜として、シリコンを熱酸化した酸化シリコ
ン膜や、ＣＶＤ法によって形成した窒化シリコン膜が用
いられていた。しかし、素子の集積化が進むにつれて、
キャパシタ面積Ｓは減少するため、上述した酸化シリコ
ン膜や窒化シリコン膜では、ソフトエラーを引き起こさ
ないだけの蓄積電荷を得ることができなくなった。
【００２２】そこで、新たに、図１９に示したように、
誘電体膜として、チタン酸バリウムストロンチウム、酸
化タンタル、チタン酸鉛、チタン酸ストロンチウムなど
の高い比誘電率を有する高誘電率材料が用いられるよう
になった。
【００２３】たとえば、チタン酸鉛の場合は１０００以
上、チタン酸ストロンチウムは２００程度の高い比誘電
率を示し、かつ、それぞれ酸素欠陥が生じないように成
膜することで、高い絶縁性が得られることが知られてい
る。誘電体膜材料として、チタン酸鉛以外には、チタン
酸バリウムなどが知られている。
【００２４】チタン酸ストロンチウムなどの薄膜は、通
常、反応性スパッタリング法やＣＶＤ法で形成される。
この場合、酸素欠陥によるリーク電流の増加を防ぐため
に、５００〜７００℃程度の高温、酸化雰囲気中で成膜
されることが覆い。
【００２５】そこで、これらのチタン酸鉛を用いた薄膜
キャパシタの下部電極材料としては、上述したように、
耐酸化性の高い白金などが用いられる。さらに、下部電
極と電気的に接続されているシリコン基板の部分の酸化
を防ぐために、シリコンおよび酸素の拡散を遮断する導
電性を有するバリアメタル（拡散防止膜）が、下部電極
１４ｂと、ポリシリコンプラグ１２との間に、バリアメ
タル層１３ａ，１３ｂが必要となっている。
【００２６】
【発明が解決しようとする課題】しかしながら、図１９
に示す従来のＤＲＡＭのキャパシタの構造においては、
コンタクトホール１１ａの上部に、高さＨの段差部が生
じている。
【００２７】この段差部は、コンタクトホール１１ａ内
にＣＶＤ法によりポリシリコン膜を成膜し、ポリシリコ
ンプラグ１２を形成するために、ポリシリコン膜をエッ
チバックする工程において形成される。
【００２８】この段差部の高さについては、エッチング
の条件によって低くすることも可能ではあるが、層間絶
縁膜１１よりも、ポリシリコン膜の方がエッチングに対
するエッチング速度が大きいため、段差部をなくすこと
はできない。
【００２９】そのため、この段差部に従って、バリアメ
タル層１３ｂ、下部電極１４ｂおよび誘電体膜１５の表
面に、その段差に従った段差部分が形成されてしまう。
【００３０】その結果、この段差部分に位置する下部電
極１４ｂに、図１９のＸで囲む領域に、直角部分が生
じ、電圧印加時に、この直角部分に電界が集中し、高い
電流が流れる。その結果、この直角部分の上面に接する
誘電体膜１５の劣化が早く起こってしまうという問題点
があり、それによって、キャパシタの寿命および信頼性
を低下させる結果となっていた。
【００３１】この発明の１つの目的は、キャパシタの下
部電極が平坦である構造およびその構造を容易に実現さ
せることのできる半導体記憶装置およびその製造方法を
提供することにある。
【００３２】さらに、この発明の他の目的は、誘電体膜
や電極の劣化を防ぎ、信頼性の高い半導体記憶装置およ
びその製造方法を提供することにある。
【００３３】
【課題を解決するための手段】この発明に基づいた半導
体記憶装置の１つの局面においては、主表面を有する半
導体基板と、この半導体基板の主表面に形成された不純
物領域と、半導体基板の主表面上に形成され、不純物領
域に通ずるコンタクトホールを有する層間絶縁膜と、不
純物領域と電気的に接続し、コンタクトホールの上端よ
りｈ1 下がった位置まで、コンタクトホール内に形成さ
れたプラグ電極と、このプラグ電極表面および層間絶縁
膜の表面を覆い、コンタクトホールに対向する位置の表
面にｈ1よりも小さいｈ2 の段差部を有するバリアメタ
ル層と、このバリアメタル層の表面にのみ形成されたキ
ャパシタ下部電極と、キャパシタ下部電極とバリアメタ
ル層とを覆うように形成された高誘電率材料であるキャ
パシタ誘電体膜と、キャパシタ誘電体膜を覆うように形
成されたキャパシタ上部電極とを備えている。
【００３４】上記構造により、コンタクトホールの上端
に形成される段差ｈ1 よりも、バリアメタル層の表面に
形成される段差ｈ2 の方が小さいため、下部電極に従来
の構造のような段差が形成されない。そのため、下部電
極に電圧を印加した場合においても、下部電極に電界集
中が生じない。その結果、下部電極に対向する誘電体膜
の劣化を防止し、誘電体膜の寿命を延ばすことが可能と
なる。その結果、キャパシタの信頼性を向上させること
が可能となる。
【００３５】次に、この発明に基づいた半導体記憶装置
の他の局面においては、主表面を有する半導体基板と、
半導体基板の主表面に形成された不純物領域と、半導体
基板の主表面上に形成され、不純物領域に通ずるコンタ
クトホールを有する層間絶縁膜と、不純物領域と電気的
に接続し、コンタクトホール内に形成されたプラグ電極
と、プラグ電極表面および層間絶縁膜の表面を覆い、そ
の下層から上層にかけて窒素の濃度が高くなる窒素の濃
度勾配を有する金属の窒化物であるバリアメタル層と、
このバリアメタル層の表面にのみ形成されたキャパシタ
下部電極と、キャパシタ下部電極とバリアメタル層とを
覆うように形成された高誘電率材料からなるキャパシタ
誘電体膜と、キャパシタ誘電体膜を覆うように形成され
たキャパシタ上部電極とを備えている。
【００３６】上述したように、バリアメタル層に、下層
から上層にかけて窒素の濃度が高くなる窒素の濃度勾配
を有する金属の窒化物を用いることによって、バリアメ
タル層の下層が窒素の濃度が低いため、バリアメタル層
とプラグ電極との界面においては、プラグ電極との接触
抵抗を低減させることが可能となる。また、バリアメタ
ル層の上層部においては十分窒素の濃度が高いため、バ
リアメタル層とキャパシタ下部電極との界面において
は、下部電極に対するバリア性を十分確保することが可
能となる。その結果、キャパシタの信頼性を向上させる
ことが可能となる。
【００３７】この発明に基づいた半導体記憶装置のさら
に他の局面においては、主表面を有する半導体基板と、
半導体基板の主表面に形成された不純物領域と、半導体
基板の前記主表面上に形成され、不純物領域に通ずるコ
ンタクトホールを有する層間絶縁膜と、不純物領域と電
気的に接続し、コンタクトホールの上端より（ｈ1 ）下
がった位置まで、コンタクトホール内に形成されたプラ
グ電極と、コンタクトホール内において、プラグ電極表
面に形成されたバリアメタル層と、バリアメタル層の表
面および層間絶縁膜の表面を覆い、コンタクトホールに
対向する位置の表面にｈ1 よりも小さいｈ2 の段差部を
有するキャパシタ下部電極と、キャパシタ下部電極と層
間絶縁膜とを覆うように形成された高誘電率材料である
キャパシタ誘電体膜と、キャパシタ誘電体膜を覆うよう
に形成されたキャパシタ上部電極と、を備えている。
【００３８】上記構造により、コンタクトホールの上端
に形成される段差ｈ1 よりも、バリアメタル層がコンタ
クトホール内に埋込まれているために、キャパシタ下部
電極の表面に形成される段差ｈ2 の方が小さいため、下
部電極には、従来の構造のような段差部が形成されな
い。
【００３９】その結果、下部電極に電圧を印加した場合
においても、下部電極に電界集中が生じないため、下部
電極上に形成された誘電体膜の劣化を防止し、誘電体膜
の寿命を延ばすことが可能となる。その結果、キャパシ
タの信頼性を向上させることが可能となる。
【００４０】さらに、この発明に基づいた半導体記憶装
置のさらに他の局面においては、主表面を有する半導体
基板と、半導体基板の主表面に形成された不純物領域
と、半導体基板の主表面上に形成され、不純物領域に通
ずるコンタクトホールを有する層間絶縁膜と、不純物領
域と電気的に接続し、コンタクトホール内に形成された
プラグ電極と、前記プラグ電極表面上のコンタクトホー
ル内に形成され、その下層から上層にかけて窒素の濃度
が高くなる窒素の濃度勾配を有する金属の窒化物である
バリアメタル層と、バリアメタル層の表面および層間絶
縁膜の表面に形成されたキャパシタ下部電極と、キャパ
シタ下部電極と層間絶縁膜とを覆うように形成された高
誘電率材料であるキャパシタ誘電体膜と、キャパシタ誘
電体膜を覆うように形成されたキャパシタ上部電極とを
備えている。
【００４１】このように、バリアメタル層にその下層か
ら上層にかけて窒素の濃度が高くなる窒素の濃度勾配を
有する金属の窒化物からなるように形成することで、バ
リアメタル層の下層は窒素濃度が低いため、プラグ電極
との界面では、プラグ電極との接触抵抗を低減させるこ
とがでる。一方バリアメタル層の上層は十分窒化されて
いるため、バリアメタル層の下部電極との界面において
は、バリア性を確保することが可能となる。その結果、
キャパシタの信頼性を向上させることが可能となる。
【００４２】この発明に基づいた半導体記憶装置の製造
方法の１つの局面においては、半導体基板の主表面に不
純物領域を形成する工程と、この不純物領域に通ずるコ
ンタクトホールを有する層間絶縁膜を半導体基板の主表
面上に形成する工程と、不純物領域と電気的に接続し、
コンタクトホールの上端より所定距離下がった位置ま
で、コンタクトホール内にプラグ電極を形成する工程
と、プラグ電極表面および層間絶縁膜の表面に金属層を
形成する工程と、前記金属層を窒素原子を含むガス雰囲
気下で加熱処理を行ないバリアメタル層を形成する工程
と、バリアメタル層の表面にキャパシタ下部電極層を形
成する工程と、バリアメタル層とキャパシタ下部電極層
とを所定形状にパターニングする工程と、キャパシタ下
部電極とバリアメタル層とを覆うように高誘電率材料か
らなるキャパシタ誘電体膜を形成する工程と、キャパシ
タ誘電体膜を覆うようにキャパシタ上部電極を形成する
工程とを備えている。
【００４３】上記方法を用いることによって、バリアメ
タル層を形成する工程において、金属層を窒素原子を含
むガス雰囲気下で加熱処理を行なうことによって、コン
タクトホール内に形成されたプラグ電極上の金属層が体
積膨張する。このように、金属層をコンタクトホールの
上部において体積膨張させることにより、コンタクトホ
ール上部における落ち込み段差を低減させることが可能
となる。
【００４４】その結果、バリアメタル層上に形成される
キャパシタ下部電極の表面には、従来の構造に示される
ような段差部が形成されない。そのため、下部電極に電
圧を印加した場合においても、下部電極に電界集中が生
じないため、下部電極上の誘電体膜の劣化を防止すると
ともに、誘電体膜の寿命を延ばすことが可能となる。そ
の結果、キャパシタの信頼性を向上させることが可能と
なる。
【００４５】さらに、このように、バリアメタル層にそ
の下層から上層にかけて窒素の濃度が高くなる窒素の濃
度勾配を有する金属の窒化物からなるように形成するこ
とで、バリアメタル層の下層は窒素濃度が低いため、プ
ラグ電極との界面では、プラグ電極との接触抵抗を低減
させることがでる。一方バリアメタル層の上層は十分窒
化されているため、バリアメタル層の下部電極との界面
においては、バリア性を確保することが可能となる。そ
の結果、キャパシタの信頼性を向上させることが可能と
なる。
【００４６】次に、この発明に基づいた半導体記憶装置
の他の局面においては、半導体基板の主表面に不純物領
域を形成する工程と、この不純物領域に通ずるコンタク
トホールを有する層間絶縁膜を半導体基板の主表面上に
形成する工程と、不純物領域と電気的に接続し、コンタ
クトホールの状態より所定距離下がった位置までコンタ
クトホール内にシリコンを含むプラグ電極を形成する工
程と、プラグ電極表面および層間絶縁膜の表面に金属層
を形成する工程と、第１加熱処理によりプラグ電極と金
属層との間に金属シリサイド層を形成する工程と、この
金属シリサイド層を窒素原子を含むガス雰囲気下で第２
加熱処理を行ないバリアメタル層を形成する工程と、こ
のバリアメタル層をコンタクトホール内に残存させる工
程と、バリアメタル層および層間絶縁膜の表面にキャパ
シタ下部電極を形成する工程と、キャパシタ下部電極と
層間絶縁膜とを覆うように高誘電率材料からなるキャパ
シタ誘電体膜を形成する工程と、キャパシタ誘電体膜を
覆うようにキャパシタ上部電極を形成する工程とを備え
ている。
【００４７】このように、第１加熱処理によって、プラ
グ電極と金属層との間に金属シリサイド層を形成し、こ
の金属シリサイド層を、窒素原子を含むガス雰囲気下で
第２加熱処理を行ないバリアメタル層を形成している。
このように、金属シリサイド層を窒素原子を含むガス雰
囲気下で第２加熱処理を行なうことで、金属シリサイド
層は体積膨張を行なう。
【００４８】その結果、コンタクトホールの上部に形成
される段差を低減させることが可能となり、バリアメタ
ル層上に形成されるキャパシタ下部電極に、従来の構造
のようにな段差部が形成されることがない。そのため、
下部電極に電圧を印加した場合においても、下部電極に
電界集中が生じないため、下部電極の上に形成される誘
電体膜の寿命を延ばすことが可能となる。その結果、キ
ャパシタの信頼性を向上させることが可能となる。
【００４９】さらに、このように、バリアメタル層にそ
の下層から上層にかけて窒素の濃度が高くなる窒素の濃
度勾配を有する金属の窒化物からなるように形成するこ
とで、バリアメタル層の下層は窒素濃度が低いため、プ
ラグ電極との界面では、プラグ電極との接触抵抗を低減
させることがでる。一方バリアメタル層の上層は十分窒
化されているため、バリアメタル層の下部電極との界面
においては、バリア性を確保することが可能となる。そ
の結果、キャパシタの信頼性を向上させることが可能と
なる。
【００５０】
【発明の実施の形態】 （実施の形態１）以下、本発明に基づいた半導体記憶装
置の実施の形態１について図１を参照して説明する。
【００５１】図１に示す断面構造は、図１９に示した従
来のＤＲＡＭのメモリセルの一部を示す断面構造図であ
る。
【００５２】半導体基板１の主表面に、不純物拡散領域
からなるソース領域６およびドレイン領域７ａ，７ｂが
形成されている。半導体基板１の主表面上には、ゲート
酸化膜５ａを介してゲート電極４ａが形成され、さらに
ゲート絶縁膜５ｂを介してゲート電極４ｂが形成されて
いる。半導体基板１の主表面の所定の領域には、活性領
域を規定するためのフィールド酸化膜２が設けられてい
る。
【００５３】ソース領域６には、ゲート電極４ａおよび
ゲート電極４ｂに対してゲート保護酸化膜８ａ，８ｂを
介在して埋込ビット線９が設けられ、埋込ビット線９は
酸化膜１０により覆われている。
【００５４】なお、ゲート電極４ａ、ソース領域６およ
びドレイン領域７ａによってＭＯＳトランジスタ３ａが
形成され、ゲート電極４ｂ、ソース領域６ｂおよびドレ
イン７ｂによってＭＯＳトランジスタ３ｂが形成されて
いる。
【００５５】層間絶縁膜１１に設けられたコンタクトホ
ール１１ａ内には、ポリシリコンプラグ１２が設けら
れ、ドレイン領域７ｂと電気的に接続されている。
【００５６】本実施の形態においては、層間絶縁膜１１
およびポリシリコンプラグ１２の両方を覆うように、バ
リアメタル層１３ｂが形成されている。このバリアメタ
ル層１３ｂは、Ｔｉ、Ｗ、Ｔａなどの高融点金属を熱的
に形成した窒化物から構成されている。この点について
は、後で説明する製造工程において詳細に説明する。
【００５７】このバリアメタル層１３ｂの上には、白金
からなるキャパシタ下部電極１４ｂが形成されている。
層間絶縁膜１１、キャパシタ下部電極１４ａ，１４ｂ、
およびバリアメタル層１３ｂを覆うようにして、キャパ
シタ誘電体膜１５が形成されている。
【００５８】このキャパシタ誘電体膜１５の材質として
は、従来技術と同様に、チタン酸バリウムストロンチウ
ムなどの、高誘電率材料が用いられる。キャパシタ誘電
体膜１５を覆うようにキャパシタ上部電極１６が形成さ
れている。このキャパシタ上部電極１６には、白金など
が用いられている。キャパシタ上部電極１６の上には、
酸化膜などからなる上部層間絶縁膜１７が形成されてい
る。
【００５９】さらに、この上部層間絶縁膜１７の上に
は、所定の間隔を空けて第１アルミニウム配線層１８
ａ，１８ｂ，１８ｃが形成されている。この第１アルミ
ニウム配線層１８ａ，１８ｂ，１８ｃを覆うようにアル
ミ配線層間絶縁膜１９が酸化膜などにより形成されてい
る。さらに、このアルミ配線層間絶縁膜１９の上には、
第２のアルミニウム配線層２０が形成されている。
【００６０】次に、上記構造よりなる半導体記憶装置の
製造方法について、図２〜図９を参照して説明する。な
お、図２〜図９は、図１の断面構造に従った製造工程図
である。
【００６１】まず、図２を参照して、公知の技術を用い
て、半導体基板１の上に、フィールド酸化膜２、ソース
領域６、ドレイン領域７ａ，７ｂ、ゲート酸化膜５ａ，
５ｂ、ゲート電極４ａ，４ｂ、ゲート保護酸化膜８ａ，
８ｂ、埋込ビット線９、酸化膜１０、層間絶縁膜１１お
よびコンタクトホール１１ａを形成する。
【００６２】次に、コンタクトホール１１ａが開口され
た層間絶縁膜１１の上に、ＣＶＤ法などによりポリシリ
コンを堆積し、エッチングによりコンタクトホール１１
ａ内にポリシリコンプラグ１２を形成する。
【００６３】このとき、ポリシリコンプラグ１２の上端
部には、従来技術と同様に、コンタクトホール１１ａの
上端部との段差ｈ1 が形成される。
【００６４】次に、ポリシリコンプラグ１２の表面およ
び層間絶縁膜１１の表面を覆うように、スパッタリング
法またはＣＶＤ法などを用いて、Ｔｉ、Ｗ、Ｔａなどの
高融点金属材料からなるバリアメタル層１３を、膜厚２
００Å〜１５００Å程度成膜する。
【００６５】このとき、バリアメタル層１３の膜厚は、
ポリシリコンプラグ１２の内径およびｈ1 の大きさに左
右されるが、ｈ1 の１／３〜３倍程度が好ましい。
【００６６】次に、図４を参照して、バリアメタル層１
３を、アンモニア、ヒドラジンまたは窒素などの窒素原
子を含むガス雰囲気下において、７００〜９００℃の加
熱処理を１５秒〜２分間行ない、バリアメタル層１３を
２〜５倍体積膨張させて、窒化膜１３ｃを形成する。
【００６７】このように、バリアメタル層１３を加熱処
理によって膨張させることで、コンタクトホール１１ａ
上に形成されるバリアメタル層１３ｃの段差ｈ2 の大き
さは、コンタクトホール１１ａの上端に形成される段差
ｈ1 よりも小さくすることが可能となる。
【００６８】また、このときバリアメタル層１３への窒
素原子の浸入は、バリアメタル層１３の表面側から浸入
するため、バリアメタル層１３ｃの上層部において窒素
の濃度が高く、バリアメタル層１３ｃの下層の方では極
めて小さい窒素原子の濃度を示すことになる。たとえ
ば、窒素原子の濃度は、上層部分において１×１０22個
／ｃｍ3 〜１×１０23個／ｃｍ3 程度となり、下層部に
おいては０〜１×１０21個／ｃｍ3 となる。また、段差
部の大きさは、段差ｈ1 は、５００Å〜８００Å程度と
なり、段差ｈ2 は１００Å〜２００Å程度となる。
【００６９】次に、図５を参照して、バリアメタル層１
３ｃの上にＣＶＤ法またはスパッタリング法などを用い
て、白金を２０００Å〜５０００Å堆積し、下部電極１
４を形成する。
【００７０】次に、図６を参照して、下部電極１４の上
に所定形状のレジストパターン２１ａ，２１ｂをフォト
リソグラフィ技術を用いて形成する。
【００７１】その後、図７を参照して、このレジストパ
ターン２１ａ，２１ｂをマスクとして、下部電極１４お
よびバリアメタル層１３ｃをパターニングし、バリアメ
タル層１３ａ，１３ｂおよび下部電極１４ａ，１４ｂを
完成させる。このときのエッチング条件は、臭化水素
（ＨＢr ）＋メタンガスなどが用いられる。
【００７２】次に、図８を参照して、下部電極１４ａ，
１４ｂ、バリアメタル層１３ａ，１３ｂおよび層間絶縁
膜１１を覆うように、５００℃〜７００℃の温度でスパ
ッタリング法を用いて、ＳｒＴｉＯ3 、ＢａＴｉＯ3 な
どの高誘電率材料からなるキャパシタ誘電体膜１５を膜
厚５００Å〜２０００Å成膜する。
【００７３】このとき、コンタクトホール１１ａ上の段
差部は、図４で示したように低減されているため、下部
電極１４ｂの表面には、段差部が形成されない。その結
果、キャパシタ誘電体膜１５にも、段差部が形成される
ことなく、段差被覆性の高い成膜を行なうことが可能と
なる。
【００７４】なお、このようにバリアメタル層１３ｂに
生じる段差が小さいため、キャパシタ誘電体膜１５の成
膜方法として、段差被覆性の低い成膜方法を採用するこ
とも可能となる。
【００７５】次に、図９を参照して、キャパシタ誘電体
膜１５の上に、白金などからなる上部電極１６を成膜す
る。その後、従来技術と同様の方法によって、上部層間
絶縁膜１７、第１アルミニウム配線層１８ａ，１８ｂ，
１８ｃ、アルミニウム配線層間絶縁膜１９および第２ア
ルミニウム配線層２０を形成することにより、図１に示
す半導体記憶装置が完成する。
【００７６】以上説明した本実施の形態１における半導
体記憶装置およびその製造方法においては、コンタクト
ホール１１ａの上端部に形成される段差ｈ1 よりもバリ
アメタル層１３ｂの表面に形成される段差ｈ2 の方が小
さいため、下部電極１４ｂに従来の構造のような段差部
が形成されることがない。１そのため、下部電極１４ｂ
に電圧を印加した場合においても、下部電極１４ｂに電
界集中が生じないため、誘電体膜１５の寿命を従来に比
較して延ばすことが可能となる。
【００７７】また、下部電極１３ｂのシリコンプラグ１
２に接する下層から下部電極１４ｂに接する上層にかけ
て窒素の濃度が高くなる窒素の濃度勾配を有している。
このように、窒素の濃度勾配を有することで、バリアメ
タル層１３ｂの下部電極１４ｂとの界面においては、バ
リアメタル層１３ｂが十分窒化されているために、バリ
アメタル層本来の機能としてのバリア性が十分確保さ
れ、一方ポリシリコンプラグ１２との界面においては、
バリアメタル層１３ｂが窒化されていないことによっ
て、ポリシリコンプラグ１２との接触抵抗を低減させる
ことが可能となる。
【００７８】（実施の形態２）以下、この発明に基づい
た半導体記憶装置の実施の形態２について図１０を参照
して説明する。
【００７９】図１０に示す半導体記憶装置は、図１に示
す実施の形態１と同様に、ＤＲＡＭのメモリセルの一部
を示す断面構造図である。
【００８０】図１０において、半導体基板１、フィール
ド酸化膜２、ソース領域６、ドレイン領域７ａ，７ｂ、
ゲート電極４ａ，４ｂ、埋込ビット線９、酸化膜１０、
層間絶縁膜１１、ポリシリコンプラグ１２は図１に示す
構造と同一である。
【００８１】本実施の形態２における半導体記憶装置に
おいては、コンタクトホール１１ａ内において、ポリシ
リコンプラグ１２の上面だけを覆うように、バリアメタ
ル層１３ｅが形成されている。このバリアメタル層１３
ｅの材質としては、Ｔｉ、Ｗ、Ｔａ、Ｍｏなどの高融点
金属材料またはそのシリサイドの窒化物が用いられる。
このバリアメタル層１３ｅの製法については後で詳細に
説明する。
【００８２】このバリアメタル層１３ｅの上には、バリ
アメタル層１３ｅおよび層間絶縁膜１１の表面を覆うよ
うに白金などからなるキャパシタ下部電極１４ａ，１４
ｂが形成されている。
【００８３】さらに、この下部電極１４ｂの上には、層
間絶縁膜１１の表面とこのキャパシタ下部電極１４ｂと
を覆うようにキャパシタ誘電体膜１５が形成されてい
る。
【００８４】このキャパシタ誘電体膜１５には、実施の
形態１と同様に、ＳｒＴｉＯ3 、ＢａＴｉＯ3 などの高
誘電率材料を用いることができる。
【００８５】このキャパシタ誘電体膜１５の上には、実
施の形態１と同様に、白金などからなるキャパシタ上部
電極１６、上部層間絶縁膜１７、第１アルミニウム配線
層１８ａ，１８ｂ，１８ｃ、アルミ配線層間絶縁膜１９
および第２アルミニウム配線層２０が形成されている。
【００８６】次に、上記構造よりなる半導体記憶装置の
製造方法について、図１１〜図１８を参照して説明す
る。なお、図１１〜図１８は、図１０の断面形状に従っ
た製造工程を示す図である。
【００８７】まず、図１１を参照して、実施の形態１の
図２で説明したように、ゲート電極４ａ，４ｂなどを公
知の技術を用いて形成し、コンタクトホール１１ａの内
部にシリコンプラグ１２を形成する。このとき、コンタ
クトホール１１ａの上端部には、段差ｈ1 が形成され
る。
【００８８】次に、シリコンプラグ１２の表面および層
間絶縁膜１１の表面を覆うようにＴｉ、Ｗ、Ｔａなどの
高融点金属層１３をＣＶＤ法やスパッタリング法を用い
て２００Å〜１５００Å形成する。その後、図１２を参
照して、熱処理を施すことにより、ポリシリコンプラグ
１２と高融点金属層１３との界面に高融点金属シリサイ
ド層１３ｅを形成する。
【００８９】次に、図１３を参照して、未反応の高融点
金属シリサイド層１３を硫酸水溶液等を用いて除去す
る。その後、コンタクトホール１１ａの内部のシリコン
プラグ１２の上に、高融点金属シリサイド層１３ｅを残
存させる。
【００９０】次に、このチタンシリサイド層１３ｅを、
アンモニア、ヒドラジンまたは窒素などの窒素原子を含
むガス雰囲気下において、７００〜９００℃の温度で１
５秒〜２分間加熱処理を行ない、体積膨張をさせて、高
融点金属シリサイドの窒化膜１３ｂを形成する。なお、
このとき未反応の高融点金属層１３を残し、コンタクト
ホール１１ａ内における高融点金属層の密着性をさらに
向上させることも可能である。
【００９１】次に、図１４を参照して、実施の形態１と
同様に、ＣＶＤ法またはスパッタリング法を用いて白金
などからなるキャパシタ下部電極１４を２０００Å〜５
０００Å堆積する。このとき、コンタクトホール１１ａ
の上部に形成されていた段差部は、高融点金属シリサイ
ド層の体積膨張により低減されているため、キャパシタ
下部電極１４の表面部分には、段差が形成されることな
くほぼ平らに成膜することが可能となる。
【００９２】次に、図１５を参照して、キャパシタ下部
電極１４の上に、所定形状のパターンを有するレジスト
膜２１ａ，２１ｂをフォトリソグラフィ技術を用いて形
成する。
【００９３】次に、図１６を参照して、レジストパター
ン２１ａ，２１ｂをマスクとして、キャパシタ下部電極
層１４をエッチングし、キャパシタ下部電極１４ａ，１
４ｂを完成させる。
【００９４】次に、図１７を参照して、層間絶縁膜１１
およびキャパシタ下部電極１４ａ，１４ｂを覆うように
して、５００℃〜７００℃の温度で、スパッタリング法
などを用いて、ＳｒＴｉＯ3 、ＢａＴｉＯ3 などの高誘
電率材料からなるキャパシタ誘電体膜１５を膜厚５００
Å〜２０００Å成膜する。
【００９５】このとき、コンタクトホール１１ａの上部
のキャパシタ下部電極１４ｂの表面には段差が形成され
ていないため、極めて平坦性に富んだキャパシタ誘電体
膜１５を成膜することができる。また、キャパシタ誘電
体膜１５の成膜方法として、段差被覆性の低い成膜方法
を採用することも可能である。
【００９６】次に、図１８を参照して、キャパシタ誘電
体膜１５を覆うように、キャパシタ上部電極１６を白金
などを用いて成膜する。その後、従来技術および実施の
形態１と同様の方法によって、キャパシタ上部層間絶縁
膜１７、第１アルミニウム配線１８ａ，１８ｂ，１８
ｃ、第１アルミニウム層間絶縁膜１９および第２アルミ
ニウム配線層２０を形成する。
【００９７】以上説明したように、実施の形態２におけ
る半導体記憶装置およびその製造方法においては、コン
タクトホール１１ａ内において、ポリシリコンプラグ１
２の上層に高融点金属シリサイドの窒化膜からなるバリ
アメタル層１３ｅが形成されている。これによって、バ
リアメタル層１３ｅの上に形成されるキャパシタの下部
電極１４ｂの表面部分には段差が形成されることがない
ため、下部電極１４ｂに電圧を印加した場合において
も、電界集中が生じないため、キャパシタ誘電体膜１５
の寿命を延ばすことが可能となり、キャパシタの信頼性
を向上させることが可能となる。
【００９８】また、バリアメタル層１３ｅは、下部電極
１４ｂとの界面部分においては十分窒化されるととも
に、シリコンの濃度が低くなっているため、バリアメタ
ル層１３ｅとしてのバリア性が十分確保され、バリアメ
タル層１３ｅのポリシリコンプラグ１１ａとの界面にお
いては、シリコンの濃度が高く、あまり窒化されていな
いことから、ポリシリコンプラグ１２との接触抵抗を低
くし、コンタクト性を十分確保することが可能となって
いる。
【００９９】なお、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は上記した説明ではなく特許請
求の範囲によって示され、特許請求の範囲と均等の意味
および範囲内でのすべての変更が含まれることが意図さ
れる。
【０１００】
【発明の効果】この発明に基づいた半導体記憶装置の１
つの局面によれば、コンタクトホールの上端に形成され
る段差ｈ1 よりも、バリアメタル層の表面に形成される
段差ｈ 2 の方が小さいため、下部電極に従来の構造のよ
うな段差が形成されない。そのため、下部電極に電圧を
印加した場合においても、下部電極に電界集中が生じな
い。その結果、下部電極に対向する誘電体膜の劣化を防
止し、誘電体膜の寿命を延ばすことが可能となる。その
結果、キャパシタの信頼性を向上させることが可能とな
る。
【０１０１】次に、この発明に基づいた半導体記憶装置
の他の局面によれば、バリアメタル層に、下層から上層
にかけて窒素の濃度が高くなる窒素の濃度勾配を有する
金属の窒化物を用いることによって、バリアメタル層の
下層が窒素の濃度が低いため、バリアメタル層とプラグ
電極との界面においては、プラグ電極との接触抵抗を低
減させることが可能となる。また、バリアメタル層の上
層部においては十分窒素の濃度が高いため、バリアメタ
ル層とキャパシタ下部電極との界面においては、下部電
極に対するバリア性を十分確保することが可能となる。
その結果、キャパシタの信頼性を向上させることが可能
となる。
【０１０２】この発明に基づいた半導体記憶装置のさら
に他の局面によれば、コンタクトホールの上端に形成さ
れる段差ｈ1 よりも、バリアメタル層がコンタクトホー
ル内に埋込まれているために、キャパシタ下部電極の表
面に形成される段差ｈ2 の方が小さいため、下部電極に
は、従来の構造のような段差部が形成されない。
【０１０３】その結果、下部電極に電圧を印加した場合
においても、下部電極に電界集中が生じないため、下部
電極上に形成された誘電体膜の劣化を防止し、誘電体膜
の寿命を延ばすことが可能となる。その結果、キャパシ
タの信頼性を向上させることが可能となる。
【０１０４】さらに、この発明に基づいた半導体記憶装
置のさらに他の局面によれば、バリアメタル層にその下
層から上層にかけて窒素の濃度が高くなる窒素の濃度勾
配を有する金属の窒化物からなるように形成すること
で、バリアメタル層の下層は窒素濃度が低いため、プラ
グ電極との界面では、プラグ電極との接触抵抗を低減さ
せることがでる。一方バリアメタル層の上層は十分窒化
されているため、バリアメタル層の下部電極との界面に
おいては、バリア性を確保することが可能となる。その
結果、キャパシタの信頼性を向上させることが可能とな
る。
【０１０５】この発明に基づいた半導体記憶装置の製造
方法の１つの局面によれば、バリアメタル層を形成する
工程において、金属層を窒素原子を含むガス雰囲気下で
加熱処理を行なうことによって、コンタクトホール内に
形成されたプラグ電極上の金属層が体積膨張する。この
ように、金属層をコンタクトホールの上部において体積
膨張させることにより、コンタクトホール上部における
落ち込み段差を低減させることが可能となる。
【０１０６】その結果、バリアメタル層上に形成される
キャパシタ下部電極の表面には、従来の構造に示される
ような段差部が形成されない。そのため、下部電極に電
圧を印加した場合においても、下部電極に電界集中が生
じないため、下部電極上の誘電体膜の劣化を防止すると
ともに、誘電体膜の寿命を延ばすことが可能となる。そ
の結果、キャパシタの信頼性を向上させることが可能と
なる。
【０１０７】さらに、このように、バリアメタル層にそ
の下層から上層にかけて窒素の濃度が高くなる窒素の濃
度勾配を有する金属の窒化物からなるように形成するこ
とで、バリアメタル層の下層は窒素濃度が低いため、プ
ラグ電極との界面では、プラグ電極との接触抵抗を低減
させることがでる。一方バリアメタル層の上層は十分窒
化されているため、バリアメタル層の下部電極との界面
においては、バリア性を確保することが可能となる。そ
の結果、キャパシタの信頼性を向上させることが可能と
なる。
【０１０８】次に、この発明に基づいた半導体記憶装置
の他の局面によれば、第１加熱処理によって、プラグ電
極と金属層との間に金属シリサイド層を形成し、この金
属シリサイド層を、窒素原子を含むガス雰囲気下で第２
加熱処理を行ないバリアメタル層を形成している。この
ように、金属シリサイド層を窒素原子を含むガス雰囲気
下で第２加熱処理を行なうことで、金属シリサイド層は
体積膨張を行なう。
【０１０９】その結果、コンタクトホールの上部に形成
される段差を低減させることが可能となり、バリアメタ
ル層上に形成されるキャパシタ下部電極に、従来の構造
のようにな段差部が形成されることがない。そのため、
下部電極に電圧を印加した場合においても、下部電極に
電界集中が生じないため、下部電極の上に形成される誘
電体膜の寿命を延ばすことが可能となる。その結果、キ
ャパシタの信頼性を向上させることが可能となる。
【０１１０】さらに、このように、バリアメタル層にそ
の下層から上層にかけて窒素の濃度が高くなる窒素の濃
度勾配を有する金属の窒化物からなるように形成するこ
とで、バリアメタル層の下層は窒素濃度が低いため、プ
ラグ電極との界面では、プラグ電極との接触抵抗を低減
させることがでる。一方バリアメタル層の上層は十分窒
化されているため、バリアメタル層の下部電極との界面
においては、バリア性を確保することが可能となる。そ
の結果、キャパシタの信頼性を向上させることが可能と
なる。
【図面の簡単な説明】
【図１】 この発明に基づく実施の形態１における半導
体記憶装置の断面構造図である。
【図２】 この発明に基づく実施の形態１における半導
体記憶装置の製造方法の第１工程断面図である。
【図３】 この発明に基づく実施の形態１における半導
体記憶装置の製造方法の第２工程断面図である。
【図４】 この発明に基づく実施の形態１における半導
体記憶装置の製造方法の第３工程断面図である。
【図５】 この発明に基づく実施の形態１における半導
体記憶装置の製造方法の第４工程断面図である。
【図６】 この発明に基づく実施の形態１における半導
体記憶装置の製造方法の第５工程断面図である。
【図７】 この発明に基づく実施の形態１における半導
体記憶装置の製造方法の第６工程断面図である。
【図８】 この発明に基づく実施の形態１における半導
体記憶装置の製造方法の第７工程断面図である。
【図９】 この発明に基づく実施の形態１における半導
体記憶装置の製造方法の第８工程断面図である。
【図１０】 この発明に基づく実施の形態２における半
導体記憶装置の断面構造図である。
【図１１】 この発明に基づく実施の形態２における半
導体記憶装置の製造方法の第１工程断面図である。
【図１２】 この発明に基づく実施の形態２における半
導体記憶装置の製造方法の第２工程断面図である。
【図１３】 この発明に基づく実施の形態２における半
導体記憶装置の製造方法の第３工程断面図である。
【図１４】 この発明に基づく実施の形態２における半
導体記憶装置の製造方法の第４工程断面図である。
【図１５】 この発明に基づく実施の形態２における半
導体記憶装置の製造方法の第５工程断面図である。
【図１６】 この発明に基づく実施の形態２における半
導体記憶装置の製造方法の第６工程断面図である。
【図１７】 この発明に基づく実施の形態２における半
導体記憶装置の製造方法の第７工程断面図である。
【図１８】 この発明に基づく実施の形態２における半
導体記憶装置の製造方法の第８工程断面図である。
【図１９】 従来技術における半導体記憶装置の断面構
造図である。
【符号の説明】
１ シリコン基板、２ フィールド酸化膜、３ａ，３ｂ
ＭＯＳトランジスタ、４ａ，４ｂ ゲート電極、５
ａ，５ｂ ゲート酸化膜、６ ソース領域、７ａ，７ｂ
ドレイン領域、８ａ，８ｂ ゲート保護酸化膜、９
埋込ビット線、１０ 酸化膜、１１ 層間絶縁膜、１２
ポリシリコンプラグ、１３ａ，１３ｂ，１３ｃ，１３
ｄ，１３ｅ バリアメタル層、１４ａ，１４ｂ キャパ
シタ下部電極、１５ キャパシタ誘電体膜、１６ キャ
パシタ上部電極、１７ キャパシタ上部層間絶縁膜、１
８ａ，１８ｂ，１８ｃ 第１アルミニウム配線、１９
第１アルミニウム層間絶縁膜、２０ 第２アルミニウム
配線層、２１ａ，２１ｂ レジスト膜、１１ａ コンタ
クトホール。

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の前記主表面に形成された不純物領域
    と、 前記半導体基板の前記主表面上に形成され、前記不純物
    領域に通ずるコンタクトホールを有する層間絶縁膜と、 前記不純物領域と電気的に接続し、前記コンタクトホー
    ルの上端よりｈ1 下がった位置まで、前記コンタクトホ
    ール内に形成されたプラグ電極と、 前記プラグ電極表面および前記層間絶縁膜の表面を覆
    い、前記コンタクトホールに対向する位置の表面に前記
    ｈ1 よりも小さいｈ2 の段差部を有するバリアメタル層
    と、 前記バリアメタル層の表面にのみ形成されたキャパシタ
    下部電極と、 前記キャパシタ下部電極と前記バリアメタル層とを覆う
    ように形成された高誘電率材料であるキャパシタ誘電体
    膜と、 前記キャパシタ誘電体膜を覆うように形成されたキャパ
    シタ上部電極と、を備えた半導体記憶装置。
  2. 【請求項２】 前記ｈ1 は、５００Å〜８００Åであ
    り、 前記ｈ2 は、１００Å〜２００Åである、請求項１に記
    載の半導体記憶装置。
  3. 【請求項３】 前記バリアメタル層は、 高融点金属の窒化物である、請求項１に記載の半導体記
    憶装置。
  4. 【請求項４】 前記バリアメタル層は、 下層から上層にかけて窒素の濃度が高くなる窒素の濃度
    勾配を有する、請求項３に記載の半導体記憶装置。
  5. 【請求項５】 前記窒素の濃度勾配は、 ０〜１×１０23個／ｃｍ3 の間である、請求項４に記載
    の半導体記憶装置。
  6. 【請求項６】 前記バリアメタル層は、 高融点金属シリサイドの窒化物である、請求項１に記載
    の半導体記憶装置。
  7. 【請求項７】 前記バリアメタル層は、 下層から上層にかけて窒素の濃度が高くなる窒素の濃度
    勾配を有する、請求項６に記載の半導体記憶装置。
  8. 【請求項８】 前記窒素の濃度勾配は、 ０〜１×１０23個／ｃｍ3 の間である、請求項７に記載
    の半導体記憶装置。
  9. 【請求項９】 主表面を有する半導体基板と、 前記半導体基板の前記主表面に形成された不純物領域
    と、 前記半導体基板の前記主表面上に形成され、前記不純物
    領域に通ずるコンタクトホールを有する層間絶縁膜と、 前記不純物領域と電気的に接続し、前記コンタクトホー
    ル内に形成されたプラグ電極と、 前記プラグ電極表面および前記層間絶縁膜の表面を覆
    い、その下層から上層にかけて窒素の濃度が高くなる窒
    素の濃度勾配を有する金属の窒化物であるバリアメタル
    層と、 前記バリアメタル層の表面にのみ形成されたキャパシタ
    下部電極と、 前記キャパシタ下部電極と前記バリアメタル層とを覆う
    ように形成された高誘電率材料であるキャパシタ誘電体
    膜と、 前記キャパシタ誘電体膜を覆うように形成されたキャパ
    シタ上部電極と、を備えた、半導体記憶装置。
  10. 【請求項１０】 前記バリアメタル層は、 高融点金属の窒化物または高融点金属シリサイドの窒化
    物である、請求項９に記載の半導体記憶装置。
  11. 【請求項１１】 前記窒化物の窒素の濃度勾配は、 ０〜１×１０23個／ｃｍ3 の間である、請求項１０に記
    載の半導体記憶装置。
  12. 【請求項１２】 主表面を有する半導体基板と、 前記半導体基板の前記主表面に形成された不純物領域
    と、 前記半導体基板の前記主表面上に形成され、前記不純物
    領域に通ずるコンタクトホールを有する層間絶縁膜と、 前記不純物領域と電気的に接続し、前記コンタクトホー
    ルの上端よりｈ1 下がった位置まで、前記コンタクトホ
    ール内に形成されたプラグ電極と、 前記コンタクトホール内において、前記プラグ電極表面
    に形成されたバリアメタル層と、 前記バリアメタル層の表面および前記層間絶縁膜の表面
    を覆い、前記コンタクトホールに対向する位置の表面に
    前記ｈ1 よりも小さいｈ2 の段差部を有するキャパシタ
    下部電極と、 前記キャパシタ下部電極と前記層間絶縁膜とを覆うよう
    に形成された高誘電率材料からなるキャパシタ誘電体膜
    と、 前記キャパシタ誘電体膜を覆うように形成されたキャパ
    シタ上部電極と、を備えた半導体記憶装置。
  13. 【請求項１３】 前記ｈ1 は、５００Å〜８００Åであ
    り、 前記ｈ2 は、１００Å〜２００Åである、請求項１２に
    記載の半導体記憶装置。
  14. 【請求項１４】 前記バリアメタル層は、 高融点金属の窒化物である、請求項１２に記載の半導体
    記憶装置。
  15. 【請求項１５】 前記バリアメタル層は、 下層から上層にかけて窒素の濃度が高くなる窒素の濃度
    勾配を有する、請求項１４に記載の半導体記憶装置。
  16. 【請求項１６】 前記窒素の濃度勾配は、 ０〜１×１０23個／ｃｍ3 の間である、請求項１５に記
    載の半導体記憶装置。
  17. 【請求項１７】 前記バリアメタル層は、 高融点金属シリサイドの窒化物である、請求項１２に記
    載の半導体記憶装置。
  18. 【請求項１８】 前記バリアメタル層は、 下層から上層にかけて窒素の濃度が高くなる窒素の濃度
    勾配を有する、請求項１７に記載の半導体記憶装置。
  19. 【請求項１９】 前記窒素の濃度勾配は、 ０〜１×１０23個／ｃｍ3 の間である、請求項１８に記
    載の半導体記憶装置。
  20. 【請求項２０】 主表面を有する半導体基板と、 前記半導体基板の前記主表面に形成された不純物領域
    と、 前記半導体基板の前記主表面上に形成され、前記不純物
    領域に通ずるコンタクトホールを有する層間絶縁膜と、 前記不純物領域と電気的に接続し、前記コンタクトホー
    ル内に形成されたプラグ電極と、 前記プラグ電極表面上の前記コンタクトホール内に形成
    され、その下層から上層にかけて窒素の濃度が高くなる
    窒素の濃度勾配を有する金属の窒化物であるバリアメタ
    ル層と、 前記バリアメタル層の表面および前記層間絶縁膜の表面
    に形成されたキャパシタ下部電極と、 前記キャパシタ下部電極と前記層間絶縁膜とを覆うよう
    に形成された高誘電率材料であるキャパシタ誘電体膜
    と、 前記キャパシタ誘電体膜を覆うように形成されたキャパ
    シタ上部電極と、を備えた半導体記憶装置。
  21. 【請求項２１】 前記バリアメタル層は、 高融点金属の窒化物または高融点金属シリサイドの窒化
    物である、請求項２０に記載の半導体記憶装置。
  22. 【請求項２２】 前記窒化物の窒素の濃度勾配は、 ０〜１×１０23個／ｃｍ3 の間である、請求項２１に記
    載の半導体記憶装置。
  23. 【請求項２３】 半導体基板の主表面に不純物領域を形
    成する工程と、 前記不純物領域に通ずるコンタクトホールを有する層間
    絶縁膜を前記半導体基板の前記主表面上に形成する工程
    と、 前記不純物領域と電気的に接続し、前記コンタクトホー
    ルの上端より所定距離下がった位置まで、前記コンタク
    トホール内にプラグ電極を形成する工程と、 前記プラグ電極表面および前記層間絶縁膜の表面に金属
    層を形成する工程と、 前記金属層を窒素原子を含むガス雰囲気下で加熱処理を
    行ない、バリアメタル層を形成する工程と、 前記バリアメタル層の表面にキャパシタ下部電極層を形
    成する工程と、 前記バリアメタル層と前記キャパシタ下部電極層とを所
    定形状にパターニングする工程と、 前記キャパシタ下部電極と前記バリアメタル層とを覆う
    ように高誘電率材料からなるキャパシタ誘電体膜を形成
    する工程と、 前記キャパシタ誘電体膜を覆うようにキャパシタ上部電
    極を形成する工程と、を備えた半導体記憶装置の製造方
    法。
  24. 【請求項２４】 前記窒素原子を含むガスは、 窒素、ヒドラジンおよびアンモニアからなるグループか
    ら選択された少なくとも１つのガスである、請求項２３
    に記載の半導体記憶装置の製造方法。
  25. 【請求項２５】 前記加熱処理は、 ７００〜９００℃の温度で、１５秒〜２分の間行なわれ
    る、請求項２３に記載の半導体記憶装置の製造方法。
  26. 【請求項２６】 半導体基板の主表面に不純物領域を形
    成する工程と、 前記不純物領域に通ずるコンタクトホールを有する層間
    絶縁膜を前記半導体基板の前記主表面上に形成する工程
    と、 前記不純物領域と電気的に接続し、前記コンタクトホー
    ルの状態より所定距離下がった位置まで前記コンタクト
    ホール内にシリコンを含むプラグ電極を形成する工程
    と、 前記プラグ電極表面および前記層間絶縁膜の表面に金属
    層を形成する工程と、 第１加熱処理により、前記プラグ電極と前記金属層との
    間に金属シリサイド層を形成する工程と、 前記金属シリサイド層を窒素原子を含むガス雰囲気下
    で、第２加熱処理を行ないバリアメタル層を形成する工
    程と、 前記バリアメタル層をコンタクトホール内に残存させる
    工程と、 前記バリアメタル層および前記層間絶縁膜の表面にキャ
    パシタ下部電極を形成する工程と、 前記キャパシタ下部電極と前記層間絶縁膜とを覆うよう
    に高誘電率材料からなるキャパシタ誘電体膜を形成する
    工程と、 前記キャパシタ誘電体膜を覆うようにキャパシタ上部電
    極を形成する工程と、を備えた半導体記憶装置の製造方
    法。
  27. 【請求項２７】 前記窒素原子を含むガスは、 窒素、ヒドラジンおよびアンモニアからなるグループか
    ら選択された少なくとも１つのガスである、請求項２６
    に記載の半導体記憶装置の製造方法。
  28. 【請求項２８】 前記第１加熱処理は、 ７００〜９００℃の温度で、１５秒〜２分の間行なわれ
    る、請求項２６に記載の半導体記憶装置の製造方法。
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