JPH09275137A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09275137A JPH09275137A JP8138296A JP8138296A JPH09275137A JP H09275137 A JPH09275137 A JP H09275137A JP 8138296 A JP8138296 A JP 8138296A JP 8138296 A JP8138296 A JP 8138296A JP H09275137 A JPH09275137 A JP H09275137A
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- JP
- Japan
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- insulating film
- film
- etching stopper
- semiconductor device
- etching
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】セルフアラインコンタクトにおいて、素子を直
接覆う絶縁膜がエッチングされておらず、配線層との耐
圧が十分に確保され、また、ホットキャリア耐性にも優
れている半導体装置、及び該半導体装置の製造方法を提
供する。 【解決手段】基板１０上に対向して配置された素子の電
極３１、３１を直接被覆するオフセット絶縁膜２１とサ
イドウオール２２とこれらの素子間の基板とをエッチン
グストッパー膜２４で覆い、更にこれらの素子を層間絶
縁膜２３で覆い、層間絶縁膜２３にスルーホールを形成
する。このスルーホール形成時のエッチングは、素子を
覆うエッチングストッパー膜２４で停止させる。そし
て、露出したエッチングストッパー膜２４を除去する。
接覆う絶縁膜がエッチングされておらず、配線層との耐
圧が十分に確保され、また、ホットキャリア耐性にも優
れている半導体装置、及び該半導体装置の製造方法を提
供する。 【解決手段】基板１０上に対向して配置された素子の電
極３１、３１を直接被覆するオフセット絶縁膜２１とサ
イドウオール２２とこれらの素子間の基板とをエッチン
グストッパー膜２４で覆い、更にこれらの素子を層間絶
縁膜２３で覆い、層間絶縁膜２３にスルーホールを形成
する。このスルーホール形成時のエッチングは、素子を
覆うエッチングストッパー膜２４で停止させる。そし
て、露出したエッチングストッパー膜２４を除去する。
Description
【０００１】
【産業上の利用分野】本発明は、自己整合型コンタクト
を改良した半導体装置及びその製造方法に関する。
を改良した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の更なる微細化が要求
されている。これを実現するために、トランジスタ自身
の微細化だけでなく、素子をつなぐ配線の微細化を行っ
ていかなければならない。
されている。これを実現するために、トランジスタ自身
の微細化だけでなく、素子をつなぐ配線の微細化を行っ
ていかなければならない。
【０００３】この配線の微細化を実現する手段のひとつ
として、自己整合型のコンタクト（Self Aligned Conta
ct：以下、ＳＡＣと略記する。）がある。この技術は、
コンタクトを下地の素子に対して自己整合的に形成する
ことで、合わせ余裕をとる必要をなくし、面積を縮小す
る技術である。
として、自己整合型のコンタクト（Self Aligned Conta
ct：以下、ＳＡＣと略記する。）がある。この技術は、
コンタクトを下地の素子に対して自己整合的に形成する
ことで、合わせ余裕をとる必要をなくし、面積を縮小す
る技術である。
【０００４】以下、従来のＳＡＣ形成方法を簡単に説明
する。まず、図５（ａ）に示すように、半導体基板１０
上にゲート酸化膜２０を形成し、更に後にゲート電極と
なる不純物を導入したポリシリコン３１ａとＷＳｉ３１
ｂを積層した後、オフセットとなる例えばＳｉ3 Ｎ4 か
らなるオフセット絶縁膜２１を堆積し、レジストＲ１の
パターニングを行う。
する。まず、図５（ａ）に示すように、半導体基板１０
上にゲート酸化膜２０を形成し、更に後にゲート電極と
なる不純物を導入したポリシリコン３１ａとＷＳｉ３１
ｂを積層した後、オフセットとなる例えばＳｉ3 Ｎ4 か
らなるオフセット絶縁膜２１を堆積し、レジストＲ１の
パターニングを行う。
【０００５】次に、このレジストＲ１をストッパーとし
て、オフセット絶縁膜２１、ゲート電極材料３１ａ、３
１ｂをエッチングすることにより、図５（ｂ）に示すよ
うな互いに離間して対向する一対のゲート電極３１、３
１とこのゲート電極の上部を被覆するオフセット絶縁膜
２１を形成する。ここで、例えばリンなどの不純物をイ
オン注入することにより、第１拡散層１１を形成する。
次に、例えばＳｉ3 Ｎ 4 からなる第２絶縁膜２２ａを形
成し、これを異方的にエッチングすることにより、図５
（ｄ）に示すように、サイドウオール２２を形成する。
更に、ここで不純物のイオン注入を行い、第２拡散層１
２を形成する。ゲート電極３１、３１間の上記第１拡散
層１１と第２拡散層１２とが、これらの素子の共通拡散
層となる。
て、オフセット絶縁膜２１、ゲート電極材料３１ａ、３
１ｂをエッチングすることにより、図５（ｂ）に示すよ
うな互いに離間して対向する一対のゲート電極３１、３
１とこのゲート電極の上部を被覆するオフセット絶縁膜
２１を形成する。ここで、例えばリンなどの不純物をイ
オン注入することにより、第１拡散層１１を形成する。
次に、例えばＳｉ3 Ｎ 4 からなる第２絶縁膜２２ａを形
成し、これを異方的にエッチングすることにより、図５
（ｄ）に示すように、サイドウオール２２を形成する。
更に、ここで不純物のイオン注入を行い、第２拡散層１
２を形成する。ゲート電極３１、３１間の上記第１拡散
層１１と第２拡散層１２とが、これらの素子の共通拡散
層となる。
【０００６】次に、図６（ｅ）に示すように、例えばＳ
ｉＯ2 からなる層間絶縁膜２３により層間の平坦化を行
った後、コンタクトのレジストパターニングＲ２を行
う。これをマスクとして、層間絶縁膜２３を第１絶縁膜
２１、第２絶縁膜２２と選択比を確保しながら、エッチ
ングすることにより、図６（ｆ）に示すようなコンタク
ト４０が得られる。このコンタクト４０に配線材料を埋
め込むことによって、図６（ｇ）に示すように、配線層
３２を形成する。
ｉＯ2 からなる層間絶縁膜２３により層間の平坦化を行
った後、コンタクトのレジストパターニングＲ２を行
う。これをマスクとして、層間絶縁膜２３を第１絶縁膜
２１、第２絶縁膜２２と選択比を確保しながら、エッチ
ングすることにより、図６（ｆ）に示すようなコンタク
ト４０が得られる。このコンタクト４０に配線材料を埋
め込むことによって、図６（ｇ）に示すように、配線層
３２を形成する。
【０００７】以上のようなプロセスを用いると、コンタ
クトを素子に対して、自己整合的に形成することができ
るため、コンタクトと素子の合わせ余裕を確保する必要
がなく、面積を縮小することができる。
クトを素子に対して、自己整合的に形成することができ
るため、コンタクトと素子の合わせ余裕を確保する必要
がなく、面積を縮小することができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上に述
べたような従来の方法では、コンタクトのエッチングに
おいて層間絶縁膜２３のエッチング選択比を、オフセッ
ト絶縁膜２１、サイドウオール２２と十分に確保する必
要がある。これを確保できないと、図７（ａ）に示すよ
うに、層間絶縁膜２３のエッチングが進行する際に、オ
フセット絶縁膜２１、サイドウオール２２が現れたとこ
ろでもエッチングが進行し、その結果、図７（ｂ）に示
すように、オフセット絶縁膜２１とサイドウオール２２
が矢印で示す如くエッチングされ、ゲート電極３１を被
覆する絶縁膜２１、２２が薄くなり、配線層３２とゲー
ト電極３１との絶縁耐圧を十分に確保できなくなるとい
う問題が生じてしまう。
べたような従来の方法では、コンタクトのエッチングに
おいて層間絶縁膜２３のエッチング選択比を、オフセッ
ト絶縁膜２１、サイドウオール２２と十分に確保する必
要がある。これを確保できないと、図７（ａ）に示すよ
うに、層間絶縁膜２３のエッチングが進行する際に、オ
フセット絶縁膜２１、サイドウオール２２が現れたとこ
ろでもエッチングが進行し、その結果、図７（ｂ）に示
すように、オフセット絶縁膜２１とサイドウオール２２
が矢印で示す如くエッチングされ、ゲート電極３１を被
覆する絶縁膜２１、２２が薄くなり、配線層３２とゲー
ト電極３１との絶縁耐圧を十分に確保できなくなるとい
う問題が生じてしまう。
【０００９】通常、エッチング選択比をとるため、オフ
セット絶縁膜２１とサイドウオール２２にはＳｉ3 Ｎ4
（シリコンナイトライド）、層間絶縁膜２３にはＳｉＯ
2 （酸化シリコン）が用いられているが、異方性のドラ
イエッチングでは、十分な選択比をとることが困難であ
り、実現できてもその安定性や面内分布が問題になって
いた。
セット絶縁膜２１とサイドウオール２２にはＳｉ3 Ｎ4
（シリコンナイトライド）、層間絶縁膜２３にはＳｉＯ
2 （酸化シリコン）が用いられているが、異方性のドラ
イエッチングでは、十分な選択比をとることが困難であ
り、実現できてもその安定性や面内分布が問題になって
いた。
【００１０】また、サイドウオール２２にＳｉ3 Ｎ4 を
用いると、素子のホットキャリア耐性が不十分であると
いう問題もある。本発明は、上記事情に鑑みなされたも
ので、セルフアラインコンタクトにおいて、素子を直接
覆う絶縁膜がエッチングされておらず、配線層との耐圧
が十分に確保され、また、ホットキャリア耐性にも優れ
ている半導体装置、及び該半導体装置の製造方法を提供
することを目的とする。
用いると、素子のホットキャリア耐性が不十分であると
いう問題もある。本発明は、上記事情に鑑みなされたも
ので、セルフアラインコンタクトにおいて、素子を直接
覆う絶縁膜がエッチングされておらず、配線層との耐圧
が十分に確保され、また、ホットキャリア耐性にも優れ
ている半導体装置、及び該半導体装置の製造方法を提供
することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するため、基板に互いに離間して対向する素子が形成
され、この素子の電極が、上側を被覆する第１絶縁膜と
側壁を被覆する第２絶縁膜とで被覆され、これらの素子
間の基板に配線層が自己整合的に接続されてなる半導体
装置であって、上記第１絶縁膜及び第２絶縁膜と、上記
素子を埋める層間絶縁膜としての第３絶縁膜との間に、
上記配線層が基板と接続する近傍を除いて、該第３絶縁
膜とエッチング比が異なるエッチングストッパー膜が介
在することを特徴とする半導体装置を提供する また、本発明は、上記目的を達成するため、互いに離間
して基板に対向配置された素子を構成する電極と、該電
極の上部を被覆する第１絶縁膜と、該電極の側壁を被覆
する第２絶縁膜とを形成する工程と、上記第１絶縁膜、
第２絶縁膜、及び上記素子間の基板面をエッチングスト
ッパー膜で被覆する工程と、該エッチングストッパー膜
を第３絶縁膜で被覆する工程と、該第３絶縁膜に上記素
子間の基板面に存するエッチングストッパー膜に達する
スルーホールを形成して、エッチングストッパー膜の一
部を露出させる工程と、該露出したエッチングストッパ
ー層を除去して基板面を露出させる工程と、上記スルー
ホールを配線層で埋める工程とを有することを特徴とす
る半導体装置の製造方法を提供する。
成するため、基板に互いに離間して対向する素子が形成
され、この素子の電極が、上側を被覆する第１絶縁膜と
側壁を被覆する第２絶縁膜とで被覆され、これらの素子
間の基板に配線層が自己整合的に接続されてなる半導体
装置であって、上記第１絶縁膜及び第２絶縁膜と、上記
素子を埋める層間絶縁膜としての第３絶縁膜との間に、
上記配線層が基板と接続する近傍を除いて、該第３絶縁
膜とエッチング比が異なるエッチングストッパー膜が介
在することを特徴とする半導体装置を提供する また、本発明は、上記目的を達成するため、互いに離間
して基板に対向配置された素子を構成する電極と、該電
極の上部を被覆する第１絶縁膜と、該電極の側壁を被覆
する第２絶縁膜とを形成する工程と、上記第１絶縁膜、
第２絶縁膜、及び上記素子間の基板面をエッチングスト
ッパー膜で被覆する工程と、該エッチングストッパー膜
を第３絶縁膜で被覆する工程と、該第３絶縁膜に上記素
子間の基板面に存するエッチングストッパー膜に達する
スルーホールを形成して、エッチングストッパー膜の一
部を露出させる工程と、該露出したエッチングストッパ
ー層を除去して基板面を露出させる工程と、上記スルー
ホールを配線層で埋める工程とを有することを特徴とす
る半導体装置の製造方法を提供する。
【００１２】本発明の半導体装置の製造方法は、基板上
に対向して配置された素子の電極を直接被覆する第１絶
縁膜（オフセット絶縁膜）と第２絶縁膜（サイドウオー
ル）とこれらの素子間の基板とをエッチングストッパー
膜で覆い、更にこれらの素子を第３絶縁膜（層間絶縁
膜）で覆い、そして、層間絶縁膜にスルーホールを形成
する。このスルーホール形成時のエッチングは、素子を
覆うエッチングストッパー膜で停止するため、素子を被
覆する絶縁膜をエッチングすることがない。そのため、
スルーホールを形成し、基板面にある露出したエッチン
グストッパー膜を除去することで、素子を覆う絶縁膜を
保護しながらスルーホールを形成することができる。
に対向して配置された素子の電極を直接被覆する第１絶
縁膜（オフセット絶縁膜）と第２絶縁膜（サイドウオー
ル）とこれらの素子間の基板とをエッチングストッパー
膜で覆い、更にこれらの素子を第３絶縁膜（層間絶縁
膜）で覆い、そして、層間絶縁膜にスルーホールを形成
する。このスルーホール形成時のエッチングは、素子を
覆うエッチングストッパー膜で停止するため、素子を被
覆する絶縁膜をエッチングすることがない。そのため、
スルーホールを形成し、基板面にある露出したエッチン
グストッパー膜を除去することで、素子を覆う絶縁膜を
保護しながらスルーホールを形成することができる。
【００１３】このように、素子を覆う絶縁膜はエッチン
グストッパー膜で保護されるので、従来のように層間絶
縁膜とエッチング比が異なる材料を選択する必要がな
く、例えば、サイドウオールとしてホットキャリア耐性
が悪いシリコンナイトライドの代わりにホットキャリア
耐性の良好な酸化シリコンを使用でき、素子のホットキ
ャリア耐性を向上させることができる。
グストッパー膜で保護されるので、従来のように層間絶
縁膜とエッチング比が異なる材料を選択する必要がな
く、例えば、サイドウオールとしてホットキャリア耐性
が悪いシリコンナイトライドの代わりにホットキャリア
耐性の良好な酸化シリコンを使用でき、素子のホットキ
ャリア耐性を向上させることができる。
【００１４】上記半導体装置の製造方法によって製造さ
れた半導体装置は、上記エッチングストッパー膜が素子
を覆っており、スルーホールの基板との接続箇所近傍部
分が除去され、エッチングストッパー膜がその除去され
た部分で、エッチングストッパーとしての機能を果たし
た状態の構造となっている。
れた半導体装置は、上記エッチングストッパー膜が素子
を覆っており、スルーホールの基板との接続箇所近傍部
分が除去され、エッチングストッパー膜がその除去され
た部分で、エッチングストッパーとしての機能を果たし
た状態の構造となっている。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明するが、本発明は、下記の実施形態に限
定されるものではない。本発明の半導体装置の製造方法
の一例について、図１〜図３を用いて説明する。まず、
図１（ａ）に示すように、図示しない素子分離酸化膜を
形成した後、半導体基板１０上に熱酸化法などでゲート
酸化膜２０を形成し、その後、ゲート電極を構成する不
純物導入ポリシリコン３１ａと例えばＷＳｉ３１ｂとを
順次成膜する。次に、オフセット絶縁膜（第１絶縁膜）
２１として、例えば酸化シリコンを５０〜１００ｎｍ程
度の膜厚で成膜する。従来のＳＡＣでは、オフセット絶
縁膜の材料は、層間絶縁層の酸化珪素とエッチング比が
異なるシリコンナイトライドなどを用いる必要があった
が、本発明では、自由に選択することができ、層間絶縁
膜と同じ材料でもなんら差し支えない。その後、レジス
トＲ１をスピンコートなどで成膜し、露光、現像によ
り、ゲート電極配線の形状にパターニングする。
て具体的に説明するが、本発明は、下記の実施形態に限
定されるものではない。本発明の半導体装置の製造方法
の一例について、図１〜図３を用いて説明する。まず、
図１（ａ）に示すように、図示しない素子分離酸化膜を
形成した後、半導体基板１０上に熱酸化法などでゲート
酸化膜２０を形成し、その後、ゲート電極を構成する不
純物導入ポリシリコン３１ａと例えばＷＳｉ３１ｂとを
順次成膜する。次に、オフセット絶縁膜（第１絶縁膜）
２１として、例えば酸化シリコンを５０〜１００ｎｍ程
度の膜厚で成膜する。従来のＳＡＣでは、オフセット絶
縁膜の材料は、層間絶縁層の酸化珪素とエッチング比が
異なるシリコンナイトライドなどを用いる必要があった
が、本発明では、自由に選択することができ、層間絶縁
膜と同じ材料でもなんら差し支えない。その後、レジス
トＲ１をスピンコートなどで成膜し、露光、現像によ
り、ゲート電極配線の形状にパターニングする。
【００１６】次に、図１（ｂ）に示すように、このレジ
ストＲ１をマスクとしてオフセット絶縁膜２１、ゲート
電極材料３１ｂ、３１ａを順次エッチングし、互いに離
間して対向する一対のゲート電極３１とゲート電極３１
の上部を被覆するオフセット絶縁膜２１を形成する。そ
の後、ゲート電極３１をマスクとして、リンなどの不純
物をイオン注入してＬＤＤ（Lightly Doped Drain ）１
１を形成する。
ストＲ１をマスクとしてオフセット絶縁膜２１、ゲート
電極材料３１ｂ、３１ａを順次エッチングし、互いに離
間して対向する一対のゲート電極３１とゲート電極３１
の上部を被覆するオフセット絶縁膜２１を形成する。そ
の後、ゲート電極３１をマスクとして、リンなどの不純
物をイオン注入してＬＤＤ（Lightly Doped Drain ）１
１を形成する。
【００１７】そして、図１（ｃ）に示すように、サイド
ウオールを構成する例えば酸化シリコンを第２絶縁膜２
２ａとして堆積する。この場合も、従来は層間絶縁膜の
酸化シリコンとエッチング比が異なるシリコンナイトラ
イドなどを用いる必要があったが、本発明では、自由に
選択することができ、層間絶縁膜と同じ材料でもなんら
差し支えない。
ウオールを構成する例えば酸化シリコンを第２絶縁膜２
２ａとして堆積する。この場合も、従来は層間絶縁膜の
酸化シリコンとエッチング比が異なるシリコンナイトラ
イドなどを用いる必要があったが、本発明では、自由に
選択することができ、層間絶縁膜と同じ材料でもなんら
差し支えない。
【００１８】その後、図１（ｄ）に示すように、第２絶
縁膜をＲＩＥ（Reactive Ion Etching）等で異方的にエ
ッチングし、サイドウオール２２を形成する。そして、
ソース・ドレイン領域１２を不純物のイオン注入により
形成する。一対のゲート電極３１、３１間の拡散層１
１、１２が両素子の共通拡散層を構成する。
縁膜をＲＩＥ（Reactive Ion Etching）等で異方的にエ
ッチングし、サイドウオール２２を形成する。そして、
ソース・ドレイン領域１２を不純物のイオン注入により
形成する。一対のゲート電極３１、３１間の拡散層１
１、１２が両素子の共通拡散層を構成する。
【００１９】次に、図２（ｅ）に示すように、本発明の
特徴であるエッチングストッパー膜２４を半導体基板１
０全面に形成する。このエッチングストッパー膜２４
は、例えば、Ｔｉ、Ｗ、Ａｌ等の金属膜を形成した後、
酸素をイオン注入することによって金属膜をそれぞれ、
酸化チタン、酸化タングステン、アルミナ等の酸化膜に
し、絶縁化することにより形成することができる。ま
た、酸化は、例えば低温高圧の酸化でもよい。更に、直
接金属酸化膜をスパッタリングなどで形成してもよい。
特徴であるエッチングストッパー膜２４を半導体基板１
０全面に形成する。このエッチングストッパー膜２４
は、例えば、Ｔｉ、Ｗ、Ａｌ等の金属膜を形成した後、
酸素をイオン注入することによって金属膜をそれぞれ、
酸化チタン、酸化タングステン、アルミナ等の酸化膜に
し、絶縁化することにより形成することができる。ま
た、酸化は、例えば低温高圧の酸化でもよい。更に、直
接金属酸化膜をスパッタリングなどで形成してもよい。
【００２０】なお、アルミニウムをシリコン基板に直接
成膜すると、これらが反応するので、アルミニウムとシ
リコン基板の間にバリア膜を介在させる必要がある。即
ち、図４に示すように、バリア膜として例えばシリコン
ナイトライド膜２４ａを形成した後、そのシリコンナイ
トライド膜２４ａ上にアルミニウム膜を形成し、次にア
ルミニウム膜を酸化してアルミナ膜２４ｂを形成する。
この場合、エッチングストッパー膜２４は、２層で構成
されることになる。勿論、その他の膜を加えて３層以上
で構成してもよい。
成膜すると、これらが反応するので、アルミニウムとシ
リコン基板の間にバリア膜を介在させる必要がある。即
ち、図４に示すように、バリア膜として例えばシリコン
ナイトライド膜２４ａを形成した後、そのシリコンナイ
トライド膜２４ａ上にアルミニウム膜を形成し、次にア
ルミニウム膜を酸化してアルミナ膜２４ｂを形成する。
この場合、エッチングストッパー膜２４は、２層で構成
されることになる。勿論、その他の膜を加えて３層以上
で構成してもよい。
【００２１】エッチングストッパー膜２４を金属酸化膜
で構成すると、金属酸化膜は絶縁性に富み、非常に固い
ため、通常の反応性イオンイオンやラジカルとの反応に
よってエッチングすることは困難であるため、次の工程
で成膜する層間絶縁膜と十分なエッチング選択比を確保
することができる。エッチングストッパー膜２４の厚さ
は、例えば５〜１０ｎｍ程度とすることができる。
で構成すると、金属酸化膜は絶縁性に富み、非常に固い
ため、通常の反応性イオンイオンやラジカルとの反応に
よってエッチングすることは困難であるため、次の工程
で成膜する層間絶縁膜と十分なエッチング選択比を確保
することができる。エッチングストッパー膜２４の厚さ
は、例えば５〜１０ｎｍ程度とすることができる。
【００２２】次に、図２（ｆ）に示すように、層間絶縁
膜（第３絶縁膜）２３を、例えばＢＰＳＧを成膜した
後、フローして平坦化することにより形成する。平坦化
は例えばＣＭＰ（化学的機械的研磨）でも行うことがで
きる。その後、レジスト膜Ｒ２を形成した後、露光、現
像してコンタクト孔を形成すべき箇所が開孔した形状の
パターニングを行う。
膜（第３絶縁膜）２３を、例えばＢＰＳＧを成膜した
後、フローして平坦化することにより形成する。平坦化
は例えばＣＭＰ（化学的機械的研磨）でも行うことがで
きる。その後、レジスト膜Ｒ２を形成した後、露光、現
像してコンタクト孔を形成すべき箇所が開孔した形状の
パターニングを行う。
【００２３】そして、図２（ｇ）に示すように、反応性
イオンエッチングなどでレジストＲ２をマスクとして第
１のエッチングでスルーホール４０を形成する。エッチ
ングストッパー膜２４は、層間絶縁膜２３と十分なエッ
チング選択比があるため、エッチングはエッチングスト
ッパー膜２４で停止する。その結果、スルーホール４０
の底面には、基板１０、オフセット絶縁膜２１、サイド
ウオール２２を被覆するエッチングストッパー膜２４が
露出する。
イオンエッチングなどでレジストＲ２をマスクとして第
１のエッチングでスルーホール４０を形成する。エッチ
ングストッパー膜２４は、層間絶縁膜２３と十分なエッ
チング選択比があるため、エッチングはエッチングスト
ッパー膜２４で停止する。その結果、スルーホール４０
の底面には、基板１０、オフセット絶縁膜２１、サイド
ウオール２２を被覆するエッチングストッパー膜２４が
露出する。
【００２４】上記第１のエッチング後、更に第２のエッ
チングを行い、図３（ｈ）に示すように、スルーホール
４０底面に露出したエッチングストッパー膜２４を除去
し、基板表面を露出させる。この第２のエッチングは、
物理的なエッチング機構のみで加工するイオンミリング
やスパッタエッチングを採用することができる。
チングを行い、図３（ｈ）に示すように、スルーホール
４０底面に露出したエッチングストッパー膜２４を除去
し、基板表面を露出させる。この第２のエッチングは、
物理的なエッチング機構のみで加工するイオンミリング
やスパッタエッチングを採用することができる。
【００２５】その後、図３（ｉ）に示すように、レジス
トＲ２を剥離した後、配線材料３２を成膜し、スルーホ
ール４０を配線材料で埋め、セルフアラインコンタクト
を形成することができる。こうして形成されたセルフア
ラインコンタクトは、層間絶縁膜２３にスルーホールを
形成するときのエッチングが、エッチングストッパー膜
２４で確実に停止するため、オフセット絶縁膜２１、サ
イドウオール２２を削ることがない。また、スルーホー
ル４０の底面に露出したエッチングストッパー膜を除去
する際のエッチングは、薄いエッチングストッパー膜を
均一に除去するので、このエッチングでもオフセット絶
縁膜２１、サイドウオール２２を過度にエッチングする
ことはない。
トＲ２を剥離した後、配線材料３２を成膜し、スルーホ
ール４０を配線材料で埋め、セルフアラインコンタクト
を形成することができる。こうして形成されたセルフア
ラインコンタクトは、層間絶縁膜２３にスルーホールを
形成するときのエッチングが、エッチングストッパー膜
２４で確実に停止するため、オフセット絶縁膜２１、サ
イドウオール２２を削ることがない。また、スルーホー
ル４０の底面に露出したエッチングストッパー膜を除去
する際のエッチングは、薄いエッチングストッパー膜を
均一に除去するので、このエッチングでもオフセット絶
縁膜２１、サイドウオール２２を過度にエッチングする
ことはない。
【００２６】従って、従来例で説明したような絶縁耐圧
がとれない形状になることはなく、歩留まり、信頼性が
向上する。また、ゲート電極を覆う絶縁膜が目減りして
しまうことがなく、コンタクトとゲート電極の距離、配
線とゲート電極の距離を確実に保つことができるため、
更なる微細化が可能である。
がとれない形状になることはなく、歩留まり、信頼性が
向上する。また、ゲート電極を覆う絶縁膜が目減りして
しまうことがなく、コンタクトとゲート電極の距離、配
線とゲート電極の距離を確実に保つことができるため、
更なる微細化が可能である。
【００２７】しかも、オフセット絶縁膜とサイドウオー
ルはエッチングストッパー膜で保護されているので、オ
フセット絶縁膜とサイドウオールの材質は、従来のよう
に、層間絶縁膜とのエッチング選択比の観点から制限さ
れることはなく、上記実施形態のように酸化シリコンを
用いることができる。そのため、ホットキャリア耐性が
低いシリコンナイトライドを用いる必要がないので、ホ
ットキャリア耐性に優れた素子を得ることができる。
ルはエッチングストッパー膜で保護されているので、オ
フセット絶縁膜とサイドウオールの材質は、従来のよう
に、層間絶縁膜とのエッチング選択比の観点から制限さ
れることはなく、上記実施形態のように酸化シリコンを
用いることができる。そのため、ホットキャリア耐性が
低いシリコンナイトライドを用いる必要がないので、ホ
ットキャリア耐性に優れた素子を得ることができる。
【００２８】上記工程で製造された半導体装置の構造に
ついて説明すると、半導体装置の一部である素子が、基
板１０に互いに離間して対向して形成されている。この
素子のゲート電極３１は、上側をオフセット絶縁膜２１
で、側面をサイドウオール２２で被覆されている。ま
た、ゲート電極３１間の基板１０には、共通拡散層１
１、１２が形成されている。層間絶縁膜２３が、これら
の素子を被覆している。また、配線層３２が層間絶縁膜
２３を貫通して素子間の基板の拡散層１２に接続され、
拡散層１２に配線層３２が自己整合的に接続されてい
る。更に、配線層３２が基板１０と接触する近傍を除い
て、ゲート電極３１を被覆するオフセット絶縁膜２１、
サイドウオール２２と、層間絶縁膜２３との間には、エ
ッチングストッパー膜２４が介在している。
ついて説明すると、半導体装置の一部である素子が、基
板１０に互いに離間して対向して形成されている。この
素子のゲート電極３１は、上側をオフセット絶縁膜２１
で、側面をサイドウオール２２で被覆されている。ま
た、ゲート電極３１間の基板１０には、共通拡散層１
１、１２が形成されている。層間絶縁膜２３が、これら
の素子を被覆している。また、配線層３２が層間絶縁膜
２３を貫通して素子間の基板の拡散層１２に接続され、
拡散層１２に配線層３２が自己整合的に接続されてい
る。更に、配線層３２が基板１０と接触する近傍を除い
て、ゲート電極３１を被覆するオフセット絶縁膜２１、
サイドウオール２２と、層間絶縁膜２３との間には、エ
ッチングストッパー膜２４が介在している。
【００２９】上記構造の半導体装置は、ゲート電極３１
を被覆する絶縁層２１、２２がエッチングされていない
ため、ゲート電極３１と配線層３２との間の絶縁耐圧が
確保されている。また、サイドウオール２２がホットキ
ャリア耐性に優れている酸化シリコンで構成されている
ので、従来の窒化シリコンで構成された半導体より、ホ
ットキャリア耐性に優れている。
を被覆する絶縁層２１、２２がエッチングされていない
ため、ゲート電極３１と配線層３２との間の絶縁耐圧が
確保されている。また、サイドウオール２２がホットキ
ャリア耐性に優れている酸化シリコンで構成されている
ので、従来の窒化シリコンで構成された半導体より、ホ
ットキャリア耐性に優れている。
【００３０】上記例では、素子として電界効果型トラン
ジスタを例にとって説明したが、フローティングゲート
を有する不揮発性メモリに対しても有効であり、その
他、本発明の要旨を逸脱しない範囲で種々変更可能であ
る。
ジスタを例にとって説明したが、フローティングゲート
を有する不揮発性メモリに対しても有効であり、その
他、本発明の要旨を逸脱しない範囲で種々変更可能であ
る。
【００３１】
【発明の効果】本発明の半導体装置は、セルフアライン
コンタクトにおける耐圧が確保されているものである。
また、本発明の半導体装置の製造方法によれば、セルフ
アラインコンタクトのエッチングを素子の絶縁耐圧を確
保しながら安定に行うことができ、歩留まり、信頼性が
向上する。
コンタクトにおける耐圧が確保されているものである。
また、本発明の半導体装置の製造方法によれば、セルフ
アラインコンタクトのエッチングを素子の絶縁耐圧を確
保しながら安定に行うことができ、歩留まり、信頼性が
向上する。
【図１】（ａ）〜（ｄ）は、本発明の半導体装置の製造
工程を示すそれぞれ断面図である。
工程を示すそれぞれ断面図である。
【図２】（ｅ）〜（ｇ）は、図１に続く製造工程を示す
それぞれ断面図である。
それぞれ断面図である。
【図３】（ｈ）、（ｉ）は、図２に続く製造工程を示す
それぞれ断面図である。
それぞれ断面図である。
【図４】エッチングストッパー膜を２層にした形態を示
す断面図である。
す断面図である。
【図５】（ａ）〜（ｄ）は、従来のセルフアラインコン
タクトを形成する工程を示すそれぞれ断面図である。
タクトを形成する工程を示すそれぞれ断面図である。
【図６】（ｅ）〜（ｇ）は、図５に続く従来の工程を示
すそれぞれ断面図である。
すそれぞれ断面図である。
【図７】（ａ）、（ｂ）は、従来工程の問題点を示すそ
れぞれ断面図である。
れぞれ断面図である。
１０…基板、２０…ゲート絶縁膜、２１…オフセット絶
縁膜（第１絶縁膜）、２２…サイドウオール（第２絶縁
膜）、２３…層間絶縁膜（第３絶縁膜）、２４…エッチ
ングストッパー膜、３１…ゲート電極、４０…コンタク
トホール。
縁膜（第１絶縁膜）、２２…サイドウオール（第２絶縁
膜）、２３…層間絶縁膜（第３絶縁膜）、２４…エッチ
ングストッパー膜、３１…ゲート電極、４０…コンタク
トホール。
Claims (6)
- 【請求項１】基板に互いに離間して対向する素子が形成
され、この素子の電極が、上側を被覆する第１絶縁膜と
側壁を被覆する第２絶縁膜とで被覆され、これらの素子
間の基板に配線層が自己整合的に接続されてなる半導体
装置であって、 上記第１絶縁膜及び第２絶縁膜と、上記素子を埋める層
間絶縁膜としての第３絶縁膜との間に、上記配線層が基
板と接続する近傍を除いて、該第３絶縁膜とエッチング
比が異なるエッチングストッパー膜が介在することを特
徴とする半導体装置。 - 【請求項２】第２絶縁膜が酸化シリコンで構成される請
求項１記載の半導体装置。 - 【請求項３】互いに離間して基板に対向配置された素子
を構成する電極と、該電極の上部を被覆する第１絶縁膜
と、該電極の側壁を被覆する第２絶縁膜とを形成する工
程と、 上記第１絶縁膜、第２絶縁膜、及び上記素子間の基板面
をエッチングストッパー膜で被覆する工程と、 該エッチングストッパー膜を第３絶縁膜で被覆する工程
と、 該第３絶縁膜に上記素子間の基板面に存するエッチング
ストッパー膜に達するスルーホールを形成して、エッチ
ングストッパー膜の一部を露出させる工程と、 該露出したエッチングストッパー層を除去して基板面を
露出させる工程と、 上記スルーホールを配線層で埋める工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項４】エッチングストッパー膜が金属酸化膜で構
成される請求項３記載の半導体装置の製造方法。 - 【請求項５】エッチングストッパー膜の形成が、金属膜
を形成した後、該金属膜を酸化する工程である請求項４
記載の半導体装置の製造方法。 - 【請求項６】エッチングストッパー膜が２層以上の膜か
ら構成される請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138296A JPH09275137A (ja) | 1996-04-03 | 1996-04-03 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138296A JPH09275137A (ja) | 1996-04-03 | 1996-04-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09275137A true JPH09275137A (ja) | 1997-10-21 |
Family
ID=13744754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8138296A Pending JPH09275137A (ja) | 1996-04-03 | 1996-04-03 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09275137A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369355B1 (ko) * | 1999-06-28 | 2003-01-24 | 주식회사 하이닉스반도체 | 고집적 반도체소자의 제조방법 |
| US6586809B2 (en) | 2001-03-15 | 2003-07-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2021507522A (ja) * | 2017-12-20 | 2021-02-22 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 金属膜の高圧酸化 |
-
1996
- 1996-04-03 JP JP8138296A patent/JPH09275137A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369355B1 (ko) * | 1999-06-28 | 2003-01-24 | 주식회사 하이닉스반도체 | 고집적 반도체소자의 제조방법 |
| US6586809B2 (en) | 2001-03-15 | 2003-07-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6806178B2 (en) | 2001-03-15 | 2004-10-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2021507522A (ja) * | 2017-12-20 | 2021-02-22 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | 金属膜の高圧酸化 |
| US12173413B2 (en) | 2017-12-20 | 2024-12-24 | Applied Materials, Inc. | High pressure oxidation of metal films |
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