JPH09325909A - バス制御装置 - Google Patents
バス制御装置Info
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- JPH09325909A JPH09325909A JP8141306A JP14130696A JPH09325909A JP H09325909 A JPH09325909 A JP H09325909A JP 8141306 A JP8141306 A JP 8141306A JP 14130696 A JP14130696 A JP 14130696A JP H09325909 A JPH09325909 A JP H09325909A
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- Japan
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- bus
- cycle
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Abstract
(57)【要約】
【課題】 書き換え可能な不揮発性半導体メモリのリー
ドサイクルとライトサイクルの各バスアクセスのバスア
クセス時間をそれぞれ最適に設定する。 【解決手段】 バス制御部１は、独立したリードサイク
ル数設定レジスタ２およびライトサイクル数設定レジス
タ３とバスサイクルを制御するバスサイクル制御部４か
らなる。命令解読部５は命令（図示せず）の解読を行
い、リードバスアクセスあるいはライトバスアクセスの
有無を認識する。バスアクセスの起動が必要な場合、リ
ードバスアクセスの起動かライトバスアクセスの起動か
を示す判定信号７をバスサイクル制御部４に出力する。
バスサイクル制御部４は、リードサイクル数レジスタ２
とライトサイクル数レジスタ３を参照し、バスサイクル
数を決定する。
ドサイクルとライトサイクルの各バスアクセスのバスア
クセス時間をそれぞれ最適に設定する。 【解決手段】 バス制御部１は、独立したリードサイク
ル数設定レジスタ２およびライトサイクル数設定レジス
タ３とバスサイクルを制御するバスサイクル制御部４か
らなる。命令解読部５は命令（図示せず）の解読を行
い、リードバスアクセスあるいはライトバスアクセスの
有無を認識する。バスアクセスの起動が必要な場合、リ
ードバスアクセスの起動かライトバスアクセスの起動か
を示す判定信号７をバスサイクル制御部４に出力する。
バスサイクル制御部４は、リードサイクル数レジスタ２
とライトサイクル数レジスタ３を参照し、バスサイクル
数を決定する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばフラッシュ
メモリ等の書き換え可能な不揮発性半導体メモリに対す
るリードバスアクセスおよびライトバスアクセスを行う
ためのバス制御装置に関するものである。
メモリ等の書き換え可能な不揮発性半導体メモリに対す
るリードバスアクセスおよびライトバスアクセスを行う
ためのバス制御装置に関するものである。
【０００２】
【従来の技術】以下、従来のマイクロプロセッサについ
て説明する。従来、マイクロプロセッサには、ＳＲＡ
Ｍ、ＤＲＡＭ等の揮発性半導体メモリが内蔵されてい
た。このため、バス制御装置では、バスアクセスに係る
時間の管理方法としてリードバスアクセスとライトバス
アクセスとで区別はなく、設定された同一のアクセス時
間でリードバスアクセスとライトバスアクセスの動作を
行っていた。ところが、最近フラッシュメモリ等に代表
される書き換え可能な不揮発性半導体メモリを用いるマ
イクロプロセッサも増えている。
て説明する。従来、マイクロプロセッサには、ＳＲＡ
Ｍ、ＤＲＡＭ等の揮発性半導体メモリが内蔵されてい
た。このため、バス制御装置では、バスアクセスに係る
時間の管理方法としてリードバスアクセスとライトバス
アクセスとで区別はなく、設定された同一のアクセス時
間でリードバスアクセスとライトバスアクセスの動作を
行っていた。ところが、最近フラッシュメモリ等に代表
される書き換え可能な不揮発性半導体メモリを用いるマ
イクロプロセッサも増えている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ようなフラッシュメモリ等に代表される書き換え可能な
不揮発性半導体メモリでは、その構造上書き込みに要す
る時間は読み出しに要する時間と比べて長く要する。こ
のため、フラッシュメモリ等を用いることで、リードバ
スアクセスのサイクル数（アクセス時間）とライトバス
アクセスのサイクル数（アクセス時間）が異なるバスア
クセスサイクルの起動が必要な場合において、バス制御
装置の構造上、サイクル数レジスタがリードサイクルと
ライトサイクルとで共用となっていて、１種類のアクセ
スのサイクル数しかとれないときは、長い方のサイクル
数（アクセス時間）に合わせて、リードバスアクセスお
よびライトバスアクセスでサイクル数を同じにしてい
た。また、他の方法として、図６に示すように、ソフト
ウェアにより、リードバスアクセスのサイクル数（アク
セス時間）とライトバスアクセスのサイクル数（アクセ
ス時間）の設定を変更することが考えられるが、この場
合、リード・ライト共用のサイクル数レジスタの設定を
頻繁に変更することが必要であり、効率の良いアクセス
が困難であった。
ようなフラッシュメモリ等に代表される書き換え可能な
不揮発性半導体メモリでは、その構造上書き込みに要す
る時間は読み出しに要する時間と比べて長く要する。こ
のため、フラッシュメモリ等を用いることで、リードバ
スアクセスのサイクル数（アクセス時間）とライトバス
アクセスのサイクル数（アクセス時間）が異なるバスア
クセスサイクルの起動が必要な場合において、バス制御
装置の構造上、サイクル数レジスタがリードサイクルと
ライトサイクルとで共用となっていて、１種類のアクセ
スのサイクル数しかとれないときは、長い方のサイクル
数（アクセス時間）に合わせて、リードバスアクセスお
よびライトバスアクセスでサイクル数を同じにしてい
た。また、他の方法として、図６に示すように、ソフト
ウェアにより、リードバスアクセスのサイクル数（アク
セス時間）とライトバスアクセスのサイクル数（アクセ
ス時間）の設定を変更することが考えられるが、この場
合、リード・ライト共用のサイクル数レジスタの設定を
頻繁に変更することが必要であり、効率の良いアクセス
が困難であった。
【０００４】本発明は、上記従来のバス制御装置の問題
点を解決するもので、リードバスアクセスとライトバス
アクセスの各バスアクセスにバスアクセス時間の設定を
各々個別に独立して行うことができ、したがってリード
バスアクセスサイクルとライトバスアクセスサイクルと
でアクセス時間を異ならせて各々最適な時間に設定する
ことができ、しかもリードバスアクセスとライトバスア
クセスのバスサイクル時間の設定を一度行うだけでよ
く、効率よくアクセスを行うことができるバス制御装置
を提供することを目的とする。
点を解決するもので、リードバスアクセスとライトバス
アクセスの各バスアクセスにバスアクセス時間の設定を
各々個別に独立して行うことができ、したがってリード
バスアクセスサイクルとライトバスアクセスサイクルと
でアクセス時間を異ならせて各々最適な時間に設定する
ことができ、しかもリードバスアクセスとライトバスア
クセスのバスサイクル時間の設定を一度行うだけでよ
く、効率よくアクセスを行うことができるバス制御装置
を提供することを目的とする。
【０００５】
【課題を解決するための手段】この課題を解決するため
に、本発明のバス制御装置では、書き換え可能な不揮発
性半導体メモリ等の半導体メモリのリードバスアクセス
時のバスアクセス時間とライトバスアクセス時のバスア
クセス時間とを独立して設定するために、バスサイクル
制御部によるリードバスアクセス時のバスアクセス時間
を設定するリードバスアクセス時間設定手段と、バスサ
イクル制御部によるライトバスアクセス時のバスアクセ
ス時間を設定するライトバスアクセス時間設定手段とを
設けている。
に、本発明のバス制御装置では、書き換え可能な不揮発
性半導体メモリ等の半導体メモリのリードバスアクセス
時のバスアクセス時間とライトバスアクセス時のバスア
クセス時間とを独立して設定するために、バスサイクル
制御部によるリードバスアクセス時のバスアクセス時間
を設定するリードバスアクセス時間設定手段と、バスサ
イクル制御部によるライトバスアクセス時のバスアクセ
ス時間を設定するライトバスアクセス時間設定手段とを
設けている。
【０００６】本発明によると、リードバスアクセスとラ
イトバスアクセスの各バスアクセスに最適なバスアクセ
ス時間を各々個別に独立して行うことができ、したがっ
てリードバスアクセスサイクルとライトバスアクセスサ
イクルとでアクセス時間を異ならせて各々最適な時間に
設定することができ、しかもリードバスアクセスとライ
トバスアクセスのバスサイクル時間の設定を一度行うだ
けでよく、効率よくアクセスを行うことができる。
イトバスアクセスの各バスアクセスに最適なバスアクセ
ス時間を各々個別に独立して行うことができ、したがっ
てリードバスアクセスサイクルとライトバスアクセスサ
イクルとでアクセス時間を異ならせて各々最適な時間に
設定することができ、しかもリードバスアクセスとライ
トバスアクセスのバスサイクル時間の設定を一度行うだ
けでよく、効率よくアクセスを行うことができる。
【０００７】
【発明の実施の形態】この発明のバス制御装置は、命令
解読部の解読結果に基づいて書き換え可能な半導体メモ
リ等の半導体メモリに対するリードバスアクセスおよび
ライトバスアクセスを選択的に実行するバスサイクル制
御部と、前記バスサイクル制御部によるリードバスアク
セス時のバスアクセス時間を設定するリードバスアクセ
ス時間設定手段と、前記バスサイクル制御部によるライ
トバスアクセス時のバスアクセス時間を設定するライト
バスアクセス時間設定手段とを備えている。
解読部の解読結果に基づいて書き換え可能な半導体メモ
リ等の半導体メモリに対するリードバスアクセスおよび
ライトバスアクセスを選択的に実行するバスサイクル制
御部と、前記バスサイクル制御部によるリードバスアク
セス時のバスアクセス時間を設定するリードバスアクセ
ス時間設定手段と、前記バスサイクル制御部によるライ
トバスアクセス時のバスアクセス時間を設定するライト
バスアクセス時間設定手段とを備えている。
【０００８】この構成によると、リードバスアクセスと
ライトバスアクセスの各バスアクセスにバスアクセス時
間の設定を各々個別に独立して行うことができ、リード
バスアクセスサイクルとライトバスアクセスサイクルと
でアクセス時間を異ならせて各々最適な時間に設定する
ことができ、しかもリードバスアクセスとライトバスア
クセスのバスサイクル時間の設定を一度行うだけでよ
く、効率よくアクセスを行うことができる。
ライトバスアクセスの各バスアクセスにバスアクセス時
間の設定を各々個別に独立して行うことができ、リード
バスアクセスサイクルとライトバスアクセスサイクルと
でアクセス時間を異ならせて各々最適な時間に設定する
ことができ、しかもリードバスアクセスとライトバスア
クセスのバスサイクル時間の設定を一度行うだけでよ
く、効率よくアクセスを行うことができる。
【０００９】なお、バスアクセス時間の設定は例えば、
リードバスアクセスとライトバスアクセスを実行する際
の最小時間を単位時間として、その何倍というように設
定し、その値を設定するリードバスアクセス時間設定手
段およびライトバスアクセス時間設定手段は、例えば独
立した２つのレジスタからなる。一方はリードバスアク
セス時間をプログラム設定できるレジスタで、他方はラ
イトバスアクセス時間をプログラム設定できるレジスタ
であり、それらのレジスタの設定は最初に一度行うだけ
でよく、バスアクセスが生じる毎に行う必要はない。そ
して、リード時はリードバスアクセス時間を設定したレ
ジスタを参照し、ライト時はライトバスアクセス時間を
設定したレジスタを参照して、アクセス時間を変更する
ようにしている。これにより、リードバスアクセス時間
とライトバスアクセス時間を各々独立して設定でき、リ
ードバスアクセスとライトバスアクセスとにそれぞれ合
わせてバスアクセス時間の異ならせることができる。
リードバスアクセスとライトバスアクセスを実行する際
の最小時間を単位時間として、その何倍というように設
定し、その値を設定するリードバスアクセス時間設定手
段およびライトバスアクセス時間設定手段は、例えば独
立した２つのレジスタからなる。一方はリードバスアク
セス時間をプログラム設定できるレジスタで、他方はラ
イトバスアクセス時間をプログラム設定できるレジスタ
であり、それらのレジスタの設定は最初に一度行うだけ
でよく、バスアクセスが生じる毎に行う必要はない。そ
して、リード時はリードバスアクセス時間を設定したレ
ジスタを参照し、ライト時はライトバスアクセス時間を
設定したレジスタを参照して、アクセス時間を変更する
ようにしている。これにより、リードバスアクセス時間
とライトバスアクセス時間を各々独立して設定でき、リ
ードバスアクセスとライトバスアクセスとにそれぞれ合
わせてバスアクセス時間の異ならせることができる。
【００１０】以下、本発明の実施の形態について、図１
から図５を用いて説明する。図１は本発明のバス制御装
置の実施の形態の構成を示している。図１において、バ
ス制御装置１は、リードサイクル数を設定するリードバ
スアクセス時間設定手段であるリードサイクル数設定レ
ジスタ２と、ライトサイクル数を設定するライトバスア
クセス時間設定手段であるライトサイクル数設定レジス
タ３と、命令解読部の解読結果に基づいてリードバスサ
イクルとライトバスサイクルを選択的に実行制御するバ
スサイクル制御部４とから構成される。命令解読部５
は、命令（図示せず）の解読を行い、リードバスアクセ
スあるいはライトバスアクセスの有無を認識する。命令
解読部５は、命令解読の結果、リードバスアクセスある
いはライトバスアクセスの起動が必要な場合、リードバ
スアクセスの起動であるのかライトバスアクセスの起動
であるのかを示す判定信号７をバスサイクル制御部４に
供給する。
から図５を用いて説明する。図１は本発明のバス制御装
置の実施の形態の構成を示している。図１において、バ
ス制御装置１は、リードサイクル数を設定するリードバ
スアクセス時間設定手段であるリードサイクル数設定レ
ジスタ２と、ライトサイクル数を設定するライトバスア
クセス時間設定手段であるライトサイクル数設定レジス
タ３と、命令解読部の解読結果に基づいてリードバスサ
イクルとライトバスサイクルを選択的に実行制御するバ
スサイクル制御部４とから構成される。命令解読部５
は、命令（図示せず）の解読を行い、リードバスアクセ
スあるいはライトバスアクセスの有無を認識する。命令
解読部５は、命令解読の結果、リードバスアクセスある
いはライトバスアクセスの起動が必要な場合、リードバ
スアクセスの起動であるのかライトバスアクセスの起動
であるのかを示す判定信号７をバスサイクル制御部４に
供給する。
【００１１】リードサイクル数設定レジスタ２およびラ
イトサイクル数設定レジスタ３は、バスアクセスを実行
する際の最小時間を１サイクルとして、リードサイクル
数およびライトサイクル数がプログラムにより各々独立
して設定され、これによってアクセス時間が設定され
る。一例として、リードサイクル数設定レジスタ２およ
びライトサイクル数設定レジスタ３が、それぞれ２ビッ
トレジスタから構成されているとする。このときリード
サイクル数設定レジスタ２およびライトサイクル数設定
レジスタ３が ‘００’のときに１サイクルアクセス ‘０１’のときに２サイクルアクセス ‘１０’のときに３サイクルアクセス ‘１１’のときに４サイクルアクセス と定義されているとすると、プログラムにより設定され
た２ビットの値のサイクル数の情報ををバスサイクル制
御部４に伝送する。バスサイクル制御部４は命令解読部
７から送られてくるリードバスアクセスの起動であるの
かライトバスアクセスの起動であるのかを示す判定信号
７により、リードサイクル数設定レジスタ２の設定値を
使用するのか、ライトサイクル数設定レジスタ３の設定
値を使用するのかを判定する。上記の判定後、バスサイ
クル制御部４は、リードサイクル数設定レジスタ２の設
定値あるいは、ライトサイクル数設定レジスタ３の設定
値に応じてサイクル数をカウントし、バスアクセスの起
動をかけた命令（図示せず）のバスアクセスの実行が終
了するまで命令解読部５に対し、バス起動中信号８を供
給し、次命令（図示せず）の実行をバスアクセスの有無
にかかわらず停止させる。また、入出力部６に対して
も、バス起動中信号８を供給し、命令解読部５から供給
されるアクセス信号群９の出力を、リードバスサイクル
あるいはライトバスサイクルが終了するまで継続する制
御を行う。
イトサイクル数設定レジスタ３は、バスアクセスを実行
する際の最小時間を１サイクルとして、リードサイクル
数およびライトサイクル数がプログラムにより各々独立
して設定され、これによってアクセス時間が設定され
る。一例として、リードサイクル数設定レジスタ２およ
びライトサイクル数設定レジスタ３が、それぞれ２ビッ
トレジスタから構成されているとする。このときリード
サイクル数設定レジスタ２およびライトサイクル数設定
レジスタ３が ‘００’のときに１サイクルアクセス ‘０１’のときに２サイクルアクセス ‘１０’のときに３サイクルアクセス ‘１１’のときに４サイクルアクセス と定義されているとすると、プログラムにより設定され
た２ビットの値のサイクル数の情報ををバスサイクル制
御部４に伝送する。バスサイクル制御部４は命令解読部
７から送られてくるリードバスアクセスの起動であるの
かライトバスアクセスの起動であるのかを示す判定信号
７により、リードサイクル数設定レジスタ２の設定値を
使用するのか、ライトサイクル数設定レジスタ３の設定
値を使用するのかを判定する。上記の判定後、バスサイ
クル制御部４は、リードサイクル数設定レジスタ２の設
定値あるいは、ライトサイクル数設定レジスタ３の設定
値に応じてサイクル数をカウントし、バスアクセスの起
動をかけた命令（図示せず）のバスアクセスの実行が終
了するまで命令解読部５に対し、バス起動中信号８を供
給し、次命令（図示せず）の実行をバスアクセスの有無
にかかわらず停止させる。また、入出力部６に対して
も、バス起動中信号８を供給し、命令解読部５から供給
されるアクセス信号群９の出力を、リードバスサイクル
あるいはライトバスサイクルが終了するまで継続する制
御を行う。
【００１２】ここで、リードサイクル数設定レジスタ２
およびライトサイクル数設定レジスタ３のビット数を２
ビットとしたが、任意のビット数で構成してもよく、ま
た各設定値を任意のサイクル数に定義してもよいのは当
然である。なお、リードサイクル数設定レジスタ２およ
びライトサイクル数設定レジスタ３で設定されるデータ
とサイクル数の関係を示すテーブルはバスサイクル制御
部４に内蔵している。この場合、上述の設定データとサ
イクル数の関係のテーブルはハードウェア的な回路で実
現しており、その回路をバスサイクル制御部４に内蔵し
ている。なお、バスサイクル制御部４には、テーブル用
のレジスタを内蔵しておき、ソフトウェアで設定データ
とサイクル数の関係のテーブルをレジスタに設定するよ
うにしてもよい。
およびライトサイクル数設定レジスタ３のビット数を２
ビットとしたが、任意のビット数で構成してもよく、ま
た各設定値を任意のサイクル数に定義してもよいのは当
然である。なお、リードサイクル数設定レジスタ２およ
びライトサイクル数設定レジスタ３で設定されるデータ
とサイクル数の関係を示すテーブルはバスサイクル制御
部４に内蔵している。この場合、上述の設定データとサ
イクル数の関係のテーブルはハードウェア的な回路で実
現しており、その回路をバスサイクル制御部４に内蔵し
ている。なお、バスサイクル制御部４には、テーブル用
のレジスタを内蔵しておき、ソフトウェアで設定データ
とサイクル数の関係のテーブルをレジスタに設定するよ
うにしてもよい。
【００１３】図２から図５は本発明の実施の形態におけ
るバス制御装置によるアクセスタイミングを示してい
る。図２はリードバスアクセスのタイミングの一例でリ
ードサイクル数設定レジスタ２が‘００’（＝１サイク
ルアクセス）に設定された場合である。図３はライトバ
スアクセスのタイミングの一例でライトサイクル数設定
レジスタ３が‘００’（＝１サイクルアクセス）に設定
された場合である。図４はリードバスアクセスのタイミ
ングの一例でリードサイクル数設定レジスタ２が‘１
０’（＝３サイクルアクセス）に設定された場合であ
る。図５はライトバスアクセスのタイミングの一例でラ
イトサイクル数設定レジスタ３が‘１１’（＝４サイク
ルアクセス）に設定された場合である。
るバス制御装置によるアクセスタイミングを示してい
る。図２はリードバスアクセスのタイミングの一例でリ
ードサイクル数設定レジスタ２が‘００’（＝１サイク
ルアクセス）に設定された場合である。図３はライトバ
スアクセスのタイミングの一例でライトサイクル数設定
レジスタ３が‘００’（＝１サイクルアクセス）に設定
された場合である。図４はリードバスアクセスのタイミ
ングの一例でリードサイクル数設定レジスタ２が‘１
０’（＝３サイクルアクセス）に設定された場合であ
る。図５はライトバスアクセスのタイミングの一例でラ
イトサイクル数設定レジスタ３が‘１１’（＝４サイク
ルアクセス）に設定された場合である。
【００１４】各図とも、アクセス信号群９がバス起動中
信号８による制御を受け、入出力部６より入出力してい
る状態を示している。入出力部６から入力あるいは出力
される信号としてリードバスアクセス時の ・アドレス出力 ・データ入力 ・リード制御信号 およびライトバスアクセス時の ・アドレス出力 ・データ出力 ・ライト制御信号 がある。
信号８による制御を受け、入出力部６より入出力してい
る状態を示している。入出力部６から入力あるいは出力
される信号としてリードバスアクセス時の ・アドレス出力 ・データ入力 ・リード制御信号 およびライトバスアクセス時の ・アドレス出力 ・データ出力 ・ライト制御信号 がある。
【００１５】図２の１サイクルでのリードバスアクセス
の場合は、１サイクル分のアドレス出力（図の‘有効’
部分）およびリード制御信号出力（図の‘Ｌ’部分）に
より、外部からデータ入力（図の‘有効’部分）され、
リードバスアクセス動作が終了する。図３の１サイクル
でのライトバスアクセスの場合は、１サイクル分のアド
レス出力（図の‘有効’部分）、ライト制御信号出力
（図の‘Ｌ’部分）およびデータ出力（図の‘有効’部
分）によりライトバスアクセス動作が終了する。
の場合は、１サイクル分のアドレス出力（図の‘有効’
部分）およびリード制御信号出力（図の‘Ｌ’部分）に
より、外部からデータ入力（図の‘有効’部分）され、
リードバスアクセス動作が終了する。図３の１サイクル
でのライトバスアクセスの場合は、１サイクル分のアド
レス出力（図の‘有効’部分）、ライト制御信号出力
（図の‘Ｌ’部分）およびデータ出力（図の‘有効’部
分）によりライトバスアクセス動作が終了する。
【００１６】図４の３サイクルでのリードバスアクセス
の場合は、３サイクル分のアドレス出力（図の‘有効’
部分）およびリード制御信号出力（図の‘Ｌ’部分）に
より、外部からデータ入力（図の‘有効’部分）され、
リードバスアクセス動作が終了する。図５の４サイクル
でのライトバスアクセスの場合は、４サイクル分のアド
レス出力（図の‘有効’部分）、ライト制御信号出力
（図の‘Ｌ’部分）およびデータ出力（図の‘有効’部
分）によりライトバスアクセス動作が終了する。
の場合は、３サイクル分のアドレス出力（図の‘有効’
部分）およびリード制御信号出力（図の‘Ｌ’部分）に
より、外部からデータ入力（図の‘有効’部分）され、
リードバスアクセス動作が終了する。図５の４サイクル
でのライトバスアクセスの場合は、４サイクル分のアド
レス出力（図の‘有効’部分）、ライト制御信号出力
（図の‘Ｌ’部分）およびデータ出力（図の‘有効’部
分）によりライトバスアクセス動作が終了する。
【００１７】本発明の実施の形態におけるバス制御装置
は、一例として、リードバスアクセスは３サイクルアク
セスが必要で、かつライトバスアクセスは１サイクルで
アクセスできる場合は、リードサイクル数設定レジスタ
２を‘１０’に、ライトサイクル数設定レジスタ３を
‘００’に設定することで、図４のリードサイクルタイ
ミングと図３のライトサイクルタイミングを発生する。
は、一例として、リードバスアクセスは３サイクルアク
セスが必要で、かつライトバスアクセスは１サイクルで
アクセスできる場合は、リードサイクル数設定レジスタ
２を‘１０’に、ライトサイクル数設定レジスタ３を
‘００’に設定することで、図４のリードサイクルタイ
ミングと図３のライトサイクルタイミングを発生する。
【００１８】また、他の例として、リードバスアクセス
は３サイクルアクセスが必要で、かつライトバスアクセ
スは４サイクル必要な場合は、リードサイクル数設定レ
ジスタ２を‘１０’に、ライトサイクル数設定レジスタ
３を‘１１’に設定することで、図４のリードサイクル
タイミングと図５のライトサイクルタイミングを発生す
る。
は３サイクルアクセスが必要で、かつライトバスアクセ
スは４サイクル必要な場合は、リードサイクル数設定レ
ジスタ２を‘１０’に、ライトサイクル数設定レジスタ
３を‘１１’に設定することで、図４のリードサイクル
タイミングと図５のライトサイクルタイミングを発生す
る。
【００１９】なお、この発明は、フラッシュメモリ等の
書き換え可能な不揮発性半導体メモリだけでなく、通常
のＳＲＡＭ、ＤＲＡＭ等の揮発性半導体メモリにも適用
できる。
書き換え可能な不揮発性半導体メモリだけでなく、通常
のＳＲＡＭ、ＤＲＡＭ等の揮発性半導体メモリにも適用
できる。
【００２０】
【発明の効果】本発明のバス制御装置によれば、リード
バスアクセスとライトバスアクセスの各バスアクセスに
最適なバスアクセス時間の設定を各々個別に独立して行
うことができ、リードバスアクセスサイクルとライトバ
スアクセスサイクルとでアクセス時間を異ならせて各々
最適な時間に設定することができ、しかもリードバスア
クセスとライトバスアクセスのバスサイクル時間の設定
を一度行うだけでよく、効率よくアクセスを行うことが
できるという有利な効果が得られる。
バスアクセスとライトバスアクセスの各バスアクセスに
最適なバスアクセス時間の設定を各々個別に独立して行
うことができ、リードバスアクセスサイクルとライトバ
スアクセスサイクルとでアクセス時間を異ならせて各々
最適な時間に設定することができ、しかもリードバスア
クセスとライトバスアクセスのバスサイクル時間の設定
を一度行うだけでよく、効率よくアクセスを行うことが
できるという有利な効果が得られる。
【図１】本発明の実施の形態におけるバス制御装置の構
成を示したブロック図である。
成を示したブロック図である。
【図２】本発明の実施の形態におけるバス制御装置によ
るリードサイクル（１サイクルアクセス）のアクセスタ
イミングを示したタイムチャートである。
るリードサイクル（１サイクルアクセス）のアクセスタ
イミングを示したタイムチャートである。
【図３】本発明の実施の形態におけるバス制御装置によ
るライトサイクル（１サイクルアクセス）のアクセスタ
イミングを示したタイムチャートである。
るライトサイクル（１サイクルアクセス）のアクセスタ
イミングを示したタイムチャートである。
【図４】本発明の実施の形態におけるバス制御装置によ
るリードサイクル（３サイクルアクセス）のアクセスタ
イミングを示したタイムチャートである。
るリードサイクル（３サイクルアクセス）のアクセスタ
イミングを示したタイムチャートである。
【図５】本発明の実施の形態におけるバス制御装置によ
るライトサイクル（４サイクルアクセス）のアクセスタ
イミングを示したタイムチャートである。
るライトサイクル（４サイクルアクセス）のアクセスタ
イミングを示したタイムチャートである。
【図６】リードサイクル数とライトサイクル数をソフト
ウェアで設定する例を示す概略図である。
ウェアで設定する例を示す概略図である。
１ バス制御装置 ２ リードサイクル数設定レジスタ ３ ライトサイクル数設定レジスタ ４ バスサイクル制御部 ５ 命令解読部 ６ 入出力部 ７ 判定信号 ８ バス起動中信号 ９ アクセス信号群
Claims (2)
- 【請求項１】 命令解読部の解読結果に基づいて半導体
メモリに対するリードバスアクセスおよびライトバスア
クセスを実行するバスサイクル制御部と、前記バスサイ
クル制御部によるリードバスアクセス時のバスアクセス
時間を設定するリードバスアクセス時間設定手段と、前
記バスサイクル制御部によるライトバスアクセス時のバ
スアクセス時間を前記リードバスアクセス時間設定手段
とは独立して設定するライトバスアクセス時間設定手段
とを備えたバス制御装置。 - 【請求項２】 半導体メモリが書き換え可能な不揮発性
半導体メモリである請求項１記載のバス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8141306A JPH09325909A (ja) | 1996-06-04 | 1996-06-04 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8141306A JPH09325909A (ja) | 1996-06-04 | 1996-06-04 | バス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09325909A true JPH09325909A (ja) | 1997-12-16 |
Family
ID=15288830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8141306A Pending JPH09325909A (ja) | 1996-06-04 | 1996-06-04 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09325909A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021125228A (ja) * | 2020-02-03 | 2021-08-30 | インテル・コーポレーション | 不揮発性メモリにおける構成可能な書込みコマンド遅延 |
-
1996
- 1996-06-04 JP JP8141306A patent/JPH09325909A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021125228A (ja) * | 2020-02-03 | 2021-08-30 | インテル・コーポレーション | 不揮発性メモリにおける構成可能な書込みコマンド遅延 |
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