JPH09326682A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09326682A JPH09326682A JP8143908A JP14390896A JPH09326682A JP H09326682 A JPH09326682 A JP H09326682A JP 8143908 A JP8143908 A JP 8143908A JP 14390896 A JP14390896 A JP 14390896A JP H09326682 A JPH09326682 A JP H09326682A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 230000003213 activating effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 9
- 230000007423 decrease Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ＥＣＬ型のセレクタ回路の低電源電圧化を図
る。 【解決手段】 トランジスタ１１，１２及びトランジス
タ２１，２２からなる差動入力回路の一方を活性選択す
るための制御トランジスタ３１〜３４を、これ等差動ト
ランジスタ１１，１２，２１，２２，と並列接続構成と
する。出力回路４はエミッタ接地型のオア回路（トラン
ジスタ４１〜４４）構成とする。これにより、低電源電
圧化が図れる。
る。 【解決手段】 トランジスタ１１，１２及びトランジス
タ２１，２２からなる差動入力回路の一方を活性選択す
るための制御トランジスタ３１〜３４を、これ等差動ト
ランジスタ１１，１２，２１，２２，と並列接続構成と
する。出力回路４はエミッタ接地型のオア回路（トラン
ジスタ４１〜４４）構成とする。これにより、低電源電
圧化が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に電流切替え型のＥＣＬ（エミッタカップルドロ
ジック）半導体集積回路の改良に関するものである。
し、特に電流切替え型のＥＣＬ（エミッタカップルドロ
ジック）半導体集積回路の改良に関するものである。
【０００２】
【従来の技術】従来のこの種の半導体集積回路の例とし
ては、セレクタ回路やまたこのセレクタ回路を用いたマ
スタスレーブ型のＤＦＦ（Ｄタイプフリップフロップ）
等がある。図４，５はセレクタ回路の例であり、図６は
マスタスレーブ型ＤＦＦの回路例である。
ては、セレクタ回路やまたこのセレクタ回路を用いたマ
スタスレーブ型のＤＦＦ（Ｄタイプフリップフロップ）
等がある。図４，５はセレクタ回路の例であり、図６は
マスタスレーブ型ＤＦＦの回路例である。
【０００３】先ず、図４を参照すると、このセレクタ回
路は差動回路構成の第１及び第２の入力回路１，２と、
この両入力回路１，２を外部制御信号により択一的に活
性化する制御回路３とを有している。
路は差動回路構成の第１及び第２の入力回路１，２と、
この両入力回路１，２を外部制御信号により択一的に活
性化する制御回路３とを有している。
【０００４】第１の入力回路１は差動対トランジスタ１
１，１２を有し、トランジスタ１１，１２のベース間に
第１の入力信号ＩＮ−１が印加される。また、第２の入
力回路２は差動対トランジスタ２１，２２を有し、トラ
ンジスタ２１，２２のベース間に第２の入力信号ＩＮ−
２が印加される。制御回路３は差動対トランジスタ３
１，３２を有し、トランジスタ３１，３２のベース間に
制御信号ＣＯＮＴが印加される。
１，１２を有し、トランジスタ１１，１２のベース間に
第１の入力信号ＩＮ−１が印加される。また、第２の入
力回路２は差動対トランジスタ２１，２２を有し、トラ
ンジスタ２１，２２のベース間に第２の入力信号ＩＮ−
２が印加される。制御回路３は差動対トランジスタ３
１，３２を有し、トランジスタ３１，３２のベース間に
制御信号ＣＯＮＴが印加される。
【０００５】トランジスタ１１，２１のコレクタ共通接
続点及びトランジスタ１２，２２のコレクタ接続点と電
源ＶCCとの間にはコレクタ負荷抵抗Ｒ１及びＲ２が夫々
設けられており、これ等コレクタ負荷抵抗Ｒ１，Ｒ２に
より回路出力ＯＵＴが導出される。尚、Ｉ１は回路の動
作電流を生成する電流源である。
続点及びトランジスタ１２，２２のコレクタ接続点と電
源ＶCCとの間にはコレクタ負荷抵抗Ｒ１及びＲ２が夫々
設けられており、これ等コレクタ負荷抵抗Ｒ１，Ｒ２に
より回路出力ＯＵＴが導出される。尚、Ｉ１は回路の動
作電流を生成する電流源である。
【０００６】トランジスタ３１のベースがトランジスタ
３２のベースよりも高電圧になると、トランジスタ３１
はオン、トランジスタ３２はオフとなる。従って、第１
の入力回路１が活性化され、第２の入力回路２は非活性
化される。その結果、回路出力ＯＵＴには、第１の入力
回路１の入力信号ＩＮ−１に応じた出力信号が得られ
る。
３２のベースよりも高電圧になると、トランジスタ３１
はオン、トランジスタ３２はオフとなる。従って、第１
の入力回路１が活性化され、第２の入力回路２は非活性
化される。その結果、回路出力ＯＵＴには、第１の入力
回路１の入力信号ＩＮ−１に応じた出力信号が得られ
る。
【０００７】一方、トランジスタ３２のベースがトラン
ジスタ３１のベースよりも高電位になると、第２の入力
回路２が活性化されるので、回路出力ＯＵＴには、第２
の入力回路２の入力信号ＩＮ−２に応じた出力信号が得
られることになる。
ジスタ３１のベースよりも高電位になると、第２の入力
回路２が活性化されるので、回路出力ＯＵＴには、第２
の入力回路２の入力信号ＩＮ−２に応じた出力信号が得
られることになる。
【０００８】図５は図４の出力回路４としてエミッタフ
ォロワ出力部を設けたものであり、トランジスタ４１，
４２とエミッタ負荷抵抗Ｒ３，Ｒ４とからなっており、
出力駆動能力を向上させ、かつ出力インタフェースレベ
ルを設定可能としたものである。
ォロワ出力部を設けたものであり、トランジスタ４１，
４２とエミッタ負荷抵抗Ｒ３，Ｒ４とからなっており、
出力駆動能力を向上させ、かつ出力インタフェースレベ
ルを設定可能としたものである。
【０００９】図６を参照すると、図５のセレクタ回路を
２個用いてマスタスレーブ型ＤＦＦを構成したものであ
り、前段回路がマスタＦＦ、後段回路がスレーブＦＦと
なっている。尚、図６において、図５と同等部分は同一
符号により示し、マスタＦＦについては、各符号の末尾
に“ａ”を、スレーブＦＦについては、“ｂ”を夫々付
して示している。
２個用いてマスタスレーブ型ＤＦＦを構成したものであ
り、前段回路がマスタＦＦ、後段回路がスレーブＦＦと
なっている。尚、図６において、図５と同等部分は同一
符号により示し、マスタＦＦについては、各符号の末尾
に“ａ”を、スレーブＦＦについては、“ｂ”を夫々付
して示している。
【００１０】マスタＦＦは入力ＩＮ−１をロードする第
１のロード回路（図５では第１の入力回路）１ａと、第
１のラッチ回路（図５では第２の入力回路）２ａと、第
１のロード回路の出力を第１のラッチ回路へ帰還する第
１の帰還回路（図５では出力回路４）４ａと、第１のロ
ード回路１ａと第１のラッチ回路２ａとをクロックＣＬ
Ｋ（図５では制御信号（ＣＯＮＴ）に応じて択一的活性
制御する第１の制御回路３ａとからなる。
１のロード回路（図５では第１の入力回路）１ａと、第
１のラッチ回路（図５では第２の入力回路）２ａと、第
１のロード回路の出力を第１のラッチ回路へ帰還する第
１の帰還回路（図５では出力回路４）４ａと、第１のロ
ード回路１ａと第１のラッチ回路２ａとをクロックＣＬ
Ｋ（図５では制御信号（ＣＯＮＴ）に応じて択一的活性
制御する第１の制御回路３ａとからなる。
【００１１】スレーブＦＦはマスタＦＦの出力をロード
する第２のロード回路１ｂと、第２のラッチ回路２ｂ
と、第２のロード回路の出力を第２のラッチ回路へ帰還
する第２の帰還回路４ｂと、クロックＣＬＫに応じて第
２のロード回路１ｂと第２のラッチ回路２ｂとを択一的
に活性制御する制御回路３ｂとからなる。
する第２のロード回路１ｂと、第２のラッチ回路２ｂ
と、第２のロード回路の出力を第２のラッチ回路へ帰還
する第２の帰還回路４ｂと、クロックＣＬＫに応じて第
２のロード回路１ｂと第２のラッチ回路２ｂとを択一的
に活性制御する制御回路３ｂとからなる。
【００１２】クロック信号ＣＬＫによりトランジスタ３
１ａのベースがトランジスタ３２ａのベースよりも高電
位になると、第１のロード回路１ａが活性化され、第１
のラッチ回路２ａは非活性化される。よって、マスタＦ
Ｆの出力部４ａには入力ＩＮに応じた出力信号が得られ
る。この状態をロード状態とする。
１ａのベースがトランジスタ３２ａのベースよりも高電
位になると、第１のロード回路１ａが活性化され、第１
のラッチ回路２ａは非活性化される。よって、マスタＦ
Ｆの出力部４ａには入力ＩＮに応じた出力信号が得られ
る。この状態をロード状態とする。
【００１３】逆に、クロック信号ＣＬＫによりトランジ
スタ３２ａのベースがトランジスタ３１ａのベースより
も高電位になると、第１のロード回路１ａは非活性化さ
れ、第１のラッチ回路２ａが活性化される。よって、マ
スタＦＦの出力部４ａは、入力ＩＮには関係なく、同じ
出力レベルが維持され続ける。この状態をラッチ状態と
する。
スタ３２ａのベースがトランジスタ３１ａのベースより
も高電位になると、第１のロード回路１ａは非活性化さ
れ、第１のラッチ回路２ａが活性化される。よって、マ
スタＦＦの出力部４ａは、入力ＩＮには関係なく、同じ
出力レベルが維持され続ける。この状態をラッチ状態と
する。
【００１４】スレーブＦＦはクロック信号ＣＬＫがマス
タＦＦとは逆相となる様に印加されているので、マスタ
ＦＦがラッチ状態のときには、スレーブＦＦはロード状
態となって、マスタＦＦのラッチ出力をロードする。マ
スタＦＦがロード状態のときには、スレーブＦＦはラッ
チ状態となって直前のロード出力をラッチする。
タＦＦとは逆相となる様に印加されているので、マスタ
ＦＦがラッチ状態のときには、スレーブＦＦはロード状
態となって、マスタＦＦのラッチ出力をロードする。マ
スタＦＦがロード状態のときには、スレーブＦＦはラッ
チ状態となって直前のロード出力をラッチする。
【００１５】これにより、マスタとスレーブとがロード
状態とラッチ状態とを交互に切換えられることになっ
て、フリップフロップ機能が実現されるのである。
状態とラッチ状態とを交互に切換えられることになっ
て、フリップフロップ機能が実現されるのである。
【００１６】
【発明が解決しようとする課題】一般にトランジスタの
遮断周波数は、動作領域となるある一定の電流を流した
場合、コレクタ−エミッタ間電圧を大きくすると高くな
る。よって、従来回路での回路動作高速化の手法とし
て、信号入力段及び制御信号入力段を構成するトランジ
スタのコレクタ−エミッタ間電圧を限界まで大きくする
ことが不可欠である。
遮断周波数は、動作領域となるある一定の電流を流した
場合、コレクタ−エミッタ間電圧を大きくすると高くな
る。よって、従来回路での回路動作高速化の手法とし
て、信号入力段及び制御信号入力段を構成するトランジ
スタのコレクタ−エミッタ間電圧を限界まで大きくする
ことが不可欠である。
【００１７】しかし、従来回路構成ではコレクタ抵抗，
信号入力段，制御信号入力段，及び定電流源が電源間に
縦に縦続接続されているため、上記コレクタ−エミッタ
間電圧は正電源電圧端子と負電源電圧端子との間に印加
される電源電圧によって制限される。
信号入力段，制御信号入力段，及び定電流源が電源間に
縦に縦続接続されているため、上記コレクタ−エミッタ
間電圧は正電源電圧端子と負電源電圧端子との間に印加
される電源電圧によって制限される。
【００１８】ここで従来回路構成において、回路動作高
速化のために上記コレクタ−エミッタ間電圧が直流動作
点で１Ｖ以上必要であった場合、出力振幅を０．８Ｖ，
定電流源の端子間電圧を１Ｖとすると、電源電圧（ＶCC
−ＶEE）は、 ＶCC−ＶEE＝（０．８Ｖ／２）＋１．０Ｖ＋１．０Ｖ＋
１．０Ｖ＝３．４Ｖ で表され、３．４Ｖ以上が必要となり、これ以下の電源
電圧では上記コレクタ−エミッタ間電圧が低下し、回路
動作速度が低下する。
速化のために上記コレクタ−エミッタ間電圧が直流動作
点で１Ｖ以上必要であった場合、出力振幅を０．８Ｖ，
定電流源の端子間電圧を１Ｖとすると、電源電圧（ＶCC
−ＶEE）は、 ＶCC−ＶEE＝（０．８Ｖ／２）＋１．０Ｖ＋１．０Ｖ＋
１．０Ｖ＝３．４Ｖ で表され、３．４Ｖ以上が必要となり、これ以下の電源
電圧では上記コレクタ−エミッタ間電圧が低下し、回路
動作速度が低下する。
【００１９】以上説明した様に、従来回路構成において
低電源電圧を行うと、上記コレクタ−エミッタ間電圧が
抑圧されてしまうため、回路動作速度を維持して低電源
電圧化を行うには限界がある。
低電源電圧を行うと、上記コレクタ−エミッタ間電圧が
抑圧されてしまうため、回路動作速度を維持して低電源
電圧化を行うには限界がある。
【００２０】本発明の目的は、低電源電圧で回路動作速
度を維持可能な半導体集積回路を提供することである。
度を維持可能な半導体集積回路を提供することである。
【００２１】
【課題を解決するための手段】本発明による半導体集積
回路は、差動対接続構成の第１及び第２のトランジスタ
からなりこれ等トランジスタのベース間に第１の入力が
供給された第１の差動回路と、差動対接続構成の第３及
び第４のトランジスタからなりこれ等トランジスタのベ
ース間に第２の入力が供給された第２の差動回路と、互
いのベースが共通接続され前記第１及び第２のトランジ
スタの各コレクタに各コレクタが夫々接続された第５及
び第６のトランジスタと、互いのベースが共通接続され
前記第３及び第４のトランジスタの各コレクタに各コレ
クタが夫々接続された第７及び第８のトランジスタと、
互いのコレクタが回路出力の一端に共通接続され前記第
１及び第４のトランジスタの各コレクタ出力をベース入
力とする第９及び第１０のトランジスタと、互いのコレ
クタが前記回路出力の他端に共通接続され前記第２及び
第３のトランジスタの各コレクタ出力をベース入力とす
る第１１及び第１２のトランジスタとを含み、前記第５
〜第８のトランジスタの全てのエミッタを共通接続し、
また前記第９〜第１２のトランジスタの全てのエミッタ
を共通接続し、前記第５及び第６のトランジスタのベー
ス共通接続点と前記第７及び第８のトランジスタのベー
ス共通接続点との間に前記第１及び第２の差動回路を択
一的に活性制御する制御信号を供給してなることを特徴
としている。
回路は、差動対接続構成の第１及び第２のトランジスタ
からなりこれ等トランジスタのベース間に第１の入力が
供給された第１の差動回路と、差動対接続構成の第３及
び第４のトランジスタからなりこれ等トランジスタのベ
ース間に第２の入力が供給された第２の差動回路と、互
いのベースが共通接続され前記第１及び第２のトランジ
スタの各コレクタに各コレクタが夫々接続された第５及
び第６のトランジスタと、互いのベースが共通接続され
前記第３及び第４のトランジスタの各コレクタに各コレ
クタが夫々接続された第７及び第８のトランジスタと、
互いのコレクタが回路出力の一端に共通接続され前記第
１及び第４のトランジスタの各コレクタ出力をベース入
力とする第９及び第１０のトランジスタと、互いのコレ
クタが前記回路出力の他端に共通接続され前記第２及び
第３のトランジスタの各コレクタ出力をベース入力とす
る第１１及び第１２のトランジスタとを含み、前記第５
〜第８のトランジスタの全てのエミッタを共通接続し、
また前記第９〜第１２のトランジスタの全てのエミッタ
を共通接続し、前記第５及び第６のトランジスタのベー
ス共通接続点と前記第７及び第８のトランジスタのベー
ス共通接続点との間に前記第１及び第２の差動回路を択
一的に活性制御する制御信号を供給してなることを特徴
としている。
【００２２】そして、前記第１及び第２の差動回路の動
作電流を夫々供給する第１及び第２の電流源と、前記第
５〜第８のトランジスタのエミッタの共通接続点へこれ
等トランジスタの動作電流を供給する第３の電流源と、
前記第９〜第１２のトランジスタのエミッタの共通接続
点へこれ等トランジスタの動作電流を供給する第４の電
流源とを含むことを特徴としている。
作電流を夫々供給する第１及び第２の電流源と、前記第
５〜第８のトランジスタのエミッタの共通接続点へこれ
等トランジスタの動作電流を供給する第３の電流源と、
前記第９〜第１２のトランジスタのエミッタの共通接続
点へこれ等トランジスタの動作電流を供給する第４の電
流源とを含むことを特徴としている。
【００２３】本発明による他の半導体集積回路は、差動
対接続構成の第１及び第２のトランジスタからなりこれ
等トランジスタのベース間に第１の入力が供給された第
１の差動回路と、差動対接続構成の第３及び第４のトラ
ンジスタからなりこれ等トランジスタのベース間に第２
の入力が供給された第２の差動回路と、互いのベースが
共通接続され前記第１及び第２のトランジスタの各コレ
クタに各コレクタが夫々接続された第５及び第６のトラ
ンジスタと、互いのベースが共通接続され前記第３及び
第４のトランジスタの各コレクタに各コレクタが夫々接
続された第７及び第８のトランジスタと、互いのエミッ
タが回路出力の一端に共通接続され前記第１及び第４の
トランジスタの各コレクタ出力をベース入力とする第９
及び第１０のトランジスタと、互いのエミッタが前記回
路出力の他端に共通接続され前記第２及び第３のトラン
ジスタの各コレクタ出力をベース入力とする第１１及び
第１２のトランジスタとを含み、前記第５〜第８のトラ
ンジスタの全てのエミッタを共通接続し、また前記第９
〜第１２のトランジスタの全てのコレクタを共通接続
し、前記第５及び第６のトランジスタのベース共通接続
点と前記第７及び第８のトランジスタのベース共通接続
点との間に前記第１及び第２の差動回路を択一的に活性
制御する制御信号を供給してなることを特徴としてい
る。
対接続構成の第１及び第２のトランジスタからなりこれ
等トランジスタのベース間に第１の入力が供給された第
１の差動回路と、差動対接続構成の第３及び第４のトラ
ンジスタからなりこれ等トランジスタのベース間に第２
の入力が供給された第２の差動回路と、互いのベースが
共通接続され前記第１及び第２のトランジスタの各コレ
クタに各コレクタが夫々接続された第５及び第６のトラ
ンジスタと、互いのベースが共通接続され前記第３及び
第４のトランジスタの各コレクタに各コレクタが夫々接
続された第７及び第８のトランジスタと、互いのエミッ
タが回路出力の一端に共通接続され前記第１及び第４の
トランジスタの各コレクタ出力をベース入力とする第９
及び第１０のトランジスタと、互いのエミッタが前記回
路出力の他端に共通接続され前記第２及び第３のトラン
ジスタの各コレクタ出力をベース入力とする第１１及び
第１２のトランジスタとを含み、前記第５〜第８のトラ
ンジスタの全てのエミッタを共通接続し、また前記第９
〜第１２のトランジスタの全てのコレクタを共通接続
し、前記第５及び第６のトランジスタのベース共通接続
点と前記第７及び第８のトランジスタのベース共通接続
点との間に前記第１及び第２の差動回路を択一的に活性
制御する制御信号を供給してなることを特徴としてい
る。
【００２４】また、前記第１及び第２の差動回路の動作
電流を夫々供給する第１及び第２の電流源と、前記第５
〜第８のトランジスタのベースの共通接続点へこれ等ト
ランジスタの動作電流を供給する第３の電流源とを含む
ことを特徴としている。
電流を夫々供給する第１及び第２の電流源と、前記第５
〜第８のトランジスタのベースの共通接続点へこれ等ト
ランジスタの動作電流を供給する第３の電流源とを含む
ことを特徴としている。
【００２５】更に、本発明による半導体集積回路は、前
記出力端子の一端と他端との間の出力を、前記第２差動
回路の第２の入力として帰還するようにしてフリップフ
ロップとして動作させるようにしたことを特徴としてい
る。
記出力端子の一端と他端との間の出力を、前記第２差動
回路の第２の入力として帰還するようにしてフリップフ
ロップとして動作させるようにしたことを特徴としてい
る。
【００２６】そして、前記フリップフロップを２個有し
て第１及び第２のフリップフロップとし、前記第１のフ
リップフロップの出力を前記第２のフリップフロップの
入力とすることにより、マスタスレーブ型フリップフロ
ップとするようにしたことを特徴としている。
て第１及び第２のフリップフロップとし、前記第１のフ
リップフロップの出力を前記第２のフリップフロップの
入力とすることにより、マスタスレーブ型フリップフロ
ップとするようにしたことを特徴としている。
【００２７】
【発明の実施の形態】本発明の作用を述べる。第１及び
第２の入力回路と制御回路とを互いに並列的に接続し、
各入力回路の出力信号を出力回路により識別して出力端
子へ導出する構成とする。従来の縦型接続に比し、並列
接続構成とすることで、低電源電圧化が可能となる。
第２の入力回路と制御回路とを互いに並列的に接続し、
各入力回路の出力信号を出力回路により識別して出力端
子へ導出する構成とする。従来の縦型接続に比し、並列
接続構成とすることで、低電源電圧化が可能となる。
【００２８】以下に本発明の実施例について図面を用い
て説明する。
て説明する。
【００２９】図１は本発明の一実施例の回路図であり、
図４〜６と同等部分は同一符号により示されている。こ
の図１の回路は図４のセレクタ回路の改良である。
図４〜６と同等部分は同一符号により示されている。こ
の図１の回路は図４のセレクタ回路の改良である。
【００３０】図１において、第１の入力回路１はエミッ
タ共通の差動接続構成のトランジスタ１１，トランジス
タ１２と、ベース共通及びエミッタ共通のトランジスタ
３１，３２とからなり、トランジスタ３１と１１とのコ
レクタが共通接続され、トランジスタ３２と１２とのコ
レクタが共通接続されて並列接続構成となっている。
タ共通の差動接続構成のトランジスタ１１，トランジス
タ１２と、ベース共通及びエミッタ共通のトランジスタ
３１，３２とからなり、トランジスタ３１と１１とのコ
レクタが共通接続され、トランジスタ３２と１２とのコ
レクタが共通接続されて並列接続構成となっている。
【００３１】第２の入力回路２はエミッタ共通の差動対
接続構成のトランジスタ２１，２２と、ベース共通及び
エミッタ共通のトランジスタ３３，トランジスタ３４と
からなり、トランジスタ３３と２１とのコレクタが共通
接続され、トランジスタ３４と２２とのコレクタが共通
接続されて並列接続構成となっている。
接続構成のトランジスタ２１，２２と、ベース共通及び
エミッタ共通のトランジスタ３３，トランジスタ３４と
からなり、トランジスタ３３と２１とのコレクタが共通
接続され、トランジスタ３４と２２とのコレクタが共通
接続されて並列接続構成となっている。
【００３２】出力回路４は４入力オア回路構成であり、
第１及び第２の入力回路１及び２の正相出力（コレクタ
抵抗Ｒ２１，Ｒ２２の出力）がベース入力とされるトラ
ンジスタ４２，４４が共通コネクタ負荷Ｒ２５を有す
る。また、第１及び第２の入力回路１及び２の逆相出力
（コレクタ抵抗Ｒ２０，Ｒ２３の出力）がベース入力と
されるトランジスタ４１，４３が共通コレクタ負荷Ｒ２
４を有する。これ等コレクタ負荷Ｒ２４，Ｒ２５の出力
が回路出力ＯＵＴとなる。
第１及び第２の入力回路１及び２の正相出力（コレクタ
抵抗Ｒ２１，Ｒ２２の出力）がベース入力とされるトラ
ンジスタ４２，４４が共通コネクタ負荷Ｒ２５を有す
る。また、第１及び第２の入力回路１及び２の逆相出力
（コレクタ抵抗Ｒ２０，Ｒ２３の出力）がベース入力と
されるトランジスタ４１，４３が共通コレクタ負荷Ｒ２
４を有する。これ等コレクタ負荷Ｒ２４，Ｒ２５の出力
が回路出力ＯＵＴとなる。
【００３３】回路入力ＩＮ−１は第１の入力回路１のベ
ース入力となっており、ＩＮ−２は入力回路２のベース
入力となっている。
ース入力となっており、ＩＮ−２は入力回路２のベース
入力となっている。
【００３４】電流源Ｉ４は第１の入力回路１のトランジ
スタ１１，１２の動作電流を生成し、電流源Ｉ５は第２
の入力回路２のトランジスタ２１，２２の動作電流を生
成する。電流源Ｉ１はトランジスタ３１〜３４のエミッ
タ共通接続点へ動作電流を供給し、電流源Ｉ６は出力回
路４のトランジスタ４１〜４４の共通エミッタ接続点へ
電流を供給するものである。
スタ１１，１２の動作電流を生成し、電流源Ｉ５は第２
の入力回路２のトランジスタ２１，２２の動作電流を生
成する。電流源Ｉ１はトランジスタ３１〜３４のエミッ
タ共通接続点へ動作電流を供給し、電流源Ｉ６は出力回
路４のトランジスタ４１〜４４の共通エミッタ接続点へ
電流を供給するものである。
【００３５】そして、トランジスタ３１，３２の共通ベ
ース接続点とトランジスタ３３，３４の共通ベース接続
点との間に外部制御信号ＣＯＮＴが印加される構成とな
っている。
ース接続点とトランジスタ３３，３４の共通ベース接続
点との間に外部制御信号ＣＯＮＴが印加される構成とな
っている。
【００３６】ここで、入力信号の基準入力端子（トラン
ジスタ１２，２１の共通ベース）には、入力信号のハイ
レベルとローレベルの中間電位が供給されており、制御
信号ＣＯＮＴの基準入力端子（トランジスタ３３，３４
の共通ベース）には、制御信号ＣＯＮＴのハイレベルと
ローレベルの中間電位が供給されている。
ジスタ１２，２１の共通ベース）には、入力信号のハイ
レベルとローレベルの中間電位が供給されており、制御
信号ＣＯＮＴの基準入力端子（トランジスタ３３，３４
の共通ベース）には、制御信号ＣＯＮＴのハイレベルと
ローレベルの中間電位が供給されている。
【００３７】以下、回路動作について説明するが、説明
の簡略化のため抵抗Ｒ２０〜Ｒ２５の抵抗値を全て同じ
Ｒc とし、定電流源Ｉ１，Ｉ４〜Ｉ６の電流値を全て同
じＩeeとして説明する。
の簡略化のため抵抗Ｒ２０〜Ｒ２５の抵抗値を全て同じ
Ｒc とし、定電流源Ｉ１，Ｉ４〜Ｉ６の電流値を全て同
じＩeeとして説明する。
【００３８】今、制御信号としてハイレベルの信号が入
力された場合、定電流源Ｉ１の電流はトランジスタ３
１，３２に夫々Ｉee／２が流れ、第２の入力回路２のト
ランジスタ３３，３４はオフ状態となるため、第１の入
力回路１の出力端子Ｘ，反転Ｘの電位は、第２の入力回
路２の出力端子Ｙ，反転Ｙの電位に比べＲc ×（Ｉee／
２）低くなる。
力された場合、定電流源Ｉ１の電流はトランジスタ３
１，３２に夫々Ｉee／２が流れ、第２の入力回路２のト
ランジスタ３３，３４はオフ状態となるため、第１の入
力回路１の出力端子Ｘ，反転Ｘの電位は、第２の入力回
路２の出力端子Ｙ，反転Ｙの電位に比べＲc ×（Ｉee／
２）低くなる。
【００３９】逆に、制御信号としてローレベルの信号が
入力された場合、定電流源Ｉ１の電流はトランジスタ３
３，３４に夫々Ｉee／２が流れ、第１の入力回路１のト
ランジスタ３１，３２はオフ状態となるため、第２の入
力回路２の出力端子Ｙ，反転Ｙの電位は、第１の入力回
路１の出力端子Ｘ，反転Ｘの電位に比べＲc ×（Ｉee／
２）低くなる。
入力された場合、定電流源Ｉ１の電流はトランジスタ３
３，３４に夫々Ｉee／２が流れ、第１の入力回路１のト
ランジスタ３１，３２はオフ状態となるため、第２の入
力回路２の出力端子Ｙ，反転Ｙの電位は、第１の入力回
路１の出力端子Ｘ，反転Ｘの電位に比べＲc ×（Ｉee／
２）低くなる。
【００４０】すなわち、第１及び第２の入力ＩＮ−１，
ＩＮ−２に同じ信号が入力されても、制御信号ＣＯＮＴ
によって、第１の入力回路１の出力端子Ｘ，反転Ｘの電
位と第２の入力回路２の出力端子Ｙ，反転Ｙの電位には
電位差が生じる。
ＩＮ−２に同じ信号が入力されても、制御信号ＣＯＮＴ
によって、第１の入力回路１の出力端子Ｘ，反転Ｘの電
位と第２の入力回路２の出力端子Ｙ，反転Ｙの電位には
電位差が生じる。
【００４１】ここで、出力回路４を構成するトランジス
タ４１〜４４はエミッタを共通接続されたオア回路であ
るため、出力回路４の入力されるＸ，反転Ｘ，Ｙ，反転
Ｙの４つの信号のうち、最高電位の信号が入力されたト
ランジスタのみに定電流源Ｉ６の電流Ｉeeが流れ、他の
３つのトランジスタはオフ状態となる。
タ４１〜４４はエミッタを共通接続されたオア回路であ
るため、出力回路４の入力されるＸ，反転Ｘ，Ｙ，反転
Ｙの４つの信号のうち、最高電位の信号が入力されたト
ランジスタのみに定電流源Ｉ６の電流Ｉeeが流れ、他の
３つのトランジスタはオフ状態となる。
【００４２】よって、制御信号にハイレベルの信号が入
力された場合は、第２の入力ＩＮ−２がハイレベルの時
に、第２の入力回路２の出力端子Ｙが最高電位となり、
第２の入力信号ＩＮ−２がローレベルの時に、第２の入
力回路２の出力端子反転Ｙが最高電位となるため、第１
の入力ＩＮ−１とは無関係に、第２の入力ＩＮ−２が出
力ＯＵＴから送出される。
力された場合は、第２の入力ＩＮ−２がハイレベルの時
に、第２の入力回路２の出力端子Ｙが最高電位となり、
第２の入力信号ＩＮ−２がローレベルの時に、第２の入
力回路２の出力端子反転Ｙが最高電位となるため、第１
の入力ＩＮ−１とは無関係に、第２の入力ＩＮ−２が出
力ＯＵＴから送出される。
【００４３】逆に制御信号ＣＯＮＴにローレベルの信号
が入力された場合は、第１の入力ＩＮ−１がハイレベル
の時に第１の入力回路１の出力端子Ｘが最高電位とな
り、第１の入力ＩＮ−１がローレベルの時に第１の入力
回路１の出力端子反転Ｘが最高電位となるため、第２の
ＩＮ−２とは無関係に、第１の入力ＩＮ−１が出力ＯＵ
Ｔから導出される。
が入力された場合は、第１の入力ＩＮ−１がハイレベル
の時に第１の入力回路１の出力端子Ｘが最高電位とな
り、第１の入力ＩＮ−１がローレベルの時に第１の入力
回路１の出力端子反転Ｘが最高電位となるため、第２の
ＩＮ−２とは無関係に、第１の入力ＩＮ−１が出力ＯＵ
Ｔから導出される。
【００４４】上記説明のように、出力ＯＵＴには第１の
入力ＩＮ−１と第２の入力ＩＮ−２のどちらかが制御信
号ＣＯＮＴによって選択されて出力されるため、セレク
タ機能が実現される。
入力ＩＮ−１と第２の入力ＩＮ−２のどちらかが制御信
号ＣＯＮＴによって選択されて出力されるため、セレク
タ機能が実現される。
【００４５】この回路構成における回路動作高速化は、
第１及び第２信号入力回路を構成するトランジスタと、
出力回路を構成するトランジスタのコレクタ−エミッタ
間電圧を大きくすることが不可欠である。
第１及び第２信号入力回路を構成するトランジスタと、
出力回路を構成するトランジスタのコレクタ−エミッタ
間電圧を大きくすることが不可欠である。
【００４６】ここで、回路動作高速化のために、上記ト
ランジスタのコレクタ−エミッタ間電圧が直流動作点で
１Ｖ以上必要であった場合、出力振幅を０．８Ｖ、定電
流源の端子間電圧を１Ｖ、トランジスタのベース−エミ
ッタ間電圧を０．８Ｖ、正電源端子の電圧をＶCC、負電
源端子の電圧をＶEEとすると、出力回路を構成するトラ
ンジスタ４１〜４４のエミッタ電位は、出力ＯＵＴの中
間電位が０．８／２Ｖであるため、 ＶCC−（０．８Ｖ／２）−１Ｖ＝ＶCC−１．４Ｖ となる。
ランジスタのコレクタ−エミッタ間電圧が直流動作点で
１Ｖ以上必要であった場合、出力振幅を０．８Ｖ、定電
流源の端子間電圧を１Ｖ、トランジスタのベース−エミ
ッタ間電圧を０．８Ｖ、正電源端子の電圧をＶCC、負電
源端子の電圧をＶEEとすると、出力回路を構成するトラ
ンジスタ４１〜４４のエミッタ電位は、出力ＯＵＴの中
間電位が０．８／２Ｖであるため、 ＶCC−（０．８Ｖ／２）−１Ｖ＝ＶCC−１．４Ｖ となる。
【００４７】更に、第１及び第２信号入力回路の出力信
号Ｘ，反転Ｘ，Ｙ，反転Ｙの中間電位（ＶIO）は、 （ＶIO）＝（ＶCC−１．４Ｖ）＋０．８Ｖ＝ＶCC−１．６Ｖ…（式１．１） で表され、ＶIOがＶCC−０．６Ｖ以下でなければ、出力
回路を構成するトランジスタ４１〜４４のコレクタ−エ
ミッタ間電圧が１Ｖ以上確保できない。
号Ｘ，反転Ｘ，Ｙ，反転Ｙの中間電位（ＶIO）は、 （ＶIO）＝（ＶCC−１．４Ｖ）＋０．８Ｖ＝ＶCC−１．６Ｖ…（式１．１） で表され、ＶIOがＶCC−０．６Ｖ以下でなければ、出力
回路を構成するトランジスタ４１〜４４のコレクタ−エ
ミッタ間電圧が１Ｖ以上確保できない。
【００４８】また、第１及び第２の入力回路の出力信号
Ｘ，反転Ｘ，Ｙ，反転Ｙの中間電位（ＶIO）は、入力回
路１，２を構成するトランジスタのコレクタ端子と接続
されているため、 ＶIO＝ＶEE＋１Ｖ＋１Ｖ＝ＶEE＋２Ｖ…（式１．２） としても表され、上記ＶEE＋２Ｖ以上でなければ、第１
及び第２の入力回路１，２を構成するトランジスタのコ
レクタ−エミッタ間電圧が１Ｖ以上確保できない。
Ｘ，反転Ｘ，Ｙ，反転Ｙの中間電位（ＶIO）は、入力回
路１，２を構成するトランジスタのコレクタ端子と接続
されているため、 ＶIO＝ＶEE＋１Ｖ＋１Ｖ＝ＶEE＋２Ｖ…（式１．２） としても表され、上記ＶEE＋２Ｖ以上でなければ、第１
及び第２の入力回路１，２を構成するトランジスタのコ
レクタ−エミッタ間電圧が１Ｖ以上確保できない。
【００４９】よって正電源端子と負電源端子の間に印加
される電源電圧（ＶCC−ＶEE）は、上記（式１．１）
（式１．２）より ＶCC−ＶEE＝２．０Ｖ＋０．６Ｖ ＝２．６Ｖ となり、２．６Ｖ以上であれば、上記コレクタ−エミッ
タ間電圧を確保することが可能となる。
される電源電圧（ＶCC−ＶEE）は、上記（式１．１）
（式１．２）より ＶCC−ＶEE＝２．０Ｖ＋０．６Ｖ ＝２．６Ｖ となり、２．６Ｖ以上であれば、上記コレクタ−エミッ
タ間電圧を確保することが可能となる。
【００５０】図２は本発明の他の実施例の回路図であ
り、図１の実施例の出力回路４の構成を変えたものであ
り、他の構成は図１のそれと同一であるので、当該出力
回路についてのみ説明する。
り、図１の実施例の出力回路４の構成を変えたものであ
り、他の構成は図１のそれと同一であるので、当該出力
回路についてのみ説明する。
【００５１】第１及び第２の入力回路１及び２の正相出
力をベース入力とするトランジスタ４２，４４はエミッ
タ共通とされ、コレクタ接地のオア回路であり、第１及
び第２の入力回路１及び２の逆相出力をベース入力とす
るトランジスタ４１，４３はエミッタ共通とされ、コレ
クタ接地のオア回路であり、各エミッタ抵抗Ｒ３，Ｒ４
から回路出力ＯＵＴが得られる。
力をベース入力とするトランジスタ４２，４４はエミッ
タ共通とされ、コレクタ接地のオア回路であり、第１及
び第２の入力回路１及び２の逆相出力をベース入力とす
るトランジスタ４１，４３はエミッタ共通とされ、コレ
クタ接地のオア回路であり、各エミッタ抵抗Ｒ３，Ｒ４
から回路出力ＯＵＴが得られる。
【００５２】本実施例においても、図１の回路例と同一
条件として、以下に動作を説明する。尚、定電流源Ｉ
４，Ｉ６の電流値をＩee1 とし、定電流源Ｉ１のそれを
Ｉee2とする。
条件として、以下に動作を説明する。尚、定電流源Ｉ
４，Ｉ６の電流値をＩee1 とし、定電流源Ｉ１のそれを
Ｉee2とする。
【００５３】ここで第１及び第２の入力回路１及び２に
ついては、図１の実施例と同じであるため回路動作は変
わらないが、定電流源Ｉ１の電流値がＩee2 であるた
め、制御信号による第１及び第２の入力回路の出力信号
の電位差はＲc ×（Ｉee2 ／２）となる。
ついては、図１の実施例と同じであるため回路動作は変
わらないが、定電流源Ｉ１の電流値がＩee2 であるた
め、制御信号による第１及び第２の入力回路の出力信号
の電位差はＲc ×（Ｉee2 ／２）となる。
【００５４】またトランジスタ４１，４３及びトランジ
スタ４２，４４による第１及び第２のコレクタ接地オア
出力回路は、ベースに入力される２つの信号のうち、高
い電位の信号が入力されたトランジスタがオン状態とな
り、低い電位が入力されたトランジスタはオフ状態とな
るため、一方の出力端子には第１のコレクタ接地オア回
路に入力される信号のうち、電位の高い方の信号がベー
ス−エミッタ間電圧分低下して出力され、他方の出力端
子には第２のコレクタ接地オア回路に入力される信号の
うち、電位の高い方の信号がベース−エミッタ間電圧分
低下して、夫々出力される。
スタ４２，４４による第１及び第２のコレクタ接地オア
出力回路は、ベースに入力される２つの信号のうち、高
い電位の信号が入力されたトランジスタがオン状態とな
り、低い電位が入力されたトランジスタはオフ状態とな
るため、一方の出力端子には第１のコレクタ接地オア回
路に入力される信号のうち、電位の高い方の信号がベー
ス−エミッタ間電圧分低下して出力され、他方の出力端
子には第２のコレクタ接地オア回路に入力される信号の
うち、電位の高い方の信号がベース−エミッタ間電圧分
低下して、夫々出力される。
【００５５】この動作においては、制御信号により電位
が下がった第１または第２の入力回路の出力信号のハイ
レベルが、制御信号により電位が下がっていない第１ま
たは第２の入力回路の出力信号のローレベルより低く設
定しなければならない。
が下がった第１または第２の入力回路の出力信号のハイ
レベルが、制御信号により電位が下がっていない第１ま
たは第２の入力回路の出力信号のローレベルより低く設
定しなければならない。
【００５６】すなわち、Ｉee1 ≦（Ｉee2 ／２）の条件
を満たしていなければならない。この条件を満たしてい
れば、出力ＯＵＴには第１及び第２の入力信号ＩＮ−１
及びＩＮ−２のどちらかが、制御信号ＣＯＮＴにより選
択されて出力されるので、セレクタ機能が可能となるの
である。
を満たしていなければならない。この条件を満たしてい
れば、出力ＯＵＴには第１及び第２の入力信号ＩＮ−１
及びＩＮ−２のどちらかが、制御信号ＣＯＮＴにより選
択されて出力されるので、セレクタ機能が可能となるの
である。
【００５７】この回路構成における回路動作高速化は、
第１及び第２の入力回路１，２を構成するトランジスタ
のコレクタ−エミッタ間電圧を大きくすることが不可欠
である。
第１及び第２の入力回路１，２を構成するトランジスタ
のコレクタ−エミッタ間電圧を大きくすることが不可欠
である。
【００５８】ここで回路動作高速化のために、上記コレ
クタ−エミッタ間電圧が直流動作点で１Ｖ以上必要であ
った場合、出力振幅を０．８Ｖ、定電流源の端子間電圧
を１Ｖ、定電流源２８，２９の電流値をＩee、定電流源
３０の電流値をＩee×２とし、正電源端子の電圧をＶC
C，負電源端子の電圧をＶEEとすると、コレクタ負荷抵
抗Ｒc には出力振幅を決定する定電流源Ｉ４またはＩ６
の１／２の電流と、制御信号により選択されて流れる定
電流源Ｉ１の１／４の電流が夫々流れるため、第１及び
第２の入力回路の出力信号Ｘ，反転Ｘ，Ｙ，反転Ｙの中
間電位（ＶIO）は、 ＶIO＝ＶCC−（Ｒc ×Ｉee／２）−（Ｒc ×Ｉee／２） ＝ＶCC−（Ｒc ×Ｉee） であり、Ｒc ×Ｉee＝出力振幅（０．８Ｖ）であるた
め、 ＶIO＝ＶCC−０．８Ｖ…（式２．１） で表される。
クタ−エミッタ間電圧が直流動作点で１Ｖ以上必要であ
った場合、出力振幅を０．８Ｖ、定電流源の端子間電圧
を１Ｖ、定電流源２８，２９の電流値をＩee、定電流源
３０の電流値をＩee×２とし、正電源端子の電圧をＶC
C，負電源端子の電圧をＶEEとすると、コレクタ負荷抵
抗Ｒc には出力振幅を決定する定電流源Ｉ４またはＩ６
の１／２の電流と、制御信号により選択されて流れる定
電流源Ｉ１の１／４の電流が夫々流れるため、第１及び
第２の入力回路の出力信号Ｘ，反転Ｘ，Ｙ，反転Ｙの中
間電位（ＶIO）は、 ＶIO＝ＶCC−（Ｒc ×Ｉee／２）−（Ｒc ×Ｉee／２） ＝ＶCC−（Ｒc ×Ｉee） であり、Ｒc ×Ｉee＝出力振幅（０．８Ｖ）であるた
め、 ＶIO＝ＶCC−０．８Ｖ…（式２．１） で表される。
【００５９】また、第１及び第２の入力回路の出力信号
Ｘ，反転Ｘ，Ｙ，反転Ｙの中間電位（ＶIO）は、入力回
路を構成するトランジスタのコレクタ端子と接続されて
いるため、 ＶIO＝ＶEE＋１Ｖ＋１Ｖ ＝ＶEE＋２Ｖ…（式２．２） としても表され、上記ＶEE＋２Ｖ以上でなければ、第１
及び第２の入力回路を構成するトランジスタのコレクタ
−エミッタ間電圧が１Ｖ以上確保できない。
Ｘ，反転Ｘ，Ｙ，反転Ｙの中間電位（ＶIO）は、入力回
路を構成するトランジスタのコレクタ端子と接続されて
いるため、 ＶIO＝ＶEE＋１Ｖ＋１Ｖ ＝ＶEE＋２Ｖ…（式２．２） としても表され、上記ＶEE＋２Ｖ以上でなければ、第１
及び第２の入力回路を構成するトランジスタのコレクタ
−エミッタ間電圧が１Ｖ以上確保できない。
【００６０】よって正電源端子と負電源端子の間に印加
される電源電圧（ＶCC−ＶEE）は、上記（式２．１），
（式２．２）より ＶCC−ＶEE＝０．８Ｖ＋２Ｖ ＝２．８Ｖ となり、２．８Ｖ以上であれば上記コレクタ−エミッタ
間電圧を保つことが可能となる。
される電源電圧（ＶCC−ＶEE）は、上記（式２．１），
（式２．２）より ＶCC−ＶEE＝０．８Ｖ＋２Ｖ ＝２．８Ｖ となり、２．８Ｖ以上であれば上記コレクタ−エミッタ
間電圧を保つことが可能となる。
【００６１】図３は本発明の更に他の実施例の回路図で
あり、図２の実施例回路をマスタスレーブ型ＤＦＦ回路
として構成したものであり、図２と同等部分は同一符号
により示している。
あり、図２の実施例回路をマスタスレーブ型ＤＦＦ回路
として構成したものであり、図２と同等部分は同一符号
により示している。
【００６２】すなわち、図２に示したセレクタ回路を２
個用いてマスタスレーブ型ＤＦＦとしており、前段回路
がマスタＦＦ，後段回路がスレーブＦＦであり、マスタ
ＦＦについては各符号の末尾に“ａ”を、スレーブＦＦ
については“ｂ”を夫々付している。
個用いてマスタスレーブ型ＤＦＦとしており、前段回路
がマスタＦＦ，後段回路がスレーブＦＦであり、マスタ
ＦＦについては各符号の末尾に“ａ”を、スレーブＦＦ
については“ｂ”を夫々付している。
【００６３】この回路構成において、入力信号基準電位
入力端子（トランジスタ１２のベース）には入力信号Ｉ
Ｎのハイレベルとローレベルの中間電位が入力される。
また、クロック信号基準電位入力端子（トランジスタ３
３ａ，３４ａ，３１ｂ，３２ｂの共通ベース）には、ク
ロック信号ＣＬＫのハイレベルとローレベルの中間電位
が入力され、スレーブ部の出力端子に接続された出力Ｏ
ＵＴから、正相及び逆相信号が出力される。
入力端子（トランジスタ１２のベース）には入力信号Ｉ
Ｎのハイレベルとローレベルの中間電位が入力される。
また、クロック信号基準電位入力端子（トランジスタ３
３ａ，３４ａ，３１ｂ，３２ｂの共通ベース）には、ク
ロック信号ＣＬＫのハイレベルとローレベルの中間電位
が入力され、スレーブ部の出力端子に接続された出力Ｏ
ＵＴから、正相及び逆相信号が出力される。
【００６４】以下、回路動作について説明するが、マス
タ部，スレーブ部の各回路動作については、図２のセレ
クタ回路と変わらず、第１の入力回路１を第１及び第２
ロード回路１ａ，１ｂとし、第２の入力回路を第１及び
第２ラッチ回路２ａ，２ｂとし、制御信号ＣＯＮＴをク
ロック信号ＣＬＫと読み替えれば良いので、簡略化す
る。
タ部，スレーブ部の各回路動作については、図２のセレ
クタ回路と変わらず、第１の入力回路１を第１及び第２
ロード回路１ａ，１ｂとし、第２の入力回路を第１及び
第２ラッチ回路２ａ，２ｂとし、制御信号ＣＯＮＴをク
ロック信号ＣＬＫと読み替えれば良いので、簡略化す
る。
【００６５】マスタ部においてクロック信号電位がハイ
レベルのとき、第１ロード回路１ａの出力信号Ｘ，反転
Ｘが出力回路４ａで選択され、マスタ部の出力端子に出
力される。この時の状態がロード状態である。
レベルのとき、第１ロード回路１ａの出力信号Ｘ，反転
Ｘが出力回路４ａで選択され、マスタ部の出力端子に出
力される。この時の状態がロード状態である。
【００６６】逆にクロック信号電位がローレベルのと
き、第１ラッチ回路２ａの出力信号Ｙ，反転Ｙが出力回
路４ａで選択され、マスタ部の出力端子に出力される。
この時の状態がラッチ状態である。
き、第１ラッチ回路２ａの出力信号Ｙ，反転Ｙが出力回
路４ａで選択され、マスタ部の出力端子に出力される。
この時の状態がラッチ状態である。
【００６７】スレーブ部においては、逆にクロック信号
電位がハイレベルのときラッチ状態となり、クロック信
号電位がローレベルの時ロード状態となる。
電位がハイレベルのときラッチ状態となり、クロック信
号電位がローレベルの時ロード状態となる。
【００６８】この様に、クロック信号によってマスタ部
とスレーブ部がロード状態とラッチ状態とに切換えら
れ、フリップフロップ機能が実現される。
とスレーブ部がロード状態とラッチ状態とに切換えら
れ、フリップフロップ機能が実現される。
【００６９】この回路構成における回路動作高速化は、
夫々のロード回路とラッチ回路を構成するトランジスタ
のコレクタ−エミッタ間電圧を大きくすることが不可欠
であることは図２の例と同様であり、図２の例で説明し
た全く同じ条件が成立し、よってＶCC−ＶEEの電圧が
２．８Ｖ以上であれば各トランジスタのコレクタ−エミ
ッタ間電圧を１Ｖ以上に保って高速性を維持可能とな
る。
夫々のロード回路とラッチ回路を構成するトランジスタ
のコレクタ−エミッタ間電圧を大きくすることが不可欠
であることは図２の例と同様であり、図２の例で説明し
た全く同じ条件が成立し、よってＶCC−ＶEEの電圧が
２．８Ｖ以上であれば各トランジスタのコレクタ−エミ
ッタ間電圧を１Ｖ以上に保って高速性を維持可能とな
る。
【００７０】
【発明の効果】以上述べた如く、本発明によれば、従来
例に比較して０．６Ｖ（３．４Ｖ−２．８Ｖ）以上の低
電源電圧化を図って高速性を維持できるという効果があ
る。
例に比較して０．６Ｖ（３．４Ｖ−２．８Ｖ）以上の低
電源電圧化を図って高速性を維持できるという効果があ
る。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】本発明の更に他の実施例の回路図である。
【図４】従来のセレクタ回路の一例を示す図である。
【図５】従来のセレクタ回路の他の例を示す図である。
【図６】従来のマスタスレーブ型のＤＦＦの一例を示す
図である。
図である。
１，２ 入力回路 ４ 出力回路 Ｉ１〜Ｉ５ 電流源 Ｒ３，Ｒ４， Ｒ２０〜Ｒ２５ 抵抗
Claims (6)
- 【請求項１】 差動対接続構成の第１及び第２のトラン
ジスタからなりこれ等トランジスタのベース間に第１の
入力が供給された第１の差動回路と、差動対接続構成の
第３及び第４のトランジスタからなりこれ等トランジス
タのベース間に第２の入力が供給された第２の差動回路
と、互いのベースが共通接続され前記第１及び第２のト
ランジスタの各コレクタに各コレクタが夫々接続された
第５及び第６のトランジスタと、互いのベースが共通接
続され前記第３及び第４のトランジスタの各コレクタに
各コレクタが夫々接続された第７及び第８のトランジス
タと、互いのコレクタが回路出力の一端に共通接続され
前記第１及び第４のトランジスタの各コレクタ出力をベ
ース入力とする第９及び第１０のトランジスタと、互い
のコレクタが前記回路出力の他端に共通接続され前記第
２及び第３のトランジスタの各コレクタ出力をベース入
力とする第１１及び第１２のトランジスタとを含み、前
記第５〜第８のトランジスタの全てのエミッタを共通接
続し、また前記第９〜第１２のトランジスタの全てのエ
ミッタを共通接続し、前記第５及び第６のトランジスタ
のベース共通接続点と前記第７及び第８のトランジスタ
のベース共通接続点との間に前記第１及び第２の差動回
路を択一的に活性制御する制御信号を供給してなること
を特徴とする半導体集積回路。 - 【請求項２】 前記第１及び第２の差動回路の動作電流
を夫々供給する第１及び第２の電流源と、前記第５〜第
８のトランジスタのエミッタの共通接続点へこれ等トラ
ンジスタの動作電流を供給する第３の電流源と、前記第
９〜第１２のトランジスタのエミッタの共通接続点へこ
れ等トランジスタの動作電流を供給する第４の電流源と
を含むことを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】 差動対接続構成の第１及び第２のトラン
ジスタからなりこれ等トランジスタのベース間に第１の
入力が供給された第１の差動回路と、差動対接続構成の
第３及び第４のトランジスタからなりこれ等トランジス
タのベース間に第２の入力が供給された第２の差動回路
と、互いのベースが共通接続され前記第１及び第２のト
ランジスタの各コレクタに各コレクタが夫々接続された
第５及び第６のトランジスタと、互いのベースが共通接
続され前記第３及び第４のトランジスタの各コレクタに
各コレクタが夫々接続された第７及び第８のトランジス
タと、互いのエミッタが回路出力の一端に共通接続され
前記第１及び第４のトランジスタの各コレクタ出力をベ
ース入力とする第９及び第１０のトランジスタと、互い
のエミッタが前記回路出力の他端に共通接続され前記第
２及び第３のトランジスタの各コレクタ出力をベース入
力とする第１１及び第１２のトランジスタとを含み、前
記第５〜第８のトランジスタの全てのエミッタを共通接
続し、また前記第９〜第１２のトランジスタの全てのコ
レクタを共通接続し、前記第５及び第６のトランジスタ
のベース共通接続点と前記第７及び第８のトランジスタ
のベース共通接続点との間に前記第１及び第２の差動回
路を択一的に活性制御する制御信号を供給してなること
を特徴とする半導体集積回路。 - 【請求項４】 前記第１及び第２の差動回路の動作電流
を夫々供給する第１及び第２の電流源と、前記第５〜第
８のトランジスタのベースの共通接続点へこれ等トラン
ジスタの動作電流を供給する第３の電流源とを含むこと
を特徴とする請求項３記載の半導体集積回路。 - 【請求項５】 請求項３または４記載の半導体集積回路
の前記出力端子の一端と他端との間の出力を、前記第２
差動回路の第２の入力として帰還するようにしてフリッ
プフロップとして動作させるようにしたことを特徴とす
る半導体集積回路。 - 【請求項６】 前記フリップフロップを２個有して第１
及び第２のフリップフロップとし、前記第１のフリップ
フロップの出力を前記第２のフリップフロップの入力と
することにより、マスタスレーブ型フリップフロップと
するようにしたことを特徴とする請求項５記載の半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8143908A JPH09326682A (ja) | 1996-06-06 | 1996-06-06 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8143908A JPH09326682A (ja) | 1996-06-06 | 1996-06-06 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09326682A true JPH09326682A (ja) | 1997-12-16 |
Family
ID=15349885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8143908A Withdrawn JPH09326682A (ja) | 1996-06-06 | 1996-06-06 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09326682A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004098061A1 (de) * | 2003-04-28 | 2004-11-11 | Austriamicrosystems Ag | Flip-flop-schaltungsanordnung |
| JP2006041942A (ja) * | 2004-07-27 | 2006-02-09 | Kawasaki Microelectronics Kk | 差動型論理回路 |
| JP2007251735A (ja) * | 2006-03-17 | 2007-09-27 | Yokogawa Electric Corp | マルチプレクサ回路 |
-
1996
- 1996-06-06 JP JP8143908A patent/JPH09326682A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2004098061A1 (de) * | 2003-04-28 | 2004-11-11 | Austriamicrosystems Ag | Flip-flop-schaltungsanordnung |
| KR100808121B1 (ko) * | 2003-04-28 | 2008-02-29 | 오스트리아마이크로시스템즈 아게 | 플립-플롭 회로 조립체 |
| US7626433B2 (en) | 2003-04-28 | 2009-12-01 | Austriamicrosystems Ag | Flip-flop circuit assembly |
| JP2006041942A (ja) * | 2004-07-27 | 2006-02-09 | Kawasaki Microelectronics Kk | 差動型論理回路 |
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