JPH10116227A - キャッシュメモリの書き戻し制御システム - Google Patents

Abstract

(57)【要約】 【課題】 メモリへの書き戻しを行う場合のシステムの
性能向上を図る。 【解決手段】 書き戻しデータを格納するバッファを用
途別に設ける。第１のバッファ１３は、ＣＰＵアクセス
が原因でメインメモリ４０への書き戻しを行う場合に、
そのデータを格納するためバッファである。第２のバッ
ファ１５は、メモリバス３０からのアクセスが原因でメ
インメモリ４０への書き戻しを行う場合に、その書き戻
しデータを格納するためのバッファである。キャッシュ
メモリ制御部１４は、第２のバッファ１５にデータが格
納された場合は、第１のバッファ１３のデータの有無に
かかわらず、第２のバッファ１５のデータを優先して書
き戻す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ（中央処理
装置）に接続されるキャッシュメモリの書き戻し制御を
行うキャッシュメモリの書き戻し制御システムに関す
る。

【０００２】

【従来の技術】従来より、ＣＰＵを含めたシステムの性
能向上のため、キャッシュメモリにメインメモリへの書
き戻しデータを一時的に格納するバッファを設けたもの
があった。

【０００３】図２は、従来のキャッシュメモリの書き戻
し制御システムを示す構成図である。図のシステムは、
キャッシュメモリユニット１００、ＣＰＵ２０、メモリ
バス３０、メインメモリ４０、他のデバイス５０からな
る。

【０００４】キャッシュメモリユニット１００は、ＣＰ
Ｕ２０とメモリバス３０との間に設けられ、メインメモ
リ４０のデータをキャッシングするメモリであり、タグ
メモリ１０１、キャッシュメモリ１０２、アドレス用バ
ッファ１０３、データ用バッファ１０４、キャッシュメ
モリ制御部１０５を備えている。

【０００５】タグメモリ１０１は、タグアドレスを格納
するメモリで、ＣＰＵ２０とアドレスバスを介して接続
されている。また、キャッシュメモリ１０２は、実際の
キャッシングデータを格納するためのメモリであり、Ｃ
ＰＵ２０とはデータバスを介して接続されている。更
に、アドレス用バッファ１０３は、書き戻しを行うタグ
アドレスをバッファリングするためのバッファ、データ
用バッファ１０４は、実際にメインメモり４０への書き
戻しを行うデータをバッファリングするためのバッファ
であり、これらのバッファはメモリバス３０に接続され
ている。

【０００６】メインメモリ４０は、メモリバス３０に接
続され、ＣＰＵ２０が実行する命令やデータを格納する
ＲＡＭ等のメモリである。更に、他のデバイス５０は、
メインメモリ４０のデータを用いて処理を行う例えば、
他のＣＰＵといったデバイスである。

【０００７】このようなシステム構成において、メイン
メモリ４０への書き戻しが発生した場合、アドレス用バ
ッファ１０３に書き戻しアドレスを、データ用バッファ
１０４に書き戻しデータを転送することにより、アドレ
スおよびデータがメモリバス３０に書き戻されることを
待たずにキャッシュメモリユニット１００をアクセス可
能にすることができる。これにより、ＣＰＵ２０からの
キャッシュメモリユニット１００に対する次のアクセス
を受け付けることができる状態になり、システム性能を
向上させることができる。そして、アドレス用バッファ
１０３およびデータ用バッファ１０４に格納された書き
戻しデータは、キャッシュメモリ制御部１０５により、
メモリバス３０がアクセス可能な状態になってから送出
する。

【０００８】また、通常、ＣＰＵ２０とキャッシュメモ
リユニット１００の動作速度とメモリバスの速度は、例
えば、５０ＭＨｚに対して２５ＭＨｚといったように異
なっている。このため、上記のアドレス用バッファ１０
３およびデータ用バッファ１０４は、この場合の速度の
緩衝を行う機能も有している。

【０００９】

【発明が解決しようとする課題】ところで、上記のよう
なキャッシュメモリユニット１００からメインメモリ４
０への書き戻しが発生するのは、以下の場合である。 (1) ＣＰＵ２０からのアクセスがあり、該当するデータ
がキャッシュメモリ１０２に登録されておらず、かつ、
読み込むための空きがなく、データの入れ換えが発生す
る場合。 (2) メモリバス３０上で、他のデバイス５０によりメイ
ンメインメモリ４０に対する書き換えが発生し、該当す
るデータがキャッシュメモリ１０２に登録されていた場
合。の２通りである。

【００１０】ここで、(2) の場合、メモリバス３０上の
他のデバイス５０を待たせることになるので、システム
性能を向上させるためにも、この(2) の処理を優先させ
る必要がある。しかしながら、上記のような構成の場
合、先に(1) による処理のため、アドレス用バッファ１
０３およびデータ用バッファ１０４が使用されている状
態で、(2) が発生した場合、(2) の処理は、(1) の処理
が終了するまで待たされることになる。即ち、このよう
な場合は、先に(1) の処理を行ってバッファ１０３、１
０４を空にし、次に(2) の処理を行うという順序とな
る。その結果、システム性能の向上の妨げとなる問題が
あり、このような問題を解決することのできるキャッシ
ュメモリの書き戻し制御システムの実現が望まれてい
た。

【００１１】

【課題を解決するための手段】本発明は、前述の課題を
解決するため次の構成を採用する。 〈請求項１の構成〉ＣＰＵアクセスが原因でメモリへの
書き戻しを行う場合に、書き戻しデータを格納するため
の第１のバッファと、メモリバスからのアクセスが原因
でメモリへの書き戻しを行う場合に、書き戻しデータを
格納するための第２のバッファと、第２のバッファにデ
ータが格納された場合は、第１のバッファのデータの有
無にかかわらず、第２のバッファのデータを優先して書
き戻すキャッシュメモリ制御部とを備えたことを特徴と
するキャッシュメモリの書き戻し制御システムである。

【００１２】〈請求項１の説明〉ＣＰＵアクセスが原因
でメモリへの書き戻しを行う場合とは、例えば、キャッ
シュメモリからのデータの入れ換えを行う場合である
が、これ以外の場合であってもよい。また、メモリバス
からのアクセスが原因でメモリへの書き戻しを行う場合
とは、例えば、他のデバイスからのメモリへの書き換え
が発生し、かつ、このデータがキャッシュメモリに登録
されていた場合である。ここで、他のデバイスとは、前
記のＣＰＵとは異なる他のＣＰＵであるが、これ以外の
種々のデバイスであってもよい。

【００１３】キャッシュメモリ制御部は、第２のバッフ
ァにデータが格納された場合、第１のバッファのデータ
の有無にかかわらず、第２のバッファのデータを優先し
てメモリに書き戻す。

【００１４】これにより、従来であれば、メモリバス上
のアクセスが原因である書き戻しが発生し、この時、バ
ッファに書き戻しデータが存在していた場合は、これを
一旦書き戻してからでないと、バッファに書き込めなか
ったのに対し、請求項１の発明では、メモリバス上のア
クセスが原因である書き戻し処理を優先して行うため、
システムの性能向上を図ることができる。

【００１５】〈請求項２の構成〉ＣＰＵアクセスが原因
でメモリへの書き戻しを行う場合に、書き戻しデータを
格納するための第１のバッファと、メモリバスからのア
クセスが原因でメモリへの書き戻しを行う場合に、書き
戻しデータを格納するための、それぞれが書き戻しの優
先度を有する複数のバッファと、これら複数のバッファ
のいずれかにデータが格納された場合は、第１のバッフ
ァのデータの有無にかかわらず、複数のバッファのデー
タを優先して書き戻すと共に、複数のバッファのうち複
数のバッファにデータが格納された場合は、書き戻しの
優先度に応じて書き戻しを行うキャッシュメモリ制御部
とを備えたことを特徴とするキャッシュメモリの書き戻
し制御システムである。

【００１６】〈請求項２の説明〉請求項２の発明は、請
求項１の発明におけるメモリバスからのアクセスによる
書き戻しのためのバッファを複数個とし、それぞれに書
き戻しの優先度を設けたものである。これにより、メモ
リへの書き戻しを行う他のデバイスが複数有るようなシ
ステムであってもその性能向上を図ることができる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。 《具体例》 〈構成〉図１は本発明のキャッシュメモリの書き戻し制
御システムの具体例を示す構成図である。図のシステム
は、キャッシュメモリユニット１０、ＣＰＵ２０、メモ
リバス３０、メインメモリ４０、他のデバイス５０から
なり、キャッシュメモリユニット１０以外の構成につい
ては、従来と同様であるため、ここでの説明は省略す
る。

【００１８】キャッシュメモリユニット１０は、タグメ
モリ１１、キャッシュメモリ１２、第１のバッファ１
３、キャッシュメモリ制御部１４、第２のバッファ１５
からなる。タグメモリ１１およびキャッシュメモリ１２
は、従来のタグメモリ１０１およびキャッシュメモリ１
０２と同様である。また、第１のバッファ１３は、ＣＰ
Ｕ２０からのアクセスが原因でメインメモリ４０への書
き戻しを行う場合にそのデータを一時格納するバッファ
であり、アドレス用バッファ１３ａ、データ用バッファ
１３ｂからなる。これらアドレス用バッファ１３ａおよ
びデータ用バッファ１３ｂは、従来のアドレス用バッフ
ァ１０３およびデータ用バッファ１０４と同様に、タグ
アドレスおよびデータを格納するバッファである。

【００１９】また、第２のバッファ１５は、メモリバス
３０からのアクセスが原因でメインメモリ４０への書き
戻しを行う場合にそのデータを一時格納するためのバッ
ファであり、アドレス用バッファ１５ａ、データ用バッ
ファ１５ｂからなる。これらアドレス用バッファ１５ａ
およびデータ用バッファ１５ｂは、アドレス用バッファ
１３ａおよびデータ用バッファ１３ｂと同様に、タグア
ドレスおよびデータを格納するバッファである。

【００２０】〈動作〉ＣＰＵ２０からのアクセスが原因
で書き戻しが発生した場合、そのタグアドレスおよびデ
ータは、第１のバッファ１３（アドレス用バッファ１３
ａおよびデータ用バッファ１３ｂ）に転送される。そし
て、メモリバス３０がアクセス可能な状態になると、キ
ャッシュメモリ制御部１４は、メインメモリ４０への書
き戻し処理を行う。

【００２１】一方、メモリバス３０上のアクセスが原因
で書き戻しが発生した場合、そのタグアドレスおよびデ
ータは、第２のバッファ１５（アドレス用バッファ１５
ａおよびデータ用バッファ１５ｂ）に転送され、メモリ
バス３０がアクセス可能な状態になると、このデータを
メインメモリ４０に書き戻す。

【００２２】また、第２のバッファ１５にデータが格納
された時、第１のバッファ１３にもデータが格納されて
いた場合、キャッシュメモリ制御部１４は、第２のバッ
ファ１５のデータを優先的に書き戻す。即ち、第２のバ
ッファ１５にデータが転送された場合は、第１のバッフ
ァ１３にデータが存在しているか否かにかかわらず、第
２のバッファ１５のデータを優先して書き戻す。

【００２３】〈効果〉以上説明したように、従来であれ
ば、メモリバス３０上のアクセスが原因である書き戻し
が発生し、この時、バッファに書き戻しデータが存在し
ていた場合は、これを一旦書き戻してからでないと、バ
ッファに書き込めなかったのに対し、本具体例では、第
２のバッファ１５を設け、この書き戻し処理を優先して
行うため、システムの性能向上を図ることができる。

【００２４】《利用形態の説明》上記具体例では、メモ
リバス３０上のアクセスが原因である書き戻しに用いる
バッファとして第２のバッファ１５のみを設けたが、他
のデバイス５０からのメモリアクセスによる書き戻しで
も優先度を付けたい場合がある。このような場合は、Ｃ
ＰＵ２０からのアクセスが原因である書き戻しに用いる
バッファ以外に、その優先度の数のバッファを設け、こ
れらのバッファに同時にデータが存在した場合は、その
優先度に応じて書き戻し処理を制御するよう構成しても
よい。

【図面の簡単な説明】

【図１】本発明の具体例によるキャッシュメモリの書き
戻し制御システムの構成図である。

【図２】従来のキャッシュメモリの書き戻し制御システ
ムの構成図である。

【符号の説明】

１３ 第１のバッファ １４ キャッシュメモリ制御部 １５ 第２のバッファ ２０ ＣＰＵ ３０ メモリバス ４０ メインメモリ ５０ 他のデバイス

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵアクセスが原因でメモリへの書き
   戻しを行う場合に、当該書き戻しデータを格納するため
   の第１のバッファと、 メモリバスからのアクセスが原因でメモリへの書き戻し
   を行う場合に、当該書き戻しデータを格納するための第
   ２のバッファと、 前記第２のバッファにデータが格納された場合は、前記
   第１のバッファのデータの有無にかかわらず、当該第２
   のバッファのデータを優先して書き戻すキャッシュメモ
   リ制御部とを備えたことを特徴とするキャッシュメモリ
   の書き戻し制御システム。
2. 【請求項２】 ＣＰＵアクセスが原因でメモリへの書き
   戻しを行う場合に、当該書き戻しデータを格納するため
   の第１のバッファと、 メモリバスからのアクセスが原因でメモリへの書き戻し
   を行う場合に、当該書き戻しデータを格納するための、
   それぞれが書き戻しの優先度を有する複数のバッファ
   と、 前記複数のバッファのいずれかにデータが格納された場
   合は、前記第１のバッファのデータの有無にかかわら
   ず、前記複数のバッファのデータを優先して書き戻すと
   共に、前記複数のバッファのうち複数のバッファにデー
   タが格納された場合は、書き戻しの優先度に応じて書き
   戻しを行うキャッシュメモリ制御部とを備えたことを特
   徴とするキャッシュメモリの書き戻し制御システム。