JPH10125873A - 半導体集積回路装置および半導体基板の主表面上にアーチ型ゲート電界効果トランジスタ（ｆｅｔ）を形成する製造方法 - Google Patents

半導体集積回路装置および半導体基板の主表面上にアーチ型ゲート電界効果トランジスタ（ｆｅｔ）を形成する製造方法

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JPH10125873A
JPH10125873A JP9282105A JP28210597A JPH10125873A JP H10125873 A JPH10125873 A JP H10125873A JP 9282105 A JP9282105 A JP 9282105A JP 28210597 A JP28210597 A JP 28210597A JP H10125873 A JPH10125873 A JP H10125873A
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semiconductor
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Neil Shunke J
ジェイ・ネイル・シュンケ
Zateruka David
デイビッド・ザテルカ
S Taylor Thomas
トーマス・エス・テイラー
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Abstract

(57)【要約】 【課題】 平面ゲート技術で達成できるよりも所与のチ
ャネル幅当りのピッチがより微細なＭＯＳＦＥＴおよ
び、それを製造する方法を提供する。 【解決手段】 半導体基板（２２）の主表面上に間隔を
おいて形成された第１および第２のソース／ドレイン領
域と絶縁膜を介して半導体基板の前記主表面上に形成さ
れたゲート電極（２６）とを有するアーチ型ゲートＭＯ
ＳＦＥＴである。ゲート電極は、第１および第２のソー
ス／ドレイン領域の間のチャネル長を規定する第１の方
向および第１の方向と垂直でありチャネル幅（Ａ）を規
定する第２の方向に延びている。半導体基板の表面はチ
ャネル幅方向に弓状であり、ゲート電極は半導体基板の
表面の弓状の形に沿った形状を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】この発明は、一般に、半導体集積回路装
置に関し、より特定的には、アーチ型ゲート構造を備え
る新規の金属酸化物半導体電界効果トランジスタ（ＭＯ
ＳＦＥＴ）を有する半導体集積回路装置に関する。この
発明はさらに、アーチ型ゲート構造を有するＭＯＳＦＥ
Ｔの製造方法に関する。
【０００２】
【関連技術】ＦＥＴはほとんどあらゆる半導体集積回路
装置の基本構成要素である。複数のＭＯＳＦＥＴを有す
る半導体集積回路装置の１つが、記憶された情報をラン
ダムに入力／出力することのできるいわゆるＤＲＡＭ
（ダイナミックランダムアクセスメモリ）である。ＤＲ
ＡＭは、複数の行および列に配置された複数のメモリセ
ルを含み、各メモリセルはそこに接続されたトランジス
タおよびキャパシタを含む。図１は、従来のＤＲＡＭの
一部の平面図である。図１では、ソース／ドレイン領域
に接続される（図示しない）ビット線用の後に形成され
るコンタクトホールが示されている。図２は、図１の従
来のＤＲＡＭの線２−２に沿った断面図であり、図３は
図１の従来のＤＲＡＭの線３−３に沿った断面図であ
り、ＭＯＳＦＥＴ用のいわゆる平面（標準）ゲート配置
を示している。図２を参照すると、分離フィールド酸化
膜２０がＰ型シリコン基板２２上に選択的に形成され、
複数の素子形成領域４０を規定し、キャパシタ誘電体５
４が分離フィールド酸化膜２０およびシリコン基板２２
上に選択的に形成され、キャパシタ電極５６がキャパシ
タ誘電体５４上に選択的に形成されている。分離／ゲー
ト誘電体２４が、キャパシタ電極５６、分離フィールド
酸化膜２０、およびシリコン基板２２上に選択的に形成
される。分離／ゲート誘電体２４はシリコン基板２２上
でゲート誘電体として作用し、プロセスに依存して、キ
ャパシタ電極５６上に形成される分離／ゲート誘電体の
部分と同時に形成されても形成されなくてもよい。トラ
ンジスタゲート電極２６が分離／ゲート誘電体２４上に
形成される。各素子形成領域内の分離フィールド酸化膜
２０の対向する端部の間の距離Ａは、トランジスタの一
定のチャネル幅を規定し、ある素子形成領域内の分離フ
ィールド酸化膜２０の端部と、隣接する素子の分離フィ
ールド酸化膜２０の対応する端部との間の距離Ｘ1 はト
ランジスタのピッチを規定する。Ａ／Ｘ1 は、トランジ
スタのチャネル幅とピッチとの比率を規定する。
【０００３】図２に示す従来のＤＲＡＭの平面ゲート構
造を有するＭＯＳＦＥＴを備える部分を製造する方法
が、図４から図１１を参照して説明される。
【０００４】図４を参照すると、シリコン酸化膜からな
り、５０−１０００Åの膜厚を有する酸化膜２８が、熱
酸化を用いてＰ型シリコン基板２２の表面上に成長す
る。続いて、シリコン窒化（Ｓｉ3 Ｎ4 ）膜３２が酸化
膜２８上に形成され、フォトレジスト膜３４がシリコン
窒化膜３２上に形成されそしてパターニングされる。シ
リコン窒化膜３２は図５に示すように選択的にエッチン
グされ、酸化膜２８の部分を露出する。この後、露出し
た酸化膜２８を介してシリコン基板２２へ、約１×１０
12から１×１０14／ｃｍ2 のドーズ量のボロンイオンが
注入され、そして図６に示すようにフォトレジスト膜３
４が除去される。次に、たとえばＳｉＯ2の分離フィー
ルド酸化膜２０が、図７に示すようにシリコン窒化膜３
２を耐酸化マスクとして使用して選択酸化法（ＬＯＣＯ
Ｓ）により形成される。分離フィールド酸化膜２０の最
終的な膜厚は、デザインルールに基づいて決定され、分
離フィールド酸化膜２０の膜厚が所定の最終的な膜厚に
酸化膜２８の膜厚を加えたものとほぼ等しくなるまでＬ
ＯＣＯＳが続けられる。
【０００５】次に、シリコン窒化膜３２および酸化膜２
８がそれぞれ図８および図９に示すようにエッチングに
よって除去される。次に、図１０に示すように、パター
ニングされたマスク１９が形成され、ｎ型の不純物イオ
ンを基板に注入し拡散することによって、キャパシタ用
の第１の導電層２３が形成される。図１１を参照する
と、パターニングされたマスク１９は除去され、キャパ
シタ誘電体５４およびキャパシタ電極５６が、分離フィ
ールド酸化膜２０およびシリコン基板上に選択的に形成
される。
【０００６】図２を参照すると、キャパシタ電極５６、
分離フィールド酸化膜２０およびシリコン基板２２上に
熱酸化法を用いて、約５０Åから２５０Åの膜厚の分離
／ゲート誘電体２４が形成される。次にＣＶＤによって
膜厚１０００Å−５０００Åの多結晶シリコン層２６が
堆積される。そして多結晶シリコン層２６は従来のフォ
トリソグラフィ（写真製版技術）を用いてパターニング
され、図２および図３に示すようにゲート電極２６を形
成する。最後に、パターニングされたゲート電極をマス
クとして使用しｎ型の不純物イオンを再び基板に注入
し、拡散することによって、図３に示すソース／ドレイ
ン領域２５を形成する。
【０００７】これまで、半導体集積回路装置内のＭＯＳ
ＦＥＴの集積密度を上げるためには、フォトリソグラフ
ィ装置の解像度を上げてきた。つまり、通常、フォトリ
ソグラフィ技術を用いてデバイスの寸法を減じることに
より、半導体集積回路装置の集積密度を上げてきた。し
かしながら、フォトリソグラフィ装置の解像度を上げる
ためには典型的には開発のためになかりの時間が必要と
なる。結果的に、フォトリソグラフィの解像度の向上に
依存すると集積密度の改良が遅れることになっていた。
したがって、フォトリソグラフィ装置の解像度の改良に
依存しないが将来的な解像度の改良に対応できる、半導
体集積回路装置の集積密度の改良が必要とされている。
【０００８】また、半導体集積回路装置の集積密度を、
装置コストを上げるような付加的な製造ステップまたは
新しい装置を必要としない態様で、向上させることが必
要とされている。
【０００９】
【発明の概要】この発明の特徴および利点は、所定のチ
ャネル幅当りのピッチが、平面ゲート技術によって達成
できるよりも微細なＭＯＳＦＥＴを提供することにあ
る。
【００１０】この発明のもう１つの特徴および利点は、
同じフォトリソグラフィ装置を用いたとき平面ゲートＭ
ＯＳＦＥＴ技術によって達成できるピッチよりも微細な
ピッチを有するＭＯＳＦＥＴを製造するための方法を提
供することにある。
【００１１】この発明によれば、上述の特徴および利点
は、主表面を有する半導体基板と半導体基板の主表面上
に選択的に形成され素子形成領域内に形成される少なく
とも１つのＦＥＴを備える少なくとも１つの素子形成領
域を規定する分離フィールド酸化膜とを含む半導体集積
回路装置によって達成される。ＦＥＴは、絶縁膜を介し
て半導体基板の主表面上に形成されるゲート電極を含
む。ゲート電極は、チャネル長を規定する第１の方向お
よび第１の方向と垂直でありチャネル幅を規定する第２
の方向に延びている。半導体基板の主表面は、少なくと
も１つの素子形成領域において少なくともチャネル幅方
向の断面が弓状またはアーチ状であり、チャネル幅方向
のゲート電極の形はチャネル幅方向の半導体基板の主表
面の形に一致する。
【００１２】この発明の一局面によれば、半導体装置は
複数の素子形成領域を有する。この発明のまた別の局面
によれば、半導体装置は、列および行のマトリクス内に
形成される複数のメモリセルを有し各メモリセルは少な
くとも１つのＭＯＳＦＥＴを含む、ランダムアクセスメ
モリである。
【００１３】この発明のまたさらなる局面によれば、ラ
ンダムアクセスメモリは各素子形成領域内に形成された
キャパシタを有する。キャパシタは、間に誘電体を備え
た第１および第２の導電層を含み、第１の導電層は第１
および第２のソース／ドレイン領域の１つに結合されて
いる。第２の導電層はチャネル幅方向に半導体基板の主
表面の少なくとも一部の上に延び、その形に沿った形状
を有する。絶縁層が第２の導電層の上に形成される。
【００１４】この発明のまたさらなる局面によれば、半
導体基板の主表面上にアーチ型ゲートＭＯＳＦＥＴを製
造する方法は、順次、半導体基板の主表面上に、予め定
められた膜厚を有する酸化膜、窒化膜、およびフォトレ
ジスト膜を、それぞれ形成するステップを含む。次に、
フォトレジストの部分は第１のエッチングプロセスを用
いて選択的に除去され、フォトレジスト膜が除去された
部分の窒化膜が第２のエッチングプロセスを用いて除去
され、酸化膜の部分が露出する。この後、露出した酸化
膜を介して基板へボロンイオンが注入され、次に残りの
フォトレジストが除去される。続いて、酸化膜の露出し
た部分を熱酸化し、半導体基板の主表面上に分離フィー
ルド酸化膜を選択的に形成する。分離フィールド酸化膜
の膜厚が最終的に予定される分離フィールド酸化膜の膜
厚の約２倍から６倍になるまで熱酸化は続けられる。シ
リコン窒化膜の層は除去され酸化膜はエッチバックされ
て予定された最終的な膜厚となり、半導体基板の露出し
た主表面は分離フィールド酸化膜の間の区域においてア
ーチ状または弓状となる。主表面の露出した区域は各々
素子形成領域を規定し、半導体基板の主表面に沿った各
素子形成領域の幅は予め定められたチャネル幅となる。
次に、パターニングされたマスクが形成され、不純物イ
オンが基板内に注入され拡散されて、キャパシタ用の第
１の導電層を形成する。パターニングされたマスクは次
に除去され、半導体基板の主表面上に絶縁膜および導電
層が形成されパターニングされ、キャパシタ用の第２の
導電層が形成される。次に、分離／ゲート誘電体および
もう１つの導電層が形成され選択的にエッチングされて
ゲート電極を形成する。最後に、ゲート電極をマスクと
して用いて半導体基板の主表面に不純物イオンが再び注
入され、ソース／ドレイン領域を形成する。
【００１５】この発明のさらに別の特徴および利点が以
下の詳細な説明から当業者にはすぐに明らかとなるであ
ろう。以下の詳細な説明においてはこの発明の好ましい
実施例のみが示され説明されているが、これらは、この
発明を実施する企図される最良の形態の例にすぎない。
理解されるように、さまざまな明らかな点で、この発明
から逸脱することなく、この発明の他の異なった実施例
が可能である。したがって、図面および説明は本質的に
例示的なものであって制限的なものではない。
【００１６】
【詳細な説明】所定のフォトリソグラフィ装置を用いて
ＤＲＡＭにおける集積密度を他の態様で達成できるより
も高くするため、本発明者は、所定のトランジスタのチ
ャネル幅当りのピッチを減ずるアーチ型ゲート構造を有
するＭＯＳＦＥＴを提供する。このアーチ型ゲート構造
は、いずれかの選択酸化法（ＬＯＣＯＳ）を変形するこ
とで達成される。この発明は、分離フィールド酸化膜を
形成するための標準的ＬＯＣＯＳプロセスに関して説明
する。しかし、これと同じアーチ型ゲート構造は、たと
えばポリ緩和ＬＯＣＯＳプロセス（Poly Buffered LOCO
S process ）などの分離フィールド酸化膜を形成するた
めの他のＬＯＣＯＳプロセスのいずれを用いて達成する
こともできる。
【００１７】図１２は、行および列のマトリクス内に配
置されたこの発明のアーチ型ゲート構造を有する複数の
ＭＯＳＦＥＴを有するＤＲＡＭの部分の平面図である。
図１３は、図１２のＤＲＡＭの線１３−１３に沿った断
面図であり、図１４は図１２のＤＲＡＭの線１４−１４
に沿った断面図であり、ＭＯＳＦＥＴのアーチ型ゲート
構造を示している。
【００１８】図１３を参照すると、分離フィールド酸化
膜２０はシリコン基板２２上に選択的に形成され、複数
の素子形成領域４０を規定し、キャパシタ誘電体５４は
分離フィールド酸化膜２０およびシリコン基板２２の上
に選択的に形成され、キャパシタ電極５６はキャパシタ
誘電体５４の上に選択的に形成される。分離／ゲート誘
電体２４は、キャパシタ電極５６、分離フィールド酸化
膜２０、およびシリコン基板２２の上に選択的に形成さ
れる。分離／ゲート誘電体２４はシリコン基板２２上の
ゲート誘電体として作用し、プロセスに依存して、キャ
パシタ電極５６上に形成される分離／ゲート誘電体の部
分と同時に形成されてもされなくてもよい。トランジス
タゲート電極２６はゲート誘電体２４上に形成される。
【００１９】図１３に示す配置は、選択的に形成された
分離フィールド酸化膜２０の間のシリコン基板の表面の
形が平面でなく弓状（アーチ状）であり、分離／ゲート
誘電体２４およびトランジスタゲート電極２６がシリコ
ン基板の表面の弓状の形に沿った形状を有しているとい
う点で、図２に示す配置と異なっている。さらに、図１
３に示しているように、キャパシタ電極５６はやはりシ
リコン基板の表面の弓状の形に沿うよう形成されてお
り、キャパシタの表面積を増加させている。
【００２０】図１３に示すように、一定のチャネル幅Ａ
について、このシリコン基板の主表面の形が弓状である
と、ピッチ（１つの分離フィールド酸化膜の一端部から
隣接する分離フィールド酸化膜の対応する端部までの距
離）はＸ2 となり、これは図２に示す平面ゲート構造を
有する従来の半導体集積回路装置のピッチＸ1 よりも小
さい。したがって、アーチ型ゲートのトランジスタのチ
ャネル幅とピッチの比率Ａ／Ｘ2 は、平面ゲートトラン
ジスタのチャネル幅とピッチの比率Ａ／Ｘ1 よりも大き
い。チャネル幅とピッチの比率がより大きくなると、集
積回路装置内のＭＯＳＦＥＴの集積密度も上げることが
でき、したがって図２に示す平面ゲート構造を有するＭ
ＯＳＦＥＴと比較し図１３に示すアーチ型ゲート構造を
有するＭＯＳＦＥＴにおいて集積密度が上げられること
になる。
【００２１】次に、図１５から図２０を参照して図１３
に示すＤＲＡＭの部分の製造方法を説明する。図１５か
ら図１７に示す製造方法のステップは従来の平面ゲート
構造についての図４から図６に示す製造方法のステップ
と実質的に同一であるのでその説明はここでは繰返さな
い。しかし、シリコン窒化膜３２およびフォトレジスト
膜３４がパターニングされる位置は平面ゲート構造にお
けるものとは異なっている。より特定的には、形が弓状
であるために増加する距離に対処するため、これらがパ
ターニングされる位置はチャネル幅を規定する方向にと
もに近づいてる。つまり、もしアーチ型ゲート構造にお
いて平面型ゲート構造におけるのと同じパターニング位
置を使用するのならば、基板のアーチ型表面に沿った図
２に示す距離Ａは平面ゲート構造におけるよりも大きく
なるであろう。平面構造であるとアーチ型ゲート構造で
あるとにかかわりなく、チャネル幅の距離Ａはトランジ
スタにおけるデザイン定数であるので、パターニングさ
れる位置を調節してアーチ型ゲート構造のチャネル幅が
距離Ａとなるようにせねばならない。
【００２２】従来のＬＯＣＯＳプロセスにおいては、シ
リコン窒化膜を耐酸化マスクとして用いてシリコン基板
の主表面上に形成されたボロンが注入されたシリコン酸
化膜を熱酸化することで分離フィールド酸化膜が形成さ
れる。熱酸化法の一例においては、シリコン基板は約１
時間約９５０℃に熱せられる。酸化の結果として分離フ
ィールド酸化膜２０の端部がシリコン窒化膜３２の端縁
の下に横方向に形成されることが知られている。これら
の端部部分は通常「バーズビーク」として知られており
（図８の区域２１）、その大きさは窒化膜および酸化膜
の膜厚および幅に依存する。
【００２３】通常、バーズビークは横方向に広がるため
に、素子が形成されるシリコン基板の表面の領域（素子
形成領域）の実効領域が減じられがちなので、バーズビ
ークは問題視される。この発明は、バーズビークをエッ
チバックすると、基板の表面区域が元の平面状態の基板
と比べて増加することを認めた。所望の大きさよりも大
きい分離フィールド酸化膜を形成しエッチバックするこ
とで所望の大きさ（デザインルールで定められた大き
さ）の分離フィールド酸化膜２０を提供することで、あ
る素子形成領域内の分離フィールド酸化膜２０の端部か
ら隣接する素子形成領域内の分離フィールド酸化膜２０
の対応する端部までの、図１３に示す距離Ｘ2 （ピッ
チ）は図２に示す平面ゲート構造と比較して減じられ
る。ピッチが減じられることで集積密度を上げることが
できるので、ＬＯＣＯＳプロセスは、図１８に示すよう
に分離フィールド酸化膜２０のバーズビーク部分を増加
させるよう変更される。より特定的には、分離フィール
ド酸化膜の最終的な膜厚はデザインルールに基づいて決
定されるので、分離フィールド酸化膜の膜厚が、予定さ
れる分離フィールド酸化膜２０の最終的な膜厚の約２倍
から６倍になるまでＬＯＣＯＳの時間は延長される。
【００２４】ＬＯＣＯＳを延長することで、図１８に示
すように各素子形成領域内の分離フィールド酸化膜２０
の対向する端部の間の後にチャネル幅となる距離Ａを規
定する基板表面の部分に沿ったシリコン基板２２の表面
は、図８に示す比較的平面的な表面に比較して弓状（ア
ーチ型）となる。
【００２５】図１９を参照すると、減じられたピッチを
利用するため、酸化膜２８を除去するためのエッチング
の期間は従来のプロセスと比較して増え、バーズビーク
の区域におけるシリコン酸化膜もまた除去される。エッ
チングは、シリコン基板に沿ったチャネル幅を規定する
長さＡの部分が露出するまで続けられる。シリコン基板
の露出した区域全体が素子形成領域の実効領域を規定す
る。
【００２６】図１９、図２０、および図１３に示す残り
のステップは、図２に示す平面ゲート構造を有するＭＯ
ＳＦＥＴを備えた従来のＤＲＡＭのステップ１０、１
１、および２と同一である。すなわち、パターニングさ
れたマスク１９が形成され、ｎ型の不純物イオンが基板
に注入されて拡散され図１９に示すようにキャパシタ用
の第１の導電層２３を形成する。図２０を参照すると、
パターニングされたマスク１９が除去され、キャパシタ
誘電体５４およびキャパシタ電極５６が分離フィールド
酸化膜２０およびシリコン基板の上に選択的に形成され
る。次に、熱酸化法を用いて分離／ゲート誘電体２４が
約５０Å−２５０Åの膜厚でキャパシタ電極５６、分離
フィールド酸化膜２０、およびシリコン基板２２の上に
形成され、続いて、多結晶シリコン層２６がＣＶＤを用
いて１０００Å−５０００Åの膜厚で堆積される。そし
て、従来のフォトリソグラフィ技術を用いて多結晶シリ
コン層２６がパターニングされて、図１３および図１４
に示すようにゲート電極２６が形成される。最後に、パ
ターニングされたゲート電極をマスクとして用いて基板
内にｎ型の不純物イオンが再び注入され拡散されて図１
４に示すソース／ドレイン領域２５が形成される。もし
必要ならば、イオン注入の前に（図示しない）二酸化シ
リコン保護膜を形成しパターニングすることもできる。
【００２７】利用可能なフォトリソグラフィ装置によっ
て達成できるよりも所与のチャネル幅当りのピッチが小
さい半導体集積回路装置を説明してきた。特に、平面ゲ
ート構造を有するＭＯＳＦＥＴを形成するための製造ス
テップと比較して製造ステップを増加させることなくア
ーチ型ゲート構造を有するＭＯＳＦＥＴが形成される。
【００２８】この開示においては特定の形を有する素子
形成領域の境界が示されているが、他の形の境界を有す
る素子形成領域も可能であり、この開示に示した境界の
形の場合と同じ効果が達成される。
【００２９】この発明の多くの特徴および利点はこの詳
細な明細書から明白であり、したがって、この発明の真
の精神および範囲内にある発明の特徴および利点はすべ
て前掲請求項によって包括されるものと意図される。多
くの変形および変更が容易に当業者には思い浮かぶであ
ろうが、この発明は図示し説明した特定の構造および動
作に限定されるものではなく、したがって、すべての適
切な変更および均等物はこの発明の範囲内にあるものと
考えられる。
【図面の簡単な説明】
【図１】複数のＭＯＳＦＥＴを有する従来のＤＲＡＭの
平面図である。
【図２】図１の従来のＤＲＡＭの線２−２に沿った概略
断面図である。
【図３】図１の従来のＤＲＡＭの線３−３に沿った概略
断面図である。
【図４】図２の従来のＤＲＡＭの部分を製造する主要な
連続プロセスの一部を示す概略断面図である。
【図５】図２の従来のＤＲＡＭの部分を製造する主要な
連続プロセスの一部を示す概略断面図である。
【図６】図２の従来のＤＲＡＭの部分を製造する主要な
連続プロセスの一部を示す概略断面図である。
【図７】図２の従来のＤＲＡＭの部分を製造する主要な
連続プロセスの一部を示す概略断面図である。
【図８】図２の従来のＤＲＡＭの部分を製造する主要な
連続プロセスの一部を示す概略断面図である。
【図９】図２の従来のＤＲＡＭの部分を製造する主要な
連続プロセスの一部を示す概略断面図である。
【図１０】図２の従来のＤＲＡＭの部分を製造する主要
な連続プロセスの一部を示す概略断面図である。
【図１１】図２の従来のＤＲＡＭの部分を製造する主要
な連続プロセスの一部を示す概略断面図である。
【図１２】複数のＭＯＳＦＥＴを有するこの発明のＤＲ
ＡＭの平面図である。
【図１３】図１２のＤＲＡＭの線１３−１３に沿った概
略断面図である。
【図１４】図１２のＤＲＡＭの線１４−１４に沿った概
略断面図である。
【図１５】図１３のＤＲＡＭの部分を製造する主要な連
続プロセスの一部を示す概略断面図である。
【図１６】図１３のＤＲＡＭの部分を製造する主要な連
続プロセスの一部を示す概略断面図である。
【図１７】図１３のＤＲＡＭの部分を製造する主要な連
続プロセスの一部を示す概略断面図である。
【図１８】図１３のＤＲＡＭの部分を製造する主要な連
続プロセスの一部を示す概略断面図である。
【図１９】図１３のＤＲＡＭの部分を製造する主要な連
続プロセスの一部を示す概略断面図である。
【図２０】図１３のＤＲＡＭの部分を製造する主要な連
続プロセスの一部を示す概略断面図である。
【符号の説明】
１９ パターニングされたマスク ２０ 分離フィールド酸化膜 ２２ Ｐ型シリコン基板 ２４ 分離／ゲート誘電体 ２５ ソース／ドレイン領域 ２６ ゲート電極 ２８ 酸化膜 ３２ シリコン窒化膜 ３４ フォトレジスト膜 ４０ 素子形成領域 ５４ キャパシタ誘電体 ５６ キャパシタ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ３０１Ｐ (72)発明者 デイビッド・ザテルカ アメリカ合衆国、27707 ノース・カロラ イナ州、ダラム、プレー・プレイス、12 (72)発明者 トーマス・エス・テイラー アメリカ合衆国、27712 ノース・カロラ イナ州、ダラム、バーガンディ・ロード、 6011

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上に選択的に形成され素子形成
    領域を取り囲み分離する、分離フィールド酸化膜と、 前記素子形成領域内に形成された電界効果トランジスタ
    （ＦＥＴ）とを含み、 前記ＦＥＴは絶縁膜を介して半導体基板の前記主表面上
    に形成されたゲート電極を含み、前記ゲート電極はチャ
    ネル長を規定する第１の方向および第１の方向と垂直で
    ありチャネル幅を規定する第２の方向に半導体基板の前
    記主表面に沿って延びており、前記素子形成領域内の前
    記半導体基板の前記主表面はチャネル幅方向においてそ
    の断面がおおよそ平面的でない形を有し、前記チャネル
    幅方向の前記ゲート電極の形はチャネル幅方向の半導体
    基板の前記主表面の形に沿った形状を有する、半導体集
    積回路装置。
  2. 【請求項２】 前記素子形成領域の少なくとも一部に形
    成されるキャパシタをさらに含み、前記キャパシタは、
    チャネル幅方向において前記半導体基板の主表面の形に
    沿った形状を有する部分を備えた導電層を含む、請求項
    １に記載の半導体集積回路装置。
  3. 【請求項３】 チャネル幅方向における前記素子形成領
    域内の前記半導体基板の前記主表面は形が弓状である、
    請求項２に記載の半導体集積回路装置。
  4. 【請求項４】 チャネル幅方向における前記素子形成領
    域内の前記半導体基板の前記主表面は形が弓状である、
    請求項１に記載の半導体集積回路装置。
  5. 【請求項５】 半導体集積回路装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上に選択的に形成され複数の素
    子形成領域の各々を取り囲み分離する、分離フィールド
    酸化膜と、 各素子形成領域内に形成された少なくとも１つの電界効
    果トランジスタ（ＦＥＴ）とを含み、前記少なくとも１
    つのＦＥＴは、 半導体基板の主表面上に間隔をおいて形成される第１お
    よび第２のソース／ドレイン領域と、 絶縁膜を介して半導体基板の前記主表面上に形成される
    ゲート電極とを含み、 前記ゲート電極は、前記第１および第２のソース／ドレ
    イン領域の間のチャネル長を規定する第１の方向におよ
    び第１の方向と垂直でありチャネル幅を規定する第２の
    方向に、半導体基板の前記主表面に沿って延びており、
    前記素子形成領域内の前記半導体基板の前記主表面はチ
    ャネル幅方向においてほぼ弓状の断面の形を有してお
    り、前記チャネル幅方向における前記ゲート電極の形は
    チャネル幅方向における半導体基板の前記主表面の形に
    沿った形状を有する、半導体集積回路装置。
  6. 【請求項６】 前記半導体装置は、複数のメモリセルを
    有するランダムアクセスメモリであって、各メモリセル
    は前記複数のＦＥＴのうち少なくとも１つを含む、請求
    項５に記載の半導体集積回路装置。
  7. 【請求項７】 前記各素子形成領域の少なくとも一部に
    形成されたキャパシタをさらに含み、前記キャパシタは
    導電層を含み、前記導電層の一部はチャネル幅方向にお
    ける前記半導体基板の主表面の形に沿った形状を有す
    る、請求項５に記載の半導体集積回路装置。
  8. 【請求項８】 半導体基板の主表面上にアーチ型ゲート
    電界効果トランジスタ（ＦＥＴ）を形成する製造方法で
    あって、 半導体基板の前記主表面上に、酸化膜、窒化膜、および
    フォトレジスト膜をそれぞれ順次形成するステップと、 第１のエッチングプロセスを用いて前記フォトレジスト
    の部分を選択的に除去するステップと、 前記フォトレジスト膜が除去された区域の前記窒化膜を
    第２のエッチングプロセスを用いて除去し、前記酸化膜
    の部分を露出させるステップと、 前記酸化膜の露出した部分にボロンイオンを注入するス
    テップと、 前記フォトレジストの残りの部分を除去するステップ
    と、 ボロンイオンが注入された前記ポリシリコン層の露出し
    た部分を熱酸化し、半導体基板の前記主表面内に分離フ
    ィールド酸化膜を選択的に形成するステップとを含み、
    前記熱酸化は、前記分離フィールド酸化膜が予定される
    最終的な膜厚よりも実質的に厚くなるまで続けられ、さ
    らに、前記方法は、 前記窒化膜を除去するステップと、 酸化膜の部分を除去し半導体基板の前記主表面の複数の
    セグメントを露出させ、分離フィールド酸化膜を予定さ
    れる最終的な膜厚にするステップとを含み、半導体基板
    の前記主表面の露出されたセグメントの各々が素子形成
    領域を規定し、さらに、前記方法は、 前記半導体基板の前記主表面上に絶縁膜および導電層を
    形成し、パターニングし、よって、各セグメント内に、
    チャネル長を規定する第１の方向および第１の方向と垂
    直でありチャネル幅を規定する第２の方向に延びるゲー
    ト電極を形成するステップと、 前記ゲート電極をマスクとして用いて前記半導体基板の
    前記主表面内に不純物イオンを注入し、ソース／ドレイ
    ン不純物領域を形成するステップとを含み、 各素子形成領域内の半導体基板の前記主表面の露出した
    セグメントはチャネル幅方向においてほぼ弓状の形の断
    面を有する、アーチ型電界効果トランジスタを形成する
    製造方法。
  9. 【請求項９】 選択的に形成された分離フィールド酸化
    膜の間の区域内の酸化膜を除去するステップの後に、 前記半導体基板および前記残りの分離フィールド酸化膜
    の部分の上にマスクパターンを形成するステップと、 前記マスクで覆われていない半導体基板に前記不純物イ
    オンを注入するステップと、 前記マスクを除去し、前記半導体基板の前記主表面上に
    キャパシタ誘電体およびキャパシタ電極を選択的に形成
    するステップとをさらに含む、請求項８に記載の製造方
    法。
  10. 【請求項１０】 熱酸化のステップは、前記分離フィー
    ルド酸化膜が、予定される分離フィールド酸化膜の最終
    的膜厚のおよそ２倍から６倍の膜厚になるまで続けられ
    る、請求項８に記載の製造方法。
JP9282105A 1996-10-17 1997-10-15 半導体集積回路装置および半導体基板の主表面上にアーチ型ゲート電界効果トランジスタ（ｆｅｔ）を形成する製造方法 Pending JPH10125873A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170139447A (ko) 2016-06-09 2017-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6077763A (en) * 1996-11-19 2000-06-20 United Microelectronics Corp. Process for fabricating a self-aligned contact
US6906359B2 (en) * 2003-10-22 2005-06-14 Skyworks Solutions, Inc. BiFET including a FET having increased linearity and manufacturability
US7282409B2 (en) * 2004-06-23 2007-10-16 Micron Technology, Inc. Isolation structure for a memory cell using Al2O3 dielectric
CN118800807B (zh) * 2024-09-12 2024-12-31 深圳平湖实验室 晶体管、其制备方法及电子装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4324038A (en) * 1980-11-24 1982-04-13 Bell Telephone Laboratories, Incorporated Method of fabricating MOS field effect transistors
US4590504A (en) * 1982-12-28 1986-05-20 Thomson Components - Mostek Corporation Nonvolatile MOS memory cell with tunneling element
US4639893A (en) * 1984-05-15 1987-01-27 Wafer Scale Integration, Inc. Self-aligned split gate EPROM
US4740827A (en) * 1985-09-30 1988-04-26 Kabushiki Kaisha Toshiba CMOS semiconductor device
JPH0640583B2 (ja) * 1987-07-16 1994-05-25 株式会社東芝 半導体装置の製造方法
US5247197A (en) * 1987-11-05 1993-09-21 Fujitsu Limited Dynamic random access memory device having improved contact hole structures
JPH0666437B2 (ja) * 1987-11-17 1994-08-24 富士通株式会社 半導体記憶装置及びその製造方法
JPH02110973A (ja) * 1988-10-19 1990-04-24 Toshiba Corp Ｍｏｓ型半導体装置およびその製造方法
US5177027A (en) * 1990-08-17 1993-01-05 Micron Technology, Inc. Process for fabricating, on the edge of a silicon mesa, a MOSFET which has a spacer-shaped gate and a right-angled channel path
JPH0661487A (ja) * 1992-08-05 1994-03-04 Fuji Xerox Co Ltd 半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170139447A (ko) 2016-06-09 2017-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
US10777685B2 (en) 2016-06-09 2020-09-15 Semiconductor Energy Laboratory Co., Ltd. Transistor

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