JPH10209866A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH10209866A JPH10209866A JP2594097A JP2594097A JPH10209866A JP H10209866 A JPH10209866 A JP H10209866A JP 2594097 A JP2594097 A JP 2594097A JP 2594097 A JP2594097 A JP 2594097A JP H10209866 A JPH10209866 A JP H10209866A
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- 230000007257 malfunction Effects 0.000 claims abstract description 52
- 238000006243 chemical reaction Methods 0.000 claims abstract description 29
- 238000001514 detection method Methods 0.000 claims abstract description 29
- 230000000873 masking effect Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】比較器の比較結果の誤動作が発生したときの変
換データの大きな誤りを防止するＡ／Ｄ変換器の提供。 【解決手段】比較器群１の比較結果から誤動作を検出す
る誤動作検出回路６を設け、誤動作検出回路６の出力で
ラッチ５のクロックをマスクすることにより、誤動作が
生じた場合には、ラッチ５は変換結果を出力せず、前に
変換したデータを保持する。エラー訂正等の大掛かりな
回路が不要となることから、回路規模が小さくなり、消
費電力を低減する。
換データの大きな誤りを防止するＡ／Ｄ変換器の提供。 【解決手段】比較器群１の比較結果から誤動作を検出す
る誤動作検出回路６を設け、誤動作検出回路６の出力で
ラッチ５のクロックをマスクすることにより、誤動作が
生じた場合には、ラッチ５は変換結果を出力せず、前に
変換したデータを保持する。エラー訂正等の大掛かりな
回路が不要となることから、回路規模が小さくなり、消
費電力を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するＡ／Ｄ変換器に関し、特に並列
型Ａ／Ｄ変換回路に関する。
ィジタル信号に変換するＡ／Ｄ変換器に関し、特に並列
型Ａ／Ｄ変換回路に関する。
【０００２】
【従来の技術】この種の従来の並列型Ａ／Ｄ変換器の一
例として、例えば特開昭６４−１６０２５号公報には、
エンコーダの入力のうち隣接する二つの入力の論理積を
とるＡＮＤゲートとその出力のすべての論理和をとるＯ
Ｒゲートとからなる誤動作検出回路を付加することによ
り、比較器出力の反転によってエンコーダに隣接する二
つの入力が“１”になる誤動作を検出し、誤動作を含む
データを補間により補正する等の誤動作対策を可能とし
たＡ／Ｄ変換器の構成が提案されている。図４に、この
従来のＡ／Ｄ変換器について、ビット精度が３ビットの
場合について、その構成例を示す。
例として、例えば特開昭６４−１６０２５号公報には、
エンコーダの入力のうち隣接する二つの入力の論理積を
とるＡＮＤゲートとその出力のすべての論理和をとるＯ
Ｒゲートとからなる誤動作検出回路を付加することによ
り、比較器出力の反転によってエンコーダに隣接する二
つの入力が“１”になる誤動作を検出し、誤動作を含む
データを補間により補正する等の誤動作対策を可能とし
たＡ／Ｄ変換器の構成が提案されている。図４に、この
従来のＡ／Ｄ変換器について、ビット精度が３ビットの
場合について、その構成例を示す。
【０００３】図４を参照すると、従来のＡ／Ｄ変換器
は、リファレンス電圧Ｖｒｅｆと接地ＧＮＤとの間に直
列に接続された抵抗２−１〜２−８からなる基準抵抗列
２と、抵抗２−１〜２−８の接続点をそれぞれ一方の入
力端子に入力し他方の入力端子には入力アナログ電圧Ｖ
ｉｎを共通入力とする比較器１−１〜１−７からなる比
較器群１と、隣接する比較器の出力の排他的論理和をと
る基排他的論理和（Exclusive OR）ゲート（「ＥｘＯ
Ｒゲート」という）群３と、３ビットのエンコーダ４
と、ラッチ回路１４と、誤動作検出回路６と、を備えて
いる。
は、リファレンス電圧Ｖｒｅｆと接地ＧＮＤとの間に直
列に接続された抵抗２−１〜２−８からなる基準抵抗列
２と、抵抗２−１〜２−８の接続点をそれぞれ一方の入
力端子に入力し他方の入力端子には入力アナログ電圧Ｖ
ｉｎを共通入力とする比較器１−１〜１−７からなる比
較器群１と、隣接する比較器の出力の排他的論理和をと
る基排他的論理和（Exclusive OR）ゲート（「ＥｘＯ
Ｒゲート」という）群３と、３ビットのエンコーダ４
と、ラッチ回路１４と、誤動作検出回路６と、を備えて
いる。
【０００４】比較器１−１〜１−７は、入力電圧Ｖｉｎ
と、リファレンス電圧Ｖｒｅｆから基準抵抗列２を通し
て得られる基準電圧（リファレンス電位Ｖｒｅｆの分圧
値）とを比較する。この隣接する２個の比較器の出力の
排他的論理和をＥｘＯＲゲートでとり、入力電圧レベル
を検出する。さらに、これらＥｘＯＲゲート群３の各出
力と最上位比較器１−７の出力とをエンコーダ４により
符号化している。
と、リファレンス電圧Ｖｒｅｆから基準抵抗列２を通し
て得られる基準電圧（リファレンス電位Ｖｒｅｆの分圧
値）とを比較する。この隣接する２個の比較器の出力の
排他的論理和をＥｘＯＲゲートでとり、入力電圧レベル
を検出する。さらに、これらＥｘＯＲゲート群３の各出
力と最上位比較器１−７の出力とをエンコーダ４により
符号化している。
【０００５】誤動作検出回路６は、ＡＮＤゲート群７
と、ＯＲゲート８と、を備え、３ビットのエンコーダ４
の隣接する２つの入力の論理積をそれぞれＡＮＤゲート
７−１〜７−６でとり、ＡＮＤゲート７−１〜７−６の
全ての出力の論理和をＯＲゲート８でとる。
と、ＯＲゲート８と、を備え、３ビットのエンコーダ４
の隣接する２つの入力の論理積をそれぞれＡＮＤゲート
７−１〜７−６でとり、ＡＮＤゲート７−１〜７−６の
全ての出力の論理和をＯＲゲート８でとる。
【０００６】これにより、比較器出力の反転によって、
３ビットのエンコーダ４の隣接する２つの入力が“１”
になることを検出し、誤動作情報を得ることができる。
３ビットのエンコーダ４の隣接する２つの入力が“１”
になることを検出し、誤動作情報を得ることができる。
【０００７】ラッチ回路１４は、クロック信号であるＣ
ＬＫに同期して３ビットのエンコーダ４の出力信号と、
誤動作検出回路６からの出力をラッチし、出力端子から
それぞれデジタル変換信号（２2、２1、２0）と誤動作
情報（ＥＲＲ）を出力する。
ＬＫに同期して３ビットのエンコーダ４の出力信号と、
誤動作検出回路６からの出力をラッチし、出力端子から
それぞれデジタル変換信号（２2、２1、２0）と誤動作
情報（ＥＲＲ）を出力する。
【０００８】
【発明が解決しようとする課題】上記した従来のＡ／Ｄ
変換器は、後段に、さらに誤動作の検出に対してデータ
を補正する回路が必要とされている。このときの補正回
路の構成の一例を図５に示す。
変換器は、後段に、さらに誤動作の検出に対してデータ
を補正する回路が必要とされている。このときの補正回
路の構成の一例を図５に示す。
【０００９】図５を参照して、この補正回路は、ラッチ
１５と、加算器１６と、シフタ１７と、から構成されて
いる。図４を参照して説明したＡ／Ｄ変換器の誤動作情
報ＥＲＲが“１”の時、すなわち、誤動作が検出された
とき、その時点のデジタル変換信号Ｄnと、ラッチ１５
により保持している直前の正しいデジタル信号Ｄn-1を
加算器１６で足し合わせて（Ｄn＋Ｄn-1）を得、さらに
シフタ１７より右シフトにより「２」で割った値、すな
わち（Ｄn＋Ｄn-1）／２を出力している。すなわち、算
術平均をとることにより、誤動作時のデータを生成して
いる。
１５と、加算器１６と、シフタ１７と、から構成されて
いる。図４を参照して説明したＡ／Ｄ変換器の誤動作情
報ＥＲＲが“１”の時、すなわち、誤動作が検出された
とき、その時点のデジタル変換信号Ｄnと、ラッチ１５
により保持している直前の正しいデジタル信号Ｄn-1を
加算器１６で足し合わせて（Ｄn＋Ｄn-1）を得、さらに
シフタ１７より右シフトにより「２」で割った値、すな
わち（Ｄn＋Ｄn-1）／２を出力している。すなわち、算
術平均をとることにより、誤動作時のデータを生成して
いる。
【００１０】しかしながら、このような補正回路を設け
ることにより、結果として回路の規模が大きくなり、消
費電力が増加してしまうという、問題が生じる。
ることにより、結果として回路の規模が大きくなり、消
費電力が増加してしまうという、問題が生じる。
【００１１】したがって、本発明は、このような問題に
鑑みてなされたものであって、その目的は、Ａ／Ｄ変換
器の比較器の比較結果の誤動作が発生したときの変換デ
ータの大きな誤りを防止すると共に、エラー訂正等の回
路を設けることを不要とし、回路規模を縮減して消費電
力の低減を図るようにしたＡ／Ｄ変換回路を提供するこ
のにある。
鑑みてなされたものであって、その目的は、Ａ／Ｄ変換
器の比較器の比較結果の誤動作が発生したときの変換デ
ータの大きな誤りを防止すると共に、エラー訂正等の回
路を設けることを不要とし、回路規模を縮減して消費電
力の低減を図るようにしたＡ／Ｄ変換回路を提供するこ
のにある。
【００１２】
【課題を解決するための手段】前記目的を達成する本発
明は、複数の比較器により並列にＡ／Ｄ変換を行い該Ａ
／Ｄ変換結果をラッチ回路でラッチ出力するＡ／Ｄ変換
回路において、前記Ａ／Ｄ変換結果の誤動作を検出する
誤動作検出回路を備え、前記誤動作検出回路の誤動作検
出信号に基づき、前記ラッチ回路のラッチ用クロックを
マスクするように制御し、前記ラッチ回路は、誤動作検
出時のＡ／Ｄ変換結果をラッチせずに、前のＡ／Ｄ変換
結果を保持する、ことを特徴とする。
明は、複数の比較器により並列にＡ／Ｄ変換を行い該Ａ
／Ｄ変換結果をラッチ回路でラッチ出力するＡ／Ｄ変換
回路において、前記Ａ／Ｄ変換結果の誤動作を検出する
誤動作検出回路を備え、前記誤動作検出回路の誤動作検
出信号に基づき、前記ラッチ回路のラッチ用クロックを
マスクするように制御し、前記ラッチ回路は、誤動作検
出時のＡ／Ｄ変換結果をラッチせずに、前のＡ／Ｄ変換
結果を保持する、ことを特徴とする。
【００１３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の並列型Ａ／Ｄ変換回路は、その好
ましい実施の形態において、入力アナログ電圧（図１の
Ｖｉｎ）をリファレンス電圧（図１のＶｒｅｆ)の分圧
値である基準電圧と比較する比較器群（図１の１）と、
隣接する比較器同士の出力の排他的論理和をとる排他的
論理和ゲート群（図１の３）と、排他的論理和ゲート群
の出力と最上位比較器（図１の１−７）の出力を入力と
するエンコーダ（図１の４）と、エンコーダの出力をラ
ッチするラッチ回路（図１の５）と、エンコーダのそれ
ぞれの隣接する２つの入力の論理積をとり、その論理積
出力の論理和を誤動作検出信号とする誤動作検出回路
（図１の６）と、を備え、この誤動作検出信号がアクテ
ィブの時には、ラッチ回路にラッチ用クロック（図１の
ＣＬＫ）を供給せず、誤動作検出信号がインアクティブ
の時にラッチ回路にラッチ用クロックを供給するように
制御する、構成とされている。すなわち誤動作検出回路
の出力でラッチ回路のクロックをマスクすることによ
り、誤動作が生じた場合には、ラッチ回路（図１の５）
は変換結果を出力せず、前に変換したデータを保持す
る。このため、エラー訂正等の大掛かりな回路が不要と
なることから、回路規模が小さくなり、消費電力を低減
する。
に説明する。本発明の並列型Ａ／Ｄ変換回路は、その好
ましい実施の形態において、入力アナログ電圧（図１の
Ｖｉｎ）をリファレンス電圧（図１のＶｒｅｆ)の分圧
値である基準電圧と比較する比較器群（図１の１）と、
隣接する比較器同士の出力の排他的論理和をとる排他的
論理和ゲート群（図１の３）と、排他的論理和ゲート群
の出力と最上位比較器（図１の１−７）の出力を入力と
するエンコーダ（図１の４）と、エンコーダの出力をラ
ッチするラッチ回路（図１の５）と、エンコーダのそれ
ぞれの隣接する２つの入力の論理積をとり、その論理積
出力の論理和を誤動作検出信号とする誤動作検出回路
（図１の６）と、を備え、この誤動作検出信号がアクテ
ィブの時には、ラッチ回路にラッチ用クロック（図１の
ＣＬＫ）を供給せず、誤動作検出信号がインアクティブ
の時にラッチ回路にラッチ用クロックを供給するように
制御する、構成とされている。すなわち誤動作検出回路
の出力でラッチ回路のクロックをマスクすることによ
り、誤動作が生じた場合には、ラッチ回路（図１の５）
は変換結果を出力せず、前に変換したデータを保持す
る。このため、エラー訂正等の大掛かりな回路が不要と
なることから、回路規模が小さくなり、消費電力を低減
する。
【００１４】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００１５】図１は、本発明の一実施例の回路構成を示
す図であり、Ａ／Ｄ変換器のビット精度を３ビットにし
た場合の構成を示す図である。なお、本発明のＡ／Ｄ変
換回路は、３ビット精度に限定されるものでないことは
勿論である。
す図であり、Ａ／Ｄ変換器のビット精度を３ビットにし
た場合の構成を示す図である。なお、本発明のＡ／Ｄ変
換回路は、３ビット精度に限定されるものでないことは
勿論である。
【００１６】図１を参照すると、本実施例のＡ／Ｄ変換
器は、リファレンス電圧Ｖｒｅｆと接地ＧＮＤとの間に
直列に接続された抵抗２−１〜２−８からなる基準抵抗
列２と、抵抗２−１〜２−８の各接続点と入力電圧Ｖｉ
ｎをそれぞれ入力とする比較器１−１〜１−７からなる
比較器群１と、基排他的論理和（Exclusive OR）ゲー
ト（「ＥｘＯＲゲート」という）群３と、３ビットのエ
ンコーダ４と、ラッチ１４と、誤動作検出回路６と、イ
ンバータゲート９と、ＡＮＤゲート１０と、を備えた構
成されている。
器は、リファレンス電圧Ｖｒｅｆと接地ＧＮＤとの間に
直列に接続された抵抗２−１〜２−８からなる基準抵抗
列２と、抵抗２−１〜２−８の各接続点と入力電圧Ｖｉ
ｎをそれぞれ入力とする比較器１−１〜１−７からなる
比較器群１と、基排他的論理和（Exclusive OR）ゲー
ト（「ＥｘＯＲゲート」という）群３と、３ビットのエ
ンコーダ４と、ラッチ１４と、誤動作検出回路６と、イ
ンバータゲート９と、ＡＮＤゲート１０と、を備えた構
成されている。
【００１７】比較器１−１〜１−７は、入力電圧Ｖｉｎ
とリファレンス電圧Ｖｒｅｆから基準抵抗列２（抵抗の
抵抗度）を通して得られる基準電位（リファレンス電位
Ｖｒｅｆの分圧値）とを比較する。この隣接する２個の
比較器の出力の排他的論理和をＥｘＯＲゲートでとり、
入力電圧レベルを検出する。さらに、これらＥｘＯＲゲ
ート３−１〜３−６の出力と最上位比較器１−７の出力
とをエンコーダ４により符号化している。
とリファレンス電圧Ｖｒｅｆから基準抵抗列２（抵抗の
抵抗度）を通して得られる基準電位（リファレンス電位
Ｖｒｅｆの分圧値）とを比較する。この隣接する２個の
比較器の出力の排他的論理和をＥｘＯＲゲートでとり、
入力電圧レベルを検出する。さらに、これらＥｘＯＲゲ
ート３−１〜３−６の出力と最上位比較器１−７の出力
とをエンコーダ４により符号化している。
【００１８】また、誤動作検出回路６は、ＡＮＤゲート
７群と、ＯＲゲート８を備え、３ビットのエンコーダ４
の隣接する２つの入力の論理積をＡＮＤゲート７−１〜
７−６でとり、ＡＮＤゲート７−１〜７−６の出力の論
理和をＯＲゲート８でとる。これにより、比較器出力の
反転によって、３ビットのエンコーダ４の隣接する２個
の入力が“１”になることを検出し、誤動作情報を得る
ことができる。
７群と、ＯＲゲート８を備え、３ビットのエンコーダ４
の隣接する２つの入力の論理積をＡＮＤゲート７−１〜
７−６でとり、ＡＮＤゲート７−１〜７−６の出力の論
理和をＯＲゲート８でとる。これにより、比較器出力の
反転によって、３ビットのエンコーダ４の隣接する２個
の入力が“１”になることを検出し、誤動作情報を得る
ことができる。
【００１９】この誤動作検出回路６の出力が、インバー
タゲート９と、ＡＮＤゲート１０を介して、ラッチ５の
クロック（ＣＬＫ）をマスクする。すなわち３ビットの
エンコーダ４の隣接する２個の入力が“１”の時、ＡＮ
Ｄゲート７−１〜７−６の少なくとも一つが“１”とな
ってＯＲゲート８が“１”となり（誤動作検出回路６の
出力が“１”）、インバータゲート９で反転され、ＡＮ
Ｄゲート１０はクロックＣＬＫをラッチ回路５のクロッ
ク端子に伝達しない。
タゲート９と、ＡＮＤゲート１０を介して、ラッチ５の
クロック（ＣＬＫ）をマスクする。すなわち３ビットの
エンコーダ４の隣接する２個の入力が“１”の時、ＡＮ
Ｄゲート７−１〜７−６の少なくとも一つが“１”とな
ってＯＲゲート８が“１”となり（誤動作検出回路６の
出力が“１”）、インバータゲート９で反転され、ＡＮ
Ｄゲート１０はクロックＣＬＫをラッチ回路５のクロッ
ク端子に伝達しない。
【００２０】図２に、ラッチ回路５のタイミングチャー
トを示す。図２を参照して、誤動作検出回路６の出力が
“０”、すなわち、誤動作がない場合には、ラッチ回路
５のクロック入力端子ＣＬＫにはＡＮＤゲート１０を介
してクロック信号が供給され、３ビットのエンコーダ４
の出力がラッチされる（例えば図中エンコーダ４の出力
が、Ｄn-2、Ｄn-1、Ｄnの場合）。
トを示す。図２を参照して、誤動作検出回路６の出力が
“０”、すなわち、誤動作がない場合には、ラッチ回路
５のクロック入力端子ＣＬＫにはＡＮＤゲート１０を介
してクロック信号が供給され、３ビットのエンコーダ４
の出力がラッチされる（例えば図中エンコーダ４の出力
が、Ｄn-2、Ｄn-1、Ｄnの場合）。
【００２１】一方、図２を参照して、誤動作検出回路６
の出力が“１”、すなわち、誤動作があった場合には、
ＡＮＤゲート１０を介してクロック信号ＣＬＫがマスク
されて、ラッチ回路５のクロック入力端にはクロック信
号が供給されず、ラッチ回路５のデータが保持される。
このような動作により、Ａ／Ｄ変換器が誤動作の時に
は、ラッチ回路５のクロックをマスクして、前の変換デ
ータを出力する（エンコーダ４の出力がＤn+1の場
合）。
の出力が“１”、すなわち、誤動作があった場合には、
ＡＮＤゲート１０を介してクロック信号ＣＬＫがマスク
されて、ラッチ回路５のクロック入力端にはクロック信
号が供給されず、ラッチ回路５のデータが保持される。
このような動作により、Ａ／Ｄ変換器が誤動作の時に
は、ラッチ回路５のクロックをマスクして、前の変換デ
ータを出力する（エンコーダ４の出力がＤn+1の場
合）。
【００２２】次に、本発明の別の実施例として、誤動作
の回数が多かった場合への対応として、図３に、本発明
のＡ／Ｄ変換器を利用した応用回路の構成例を示す。
の回数が多かった場合への対応として、図３に、本発明
のＡ／Ｄ変換器を利用した応用回路の構成例を示す。
【００２３】図３を参照して、Ａ／Ｄ変換器１１と、カ
ウンタ１２と、比較器１３と、を備えている。ここで、
Ａ／Ｄ変換器１１は、図１に示した前記実施例の構成か
らなる。
ウンタ１２と、比較器１３と、を備えている。ここで、
Ａ／Ｄ変換器１１は、図１に示した前記実施例の構成か
らなる。
【００２４】Ａ／Ｄ変換器１１からのＥＲＲ信号の発生
回数をカウンタ１２よりカウントし、比較器１３を介し
て、そのカウント値が予め定められた所定の数を超えた
ときに、Ａ／Ｄ変換器１１のデータを無効であるという
情報を比較器１３から出力することにより、データの処
理の適性化をはかることができる。
回数をカウンタ１２よりカウントし、比較器１３を介し
て、そのカウント値が予め定められた所定の数を超えた
ときに、Ａ／Ｄ変換器１１のデータを無効であるという
情報を比較器１３から出力することにより、データの処
理の適性化をはかることができる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
並列型Ａ／Ｄ変換器の比較器からの比較結果に誤りを生
じて誤動作を発生したときには、ラッチのクロックをマ
スクして、前の変換データを出力するような構成とした
ことにより、データが大きく誤ってしまうことを防止し
ている。そして、本発明によれば、エラー訂正等の大掛
かりな回路が不要としており、回路規模を縮減し、消費
電力を低減するという効果を奏する。
並列型Ａ／Ｄ変換器の比較器からの比較結果に誤りを生
じて誤動作を発生したときには、ラッチのクロックをマ
スクして、前の変換データを出力するような構成とした
ことにより、データが大きく誤ってしまうことを防止し
ている。そして、本発明によれば、エラー訂正等の大掛
かりな回路が不要としており、回路規模を縮減し、消費
電力を低減するという効果を奏する。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作を説明するための図で
あり、ラッチ回路のタイミングチャートである。
あり、ラッチ回路のタイミングチャートである。
【図３】本発明の別の実施例の構成を示す図である。
【図４】従来のＡ／Ｄ変換器の構成を示す図である。
【図５】従来のＡ／Ｄ変換器の補正回路の構成を示す図
である。
である。
１−１〜１−７ 比較器 ２−１〜２−８ 抵抗 ３−１〜３−６ 排他的論理和ゲート ４ ３ビットエンコーダ ５ ラッチ回路 ６ 誤動作検出回路 ７−１〜７−６ ＡＮＤゲート ８ ＯＲゲート ９ インバータゲート １０ ＡＮＤゲート １１ Ａ／Ｄ変換器 １２ カウンタ １３ 比較器 Ｖｉｎ 入力電圧 Ｖｒｅｆ リファレンス電圧 ＣＬＫ クロック信号 ＥＲＲ 誤動作検出信号
Claims (3)
- 【請求項１】複数の比較器により並列にＡ／Ｄ変換を行
い該Ａ／Ｄ変換結果をラッチ回路でラッチ出力するＡ／
Ｄ変換回路において、 前記Ａ／Ｄ変換結果の誤動作を検出する誤動作検出回路
を備え、 前記誤動作検出回路の誤動作検出信号に基づき、前記ラ
ッチ回路のラッチ用クロックをマスクするように制御
し、前記ラッチ回路は、誤動作検出時のＡ／Ｄ変換結果
をラッチせずに、前のＡ／Ｄ変換結果を保持する、こと
を特徴とするＡ／Ｄ変換回路。 - 【請求項２】リファレンス電圧を分割し段階的な複数の
基準電圧を形成する抵抗列と、 前記各基準電圧と入力アナログ電圧とを比較する複数の
比較器と、 前記複数の比較器の、互いに隣接する比較器の出力の排
他的論理和をとる排他的論理和ゲート群と、 最上位に位置する前記比較器の出力と前記排他的論理和
ゲート群の出力とを入力とし所定ビットに符号化するエ
ンコーダと、 前記エンコーダの出力をラッチ用クロックでラッチ出力
するラッチ回路と、 前記エンコーダの複数の入力のうち互いに隣接する２つ
の入力の論理積をそれぞれとる論理積ゲート群と、前記
論理積ゲート群の全ての出力の論理和をとり誤動作検出
信号として出力する論理和ゲートと、を有する誤動作検
出回路と、 を備え、 前記誤動作検出回路の誤動作検出信号がアクティブの時
に、前記ラッチ回路に前記ラッチ用クロックを供給しな
いように制御する、 ことを特徴とするＡ／Ｄ変換回路。 - 【請求項３】請求項２記載のＡ／Ｄ変換回路と、前記Ａ
／Ｄ変換回路の前記誤動作検出信号の出力を計数するカ
ウンタと、 前記カウンタの計数値が所定の数を超えた時にＡ／Ｄ変
換出力を無効とする信号を出力する比較器と、 を備えたことを特徴とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2594097A JPH10209866A (ja) | 1997-01-24 | 1997-01-24 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2594097A JPH10209866A (ja) | 1997-01-24 | 1997-01-24 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209866A true JPH10209866A (ja) | 1998-08-07 |
Family
ID=12179763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2594097A Pending JPH10209866A (ja) | 1997-01-24 | 1997-01-24 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209866A (ja) |
-
1997
- 1997-01-24 JP JP2594097A patent/JPH10209866A/ja active Pending
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990817 |