JPH10214261A - 累算並列演算処理装置、およびその方法 - Google Patents
累算並列演算処理装置、およびその方法Info
- Publication number
- JPH10214261A JPH10214261A JP9017244A JP1724497A JPH10214261A JP H10214261 A JPH10214261 A JP H10214261A JP 9017244 A JP9017244 A JP 9017244A JP 1724497 A JP1724497 A JP 1724497A JP H10214261 A JPH10214261 A JP H10214261A
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- Japan
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Abstract
(57)【要約】
【課題】 累算並列演算処理装置において、累算処理の
効率化を図り、処理時間を短縮し、高速化することを目
的とする。 【解決手段】 連続自動アドレス発生器1A,1B 、ソース
データメモリ２、係数データメモリ３と、レジスタ４，
５と、パイプライン演算器６と、レジスタ７と、累算演
算器８と、レジスタ９と、ディスティネーションデータ
メモリ10と、連続自動アドレス発生器11とをパイプライ
ン状に構成し、ソースデータメモリ２と係数データメモ
リ３のベクトルデータの読み込み、パイプライン演算器
６のパイプライン演算、累算演算器８の累算処理、ディ
スティネーションデータメモリ10へのデータ転送、累算
演算器８の初期化、連続自動アドレス発生器1A,1B,11の
アドレスの再設定を並列に行うことにより、累算処理の
効率化と処理時間の短縮を実現でき、高速化された累算
並列演算処理装置を提供することができる。
効率化を図り、処理時間を短縮し、高速化することを目
的とする。 【解決手段】 連続自動アドレス発生器1A,1B 、ソース
データメモリ２、係数データメモリ３と、レジスタ４，
５と、パイプライン演算器６と、レジスタ７と、累算演
算器８と、レジスタ９と、ディスティネーションデータ
メモリ10と、連続自動アドレス発生器11とをパイプライ
ン状に構成し、ソースデータメモリ２と係数データメモ
リ３のベクトルデータの読み込み、パイプライン演算器
６のパイプライン演算、累算演算器８の累算処理、ディ
スティネーションデータメモリ10へのデータ転送、累算
演算器８の初期化、連続自動アドレス発生器1A,1B,11の
アドレスの再設定を並列に行うことにより、累算処理の
効率化と処理時間の短縮を実現でき、高速化された累算
並列演算処理装置を提供することができる。
Description
【０００１】
【発明の属する技術分野】本発明は累算処理の効率化を
図り、処理時間を短縮することのできる累算並列演算処
理装置、およびその方法に関するものである。
図り、処理時間を短縮することのできる累算並列演算処
理装置、およびその方法に関するものである。
【０００２】
【従来の技術】従来の累算並列演算処理装置の構成の一
例として、図３にベクトル・パイプライン演算器の構成
を示す。
例として、図３にベクトル・パイプライン演算器の構成
を示す。
【０００３】このベクトル・パイプライン演算器は、デ
ータメモリにあるベクトルデータＤi 、Ｃi に対してあ
るファンクションＦ（Ｄi 、Ｃi ）を施し、その累算結
果をレジスタに格納するものであり、連続自動アドレス
発生器１Ａ，１Ｂと、ソースデータメモリ２、係数デー
タメモリ３と、ソースデータメモリ２のベクトルデータ
Ｄi （ソースデータ）を格納するレジスタ４と、係数デ
ータメモリ３のベクトルデータＣi （係数データ）を格
納するレジスタ５と、ファンクションＦ（Ｄi、Ｃi ）
を行うパイプライン演算器６と、その結果Ｙi を格納す
るレジスタ７と、累算処理を行う累算演算器８と、累算
結果Ｚi を格納するレジスタ９とをパイプライン状に構
成し、データメモリ２，３の内容を連続自動アドレス発
生器１Ａ，１Ｂを用いて連続サイクルでアクセスして演
算効率を上げている。
ータメモリにあるベクトルデータＤi 、Ｃi に対してあ
るファンクションＦ（Ｄi 、Ｃi ）を施し、その累算結
果をレジスタに格納するものであり、連続自動アドレス
発生器１Ａ，１Ｂと、ソースデータメモリ２、係数デー
タメモリ３と、ソースデータメモリ２のベクトルデータ
Ｄi （ソースデータ）を格納するレジスタ４と、係数デ
ータメモリ３のベクトルデータＣi （係数データ）を格
納するレジスタ５と、ファンクションＦ（Ｄi、Ｃi ）
を行うパイプライン演算器６と、その結果Ｙi を格納す
るレジスタ７と、累算処理を行う累算演算器８と、累算
結果Ｚi を格納するレジスタ９とをパイプライン状に構
成し、データメモリ２，３の内容を連続自動アドレス発
生器１Ａ，１Ｂを用いて連続サイクルでアクセスして演
算効率を上げている。
【０００４】フィルタ演算を行う際、積和演算と、ディ
スティネーションデータメモリ（図示せず）への累算結
果のデータ転送、累算演算器８の初期化を複数回繰り返
し、１データ系列の処理を行う。
スティネーションデータメモリ（図示せず）への累算結
果のデータ転送、累算演算器８の初期化を複数回繰り返
し、１データ系列の処理を行う。
【０００５】図４は４タップ積和演算を行う場合の従来
の累算演算処理タイミングを示す。この場合、積和演算
から累算処理までは上記方式で並列処理が可能である
が、その他の累算結果のディスティネーションデータメ
モリへのデータ転送、連続自動アドレス発生器１Ａ，１
Ｂの再設定、累算演算器８の累算結果Ｚi の初期化は個
別処理となっている。
の累算演算処理タイミングを示す。この場合、積和演算
から累算処理までは上記方式で並列処理が可能である
が、その他の累算結果のディスティネーションデータメ
モリへのデータ転送、連続自動アドレス発生器１Ａ，１
Ｂの再設定、累算演算器８の累算結果Ｚi の初期化は個
別処理となっている。
【０００６】
【発明が解決しようとする課題】上記従来の累算並列演
算処理装置では、１データ系列分のデータ転送と累算演
算器８の初期化の時間が必要であり、処理時間が長くな
るという問題点があった。
算処理装置では、１データ系列分のデータ転送と累算演
算器８の初期化の時間が必要であり、処理時間が長くな
るという問題点があった。
【０００７】本発明は、このような累算並列演算処理装
置において、累算処理の効率化を図り、処理時間を短縮
し、高速化することを目的とする。
置において、累算処理の効率化を図り、処理時間を短縮
し、高速化することを目的とする。
【０００８】
【課題を解決するための手段】本発明の累算並列演算処
理装置においては、第１連続自動アドレス発生器と、ソ
ースデータメモリと係数データメモリと、前記第１連続
自動アドレス発生器から出力されるアドレスの前記ソー
スデータメモリと係数データメモリのベクトルデータを
格納する第１レジスタと、前記第１レジスタに格納され
たベクトルデータの演算を行うパイプライン演算器と、
前記パイプライン演算器の演算結果を格納する第２レジ
スタと、前記第２レジスタに格納された演算結果の累算
処理を行う累算演算器と、前記累算演算器の累算結果を
格納する第３レジスタと、第２連続自動アドレス発生器
と、前記第３レジスタに格納された累算結果を前記第２
連続自動アドレス発生器から出力されるアドレスに格納
するディスティネーションデータメモリとをパイプライ
ン状に構成し、前記ベクトルデータの読み込み、パイプ
ライン演算、累算処理、データ転送をタップ毎に並列に
行い、前記累算演算器の初期化、第１，第２連続自動ア
ドレス発生器の各アドレスの再設定を所定のタップ数毎
に並列に行うものである。
理装置においては、第１連続自動アドレス発生器と、ソ
ースデータメモリと係数データメモリと、前記第１連続
自動アドレス発生器から出力されるアドレスの前記ソー
スデータメモリと係数データメモリのベクトルデータを
格納する第１レジスタと、前記第１レジスタに格納され
たベクトルデータの演算を行うパイプライン演算器と、
前記パイプライン演算器の演算結果を格納する第２レジ
スタと、前記第２レジスタに格納された演算結果の累算
処理を行う累算演算器と、前記累算演算器の累算結果を
格納する第３レジスタと、第２連続自動アドレス発生器
と、前記第３レジスタに格納された累算結果を前記第２
連続自動アドレス発生器から出力されるアドレスに格納
するディスティネーションデータメモリとをパイプライ
ン状に構成し、前記ベクトルデータの読み込み、パイプ
ライン演算、累算処理、データ転送をタップ毎に並列に
行い、前記累算演算器の初期化、第１，第２連続自動ア
ドレス発生器の各アドレスの再設定を所定のタップ数毎
に並列に行うものである。
【０００９】この本発明によれば、累算処理の効率化と
処理時間の短縮を実現でき、高速化された累算並列演算
処理装置が得られる。
処理時間の短縮を実現でき、高速化された累算並列演算
処理装置が得られる。
【００１０】
【発明の実施の形態】本発明の請求項１に記載の発明
は、第１連続自動アドレス発生器と、ソースデータメモ
リと係数データメモリと、前記第１連続自動アドレス発
生器から出力されるアドレスの前記ソースデータメモリ
と係数データメモリのベクトルデータを格納する第１レ
ジスタと、前記第１レジスタに格納されたベクトルデー
タの演算を行うパイプライン演算器と、前記パイプライ
ン演算器の演算結果を格納する第２レジスタと、前記第
２レジスタに格納された演算結果の累算処理を行う累算
演算器と、前記累算演算器の累算結果を格納する第３レ
ジスタと、第２連続自動アドレス発生器と、前記第３レ
ジスタに格納された累算結果を前記第２連続自動アドレ
ス発生器から出力されるアドレスに格納するディスティ
ネーションデータメモリとをパイプライン状に構成し、
前記ベクトルデータの読み込み、パイプライン演算、累
算処理、データ転送をタップ毎に並列に行い、前記累算
演算器の初期化、第１，第２連続自動アドレス発生器の
各アドレスの再設定を所定のタップ数毎に並列に行うも
のであり、従来の個別処理で行っていたデータ転送、累
算演算器の初期化、アドレスの再設定を１パイプライン
命令に組み込み並列に行うことにより、処理時間を短縮
することが可能となるという作用を有する。
は、第１連続自動アドレス発生器と、ソースデータメモ
リと係数データメモリと、前記第１連続自動アドレス発
生器から出力されるアドレスの前記ソースデータメモリ
と係数データメモリのベクトルデータを格納する第１レ
ジスタと、前記第１レジスタに格納されたベクトルデー
タの演算を行うパイプライン演算器と、前記パイプライ
ン演算器の演算結果を格納する第２レジスタと、前記第
２レジスタに格納された演算結果の累算処理を行う累算
演算器と、前記累算演算器の累算結果を格納する第３レ
ジスタと、第２連続自動アドレス発生器と、前記第３レ
ジスタに格納された累算結果を前記第２連続自動アドレ
ス発生器から出力されるアドレスに格納するディスティ
ネーションデータメモリとをパイプライン状に構成し、
前記ベクトルデータの読み込み、パイプライン演算、累
算処理、データ転送をタップ毎に並列に行い、前記累算
演算器の初期化、第１，第２連続自動アドレス発生器の
各アドレスの再設定を所定のタップ数毎に並列に行うも
のであり、従来の個別処理で行っていたデータ転送、累
算演算器の初期化、アドレスの再設定を１パイプライン
命令に組み込み並列に行うことにより、処理時間を短縮
することが可能となるという作用を有する。
【００１１】請求項２に記載の発明は、連続自動アドレ
ス発生器と、ソースデータメモリと係数データメモリ
と、前記データメモリのベクトルデータを格納するレジ
スタと、累算処理を行う累算演算器と累算結果を格納す
るレジスタと、ディスティネーションデータメモリとを
パイプライン状に構成した累算並列演算処理装置におい
て、前記ソースデータメモリと係数データメモリのベク
トルデータＤi ，Ｃi を連続自動アドレス発生器により
連続サイクルでアクセスする処理、ベクトルデータＤi
，Ｃi に対してファンクションＦ（Ｄi ，Ｃi ）を演
算する処理、その演算結果を累算し、その累算結果を前
記ディスティネーションデータメモリに順次格納するデ
ータ転送処理をタップ毎に並列に行い、さらに前記連続
自動アドレス発生器の再設定、前記累算演算器の初期化
を所定のタップ数毎に並列に行うことを特徴としたもの
であり、従来の個別処理で行っていたデータ転送、累算
演算器の初期化、アドレスの再設定を１パイプライン命
令に組み込み並列に行うことにより、処理時間を短縮す
ることが可能となるという作用を有する。
ス発生器と、ソースデータメモリと係数データメモリ
と、前記データメモリのベクトルデータを格納するレジ
スタと、累算処理を行う累算演算器と累算結果を格納す
るレジスタと、ディスティネーションデータメモリとを
パイプライン状に構成した累算並列演算処理装置におい
て、前記ソースデータメモリと係数データメモリのベク
トルデータＤi ，Ｃi を連続自動アドレス発生器により
連続サイクルでアクセスする処理、ベクトルデータＤi
，Ｃi に対してファンクションＦ（Ｄi ，Ｃi ）を演
算する処理、その演算結果を累算し、その累算結果を前
記ディスティネーションデータメモリに順次格納するデ
ータ転送処理をタップ毎に並列に行い、さらに前記連続
自動アドレス発生器の再設定、前記累算演算器の初期化
を所定のタップ数毎に並列に行うことを特徴としたもの
であり、従来の個別処理で行っていたデータ転送、累算
演算器の初期化、アドレスの再設定を１パイプライン命
令に組み込み並列に行うことにより、処理時間を短縮す
ることが可能となるという作用を有する。
【００１２】以下、本発明の実施の形態を図面に基づい
て説明する。なお、従来例の図３と同一の構成には同一
の符号を付して重複する説明を省略する。図１は本発明
の実施の形態における累算並列演算処理装置の構成図で
ある。
て説明する。なお、従来例の図３と同一の構成には同一
の符号を付して重複する説明を省略する。図１は本発明
の実施の形態における累算並列演算処理装置の構成図で
ある。
【００１３】図１において、10はレジスタ９の累算結果
Ｚi が転送されるディスティネーションデータメモリ、
11はレジスタ９の累算結果Ｚi を転送する、ディスティ
ネーションデータメモリ10のアドレスを指定する連続自
動アドレス発生器、12はＮＯＲ回路であり、ＮＯＲ回路
12には初期化信号ａが入力され、累算処理を行う累算演
算器８の累算結果Ｚi をクリアする初期化信号を出力す
る。
Ｚi が転送されるディスティネーションデータメモリ、
11はレジスタ９の累算結果Ｚi を転送する、ディスティ
ネーションデータメモリ10のアドレスを指定する連続自
動アドレス発生器、12はＮＯＲ回路であり、ＮＯＲ回路
12には初期化信号ａが入力され、累算処理を行う累算演
算器８の累算結果Ｚi をクリアする初期化信号を出力す
る。
【００１４】本発明の累算並列演算処理装置は、連続自
動アドレス発生器１Ａ，１Ｂと、ソースデータメモリ
２、係数データメモリ３と、レジスタ４，５と、パイプ
ライン演算器６と、レジスタ７と、累算演算器８と、レ
ジスタ９と、ディスティネーションデータメモリ10と、
連続自動アドレス発生器11とをパイプライン状に構成
し、ソースデータメモリ２と係数データメモリ３のベク
トルデータの読み込み、パイプライン演算器６のパイプ
ライン演算、累算演算器８の累算処理、ディスティネー
ションデータメモリ10へのデータ転送をタップ毎に並列
に行い、累算演算器８の初期化、連続自動アドレス発生
器１Ａ，１Ｂ，11のアドレスの再設定を所定のタップ数
毎に並列に行う構成としている。
動アドレス発生器１Ａ，１Ｂと、ソースデータメモリ
２、係数データメモリ３と、レジスタ４，５と、パイプ
ライン演算器６と、レジスタ７と、累算演算器８と、レ
ジスタ９と、ディスティネーションデータメモリ10と、
連続自動アドレス発生器11とをパイプライン状に構成
し、ソースデータメモリ２と係数データメモリ３のベク
トルデータの読み込み、パイプライン演算器６のパイプ
ライン演算、累算演算器８の累算処理、ディスティネー
ションデータメモリ10へのデータ転送をタップ毎に並列
に行い、累算演算器８の初期化、連続自動アドレス発生
器１Ａ，１Ｂ，11のアドレスの再設定を所定のタップ数
毎に並列に行う構成としている。
【００１５】以上のような構成の演算処理についてその
動作を図２を参照しながら説明する。図２は４タップ積
和演算を行う場合の本発明による累算並列演算タイミン
グを示す。
動作を図２を参照しながら説明する。図２は４タップ積
和演算を行う場合の本発明による累算並列演算タイミン
グを示す。
【００１６】まず、連続自動アドレス発生器１Ａ，１Ｂ
によりソースデータメモリ２と、係数データメモリ３か
らそれぞれベクトルデータＤ0 、Ｃ0 がレジスタ４，５
に格納される。次にパイプライン演算器（乗算器）５に
よりＤ0 ＊Ｃ0 の乗算が行われ、その乗算結果Ｙ0 がレ
ジスタ７に格納される。続いて、累算処理を行う演算器
８により初期値０とＹ0 を加算し、その結果Ｚ0 がレジ
スタ９に格納される。そして１つ前の累算結果Ｚ0 と次
の乗算結果Ｙ1 とが加算され、その結果Ｚ1 が再びレジ
スタ９に格納される。同様にして、タップ数の回数だけ
（累算結果Ｚi＋乗算結果Ｙi ）が行われ、その結果Ｚi
がレジスタ９に格納される。レジスタ９に格納された
累算結果Ｚi は、４タップの間、連続自動アドレス発生
器11により同一のアドレスに設定されたディスティネー
ションデータメモリ10に順次転送される。
によりソースデータメモリ２と、係数データメモリ３か
らそれぞれベクトルデータＤ0 、Ｃ0 がレジスタ４，５
に格納される。次にパイプライン演算器（乗算器）５に
よりＤ0 ＊Ｃ0 の乗算が行われ、その乗算結果Ｙ0 がレ
ジスタ７に格納される。続いて、累算処理を行う演算器
８により初期値０とＹ0 を加算し、その結果Ｚ0 がレジ
スタ９に格納される。そして１つ前の累算結果Ｚ0 と次
の乗算結果Ｙ1 とが加算され、その結果Ｚ1 が再びレジ
スタ９に格納される。同様にして、タップ数の回数だけ
（累算結果Ｚi＋乗算結果Ｙi ）が行われ、その結果Ｚi
がレジスタ９に格納される。レジスタ９に格納された
累算結果Ｚi は、４タップの間、連続自動アドレス発生
器11により同一のアドレスに設定されたディスティネー
ションデータメモリ10に順次転送される。
【００１７】これらの各処理はすべて並列に行われてお
り、４クロック毎（クロック数＝タップ数）に、累算演
算器８の初期化、すなわち初期化信号による累算演算器
８の累算結果Ｚi のクリアが行われ、連続自動アドレス
発生器１Ａ，１Ｂ，11のアドレスが再設定される。
り、４クロック毎（クロック数＝タップ数）に、累算演
算器８の初期化、すなわち初期化信号による累算演算器
８の累算結果Ｚi のクリアが行われ、連続自動アドレス
発生器１Ａ，１Ｂ，11のアドレスが再設定される。
【００１８】このように、累算結果をディスティネーシ
ョンデータメモリ10に順次格納するデータ転送、アドレ
ス再設定、累算演算器初期化という従来の個別処理を１
パイプライン命令に組み込み並列に行う新たな方式とし
たことにより、累算処理の効率化と処理時間の短縮を実
現でき、高速化された累算並列演算処理装置を提供する
ことができる。
ョンデータメモリ10に順次格納するデータ転送、アドレ
ス再設定、累算演算器初期化という従来の個別処理を１
パイプライン命令に組み込み並列に行う新たな方式とし
たことにより、累算処理の効率化と処理時間の短縮を実
現でき、高速化された累算並列演算処理装置を提供する
ことができる。
【００１９】たとえば、矩形領域８×８のデータについ
て、フィルタ係数８でフィルタ演算を行う場合、従来の
命令では処理サイクル数が１６０ｃｙｃｌｅであったも
のが、本発明の累算並列演算処理では８５ｃｙｃｌｅと
なり、約２分の１の処理サイクル数の削減が可能であ
る。
て、フィルタ係数８でフィルタ演算を行う場合、従来の
命令では処理サイクル数が１６０ｃｙｃｌｅであったも
のが、本発明の累算並列演算処理では８５ｃｙｃｌｅと
なり、約２分の１の処理サイクル数の削減が可能であ
る。
【００２０】
【発明の効果】以上のように本発明によれば、従来の個
別処理を１パイプライン処理中に組み込み並列処理とす
ることにより、フィルタ演算などの累算処理を行う際、
処理時間の短縮を実現できるという有利な効果が得られ
る。
別処理を１パイプライン処理中に組み込み並列処理とす
ることにより、フィルタ演算などの累算処理を行う際、
処理時間の短縮を実現できるという有利な効果が得られ
る。
【図１】本発明の実施の形態における累算並列演算処理
装置の構成図である。
装置の構成図である。
【図２】同累算並列演算処理装置の累算並列演算タイミ
ング（４タップ積和演算）を示すタイムチャートであ
る。
ング（４タップ積和演算）を示すタイムチャートであ
る。
【図３】従来の累算並列演算処理装置の構成図である。
【図４】従来の累算並列演算処理装置の累算演算タイミ
ング（４タップ積和演算）を示すタイムチャートであ
る。
ング（４タップ積和演算）を示すタイムチャートであ
る。
1A，1B，11 連続自動アドレス発生器 ２ ソースデータメモリ ３ 係数データメモリ ４ ベクトルデータＤi を格納するレジスタ ５ ベクトルデータＣi を格納するレジスタ ６ ファンクションＦ（Ｄi 、Ｃi ）を行うパイプラ
イン演算器 ７ ファンクションＦ（Ｄi 、Ｃi ）の結果Ｙi を格
納するレジスタ ８ 累算演算器 ９ 累算結果Ｚi を格納するレジスタ 10 ディスティネーションデータメモリ 12 ＮＯＲ回路 ａ 初期化信号
イン演算器 ７ ファンクションＦ（Ｄi 、Ｃi ）の結果Ｙi を格
納するレジスタ ８ 累算演算器 ９ 累算結果Ｚi を格納するレジスタ 10 ディスティネーションデータメモリ 12 ＮＯＲ回路 ａ 初期化信号
Claims (2)
- 【請求項１】 第１連続自動アドレス発生器と、ソース
データメモリと係数データメモリと、前記第１連続自動
アドレス発生器から出力されるアドレスの前記ソースデ
ータメモリと係数データメモリのベクトルデータを格納
する第１レジスタと、前記第１レジスタに格納されたベ
クトルデータの演算を行うパイプライン演算器と、前記
パイプライン演算器の演算結果を格納する第２レジスタ
と、前記第２レジスタに格納された演算結果の累算処理
を行う累算演算器と、前記累算演算器の累算結果を格納
する第３レジスタと、第２連続自動アドレス発生器と、
前記第３レジスタに格納された累算結果を前記第２連続
自動アドレス発生器から出力されるアドレスに格納する
ディスティネーションデータメモリとをパイプライン状
に構成し、 前記ベクトルデータの読み込み、パイプライン演算、累
算処理、データ転送をタップ毎に並列に行い、前記累算
演算器の初期化、第１，第２連続自動アドレス発生器の
各アドレスの再設定を所定のタップ数毎に並列に行うこ
とを特徴とする累算並列演算処理装置。 - 【請求項２】 連続自動アドレス発生器と、ソースデー
タメモリと係数データメモリと、前記データメモリのベ
クトルデータを格納するレジスタと、累算処理を行う累
算演算器と累算結果を格納するレジスタと、ディスティ
ネーションデータメモリとをパイプライン状に構成した
累算並列演算処理装置において、 前記ソースデータメモリと係数データメモリのベクトル
データＤi ，Ｃi を連続自動アドレス発生器により連続
サイクルでアクセスする処理、ベクトルデータＤi ，Ｃ
i に対してファンクションＦ（Ｄi ，Ｃi ）を演算する
処理、その演算結果を累算し、その累算結果を前記ディ
スティネーションデータメモリに順次格納するデータ転
送処理をタップ毎に並列に行い、さらに前記連続自動ア
ドレス発生器の再設定、前記累算演算器の初期化を所定
のタップ数毎に並列に行うことを特徴とする累算並列演
算処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9017244A JPH10214261A (ja) | 1997-01-31 | 1997-01-31 | 累算並列演算処理装置、およびその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9017244A JPH10214261A (ja) | 1997-01-31 | 1997-01-31 | 累算並列演算処理装置、およびその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10214261A true JPH10214261A (ja) | 1998-08-11 |
Family
ID=11938549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9017244A Pending JPH10214261A (ja) | 1997-01-31 | 1997-01-31 | 累算並列演算処理装置、およびその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10214261A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6516402B2 (en) | 2000-04-27 | 2003-02-04 | Mitsubishi Denki Kabushiki Kaisha | Information processing apparatus with parallel accumulation capability |
-
1997
- 1997-01-31 JP JP9017244A patent/JPH10214261A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6516402B2 (en) | 2000-04-27 | 2003-02-04 | Mitsubishi Denki Kabushiki Kaisha | Information processing apparatus with parallel accumulation capability |
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