JPH10233812A - Ｆｓｋ復調回路 - Google Patents

Abstract

(57)【要約】 【目的】 ノイズの影響を受け難いＦＳＫ復調回路を提
供する。 【構成】 ３．５周期を１ビットとするバイフェーズデ
ータによってＦＳＫ変調されたウォブル信号(wobble)か
らバイフェーズデータを復調する際、エッジ検出回路２
によって半周期毎にパルス信号(bothedg)を生成する。
この際、カウンタ205,206及びＡＮＤ回路207等を用い
て、ノイズによって生じたパルスを含むエッジパルス信
号(detbothedg)をマスクし、ウォブル信号(wobble)のほ
ぼ半周期毎に１つずつのエッジパルス信号(bothedg)を
生成する。さらに、エッジパルス信号(bothedg)から、
３周期毎のパルス信号(edg0-5)を半周期ずつずらして生
成する。これらを用いてウォブル信号(wobble)の周期の
時間幅を検出することにより、ウォブル信号(wobble)の
周波数の大小（高低）を判定してバイフェーズデータを
復調する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、ＦＳＫ（Frequenc
y Shift Keying：周波数偏移キーイング）復調回路に関
するものである。

【０００２】

【従来の技術】従来、追記型光ディスク（ＣＤ−Ｗ
Ｏ）、光磁気ディスク（ＣＤ−ＭＯ）等の記録可能な光
ディスクＤＳには、図２に示すようにその記録領域に予
め僅かな振幅でうねっているトラックＴＲがスパイラル
状に形成されている。このトラックＴＲのうねりは、Ａ
ＴＩＰ (Absolute Time In Pregroove) と呼ばれる絶対
時間情報を表すものであり、22.05KHzを基本周波数と
し、その周波数はバイフェーズデータの１ビットに対応
する長さ（周波数44.1KHz の７周期分）毎にビットの内
容、即ちこのビットが「１」であるか「０」であるかに
応じて±１ＫＨｚ変化するようにＦＳＫ変調されてい
る。

【０００３】さらに、このＦＳＫ変調の際には、ＡＴＩ
Ｐデータの１ビットはバイフェーズ（Biphase ）データ
に変換され、「０」を「００」或いは「１１」の２ビッ
ト、「１」を「０１」或いは「１０」の２ビットとした
後、ＦＳＫ変調される。

【０００４】また、バイフェーズデータは、１フレーム
が１定数（８４ビット）のビットを含み且つ所定の位置
に固定パターンのフレーム同期信号を備えたビット列か
らなる多数の連続したフレームで構成され、各フレーム
は周波数７５Ｈｚの周期で繰り返されている。

【０００５】一方、前述した記録可能な光ディスクに音
声、映像、パソコンなどのデータ等の情報を記録する場
合は、トラックのチャンネル数、プリエンファシスの有
無、トラックの番号、トラックの始まりからの時間、デ
ィスク最内周からの絶対時間等を表す制御情報、即ちサ
ブコードデータも同時に記録される。このサブコードデ
ータは、１フレームが一定数（９８ビット）のビット
（但し、１ビットに対応する単位長さはＡＴＩＰデータ
との場合とは異なる）を含み且つ所定の位置に固定パタ
ーンのフレーム同期信号を備えたビット列からなる多数
のフレームで構成され、各フレームは周波数７５Ｈｚの
周期で記録される。

【０００６】ここで、実際に光ディスクに情報を記録す
る場合には、ＡＴＩＰデータとサブコードデータとをフ
レーム同期させて記録しなければならないことが規格に
より定められているため、ＡＴＩＰデータを再生する必
要がある。このため、従来ＡＴＩＰデータを再生する際
には、図３に示すように前述したうねりを検出して、う
ねりの周期を有するアナログ信号（ウォブル信号）(wob
ble)として再生し、このアナログ信号の半周期毎にその
長さ（時間幅）を計測し、予め設定した固定されている
しきい値より長いか短いかを検出することにより、ＦＳ
Ｋ復調を行っていた。

【０００７】また、アナログ信号（ウォブル信号）(wob
ble)の半周期の検出には、例えば図４に示すエッジ検出
回路を用いていた。このエッジ検出回路は、ウォブル信
号(wobble)の振幅のほぼ中心となる電圧をしきい値電圧
Ｖthとする比較器201、２つのＤ型フリップフロップ20
2,203、及び排他的論理和回路（以下、ＥＸＯＲ回路と
称する）204から構成され、２つのＤ型フリップフロッ
プ202,203は、クロック信号(clk)によって動作する。

【０００８】ここでは、クロック信号(clk)の周波数
は、光ディスクからの通常の情報再生時における前記ト
ラックのうねりの周波数、即ちうねりの基本周波数22.0
5KHzの整数倍で前記うねりの周波数変化を検出するのに
十分な周波数、例えば8.4672MHz に設定されている。

【０００９】ウォブル信号(wobble)は比較器201に入力
され、その電圧レベルＶwoがしきい値電圧Ｖthと比較さ
れ、電圧Ｖwoがしきい値電圧Ｖthよりも大きいときに比
較器201はディジタル出力信号Ａをハイレベルとし、電
圧Ｖwoがしきい値電圧Ｖth以下のときに比較器201はデ
ィジタル出力信号Ａをローレベルとする。

【００１０】比較器201の出力信号Ａは、第１のＤ型フ
リップフロップ202によってクロック信号(clk)に同期し
た信号Ｂとされた後、第２のＤ型フリップフロップ203
によって１クロック遅延されて信号Ｃとして出力され
る。

【００１１】２つのＤ型フリップフロップ202,203のそ
れぞれから出力された信号Ｂ，Ｃは、ＥＸＯＲ回路204
に入力され、ＥＸＯＲ回路204からエッジパルス信号(de
tbothedg)が出力される。これらの信号のタイミングチ
ャートを図５に示す。

【００１２】これにより、ウォブル信号(wobble)に同期
して半周期毎に出力されるエッジパルス信号(detbothed
g)が生成され、この信号を用いてＦＳＫ復調が行われて
いた。

【００１３】

【発明が解決しようとする課題】しかしながら、前述し
た従来のＦＳＫ復調回路では、前述のエッジ検出回路に
よってエッジパルス信号(detbothedg)を生成する際、ノ
イズ等の影響によって不要なパルス信号が出力されるこ
とがあり、これによって誤った復調がなされることがあ
った。

【００１４】即ち、図６に示すように、ウォブル信号(w
obble)にノイズが重畳し、このノイズの電圧レベルが比
較器201のしきい値電圧Ｖthを越えると、不要な位置に
おいて比較器201のディジタル出力レベルが変化してし
まう。さらに、この変化に伴い不要な位置にエッジパル
ス信号(detbothedg)が生成されてしまう。ここで、図６
においてはパルス間隔等を誇張して描いてある。

【００１５】この現象は、ウォブル信号(wobble)に重畳
したノイズの電圧レベルが比較的小さくても比較器201
の出力レベルを変化できるしきい値電圧Ｖth近傍で多く
発生している。

【００１６】本発明の目的は上記の問題点に鑑み、ノイ
ズの影響を受け難いＦＳＫ復調回路を提供することにあ
る。

【００１７】

【課題を解決するための手段】本発明は上記の目的を達
成するために、略正弦波形状に変化するアナログ信号の
周期を半周期単位で検出して半周期毎にパルス信号を出
力するエッジ検出回路を備え、二値化信号により所定の
基準周波数を中心周波数としてＦＳＫ変調された前記ア
ナログ信号から、前記パルス信号を用いて前記二値化信
号を復調するＦＳＫ復調回路において、前記アナログ信
号の電圧レベルと前記アナログ信号の振幅のほぼ中心に
相当する電圧レベルとを比較し、これらの大小関係に対
応してレベル変化するディジタル信号を出力する二値化
手段と、前記二値化手段から出力されたディジタル信号
のレベル変化点を検出してパルス信号を出力するレベル
変化点検出手段と、該レベル変化点検出手段から出力さ
れるパルス信号とマスク信号とを入力し、該マスク信号
が入力されていないときに該パルス信号を出力するマス
ク手段と、該マスク手段からパルス信号が出力された
後、前記アナログ信号の半周期よりも短い時間幅を有す
る前記マスク信号を出力するマスク信号生成手段とを、
前記エッジ検出回路に備えたＦＳＫ復調回路を提案す
る。

【００１８】該ＦＳＫ復調回路によれば、二値化手段に
よって、前記アナログ信号の電圧レベルと前記アナログ
信号の振幅のほぼ中心に相当する電圧レベルとが比較さ
れ、これらの大小関係に対応してレベル変化するディジ
タル信号が出力される。さらに、前記二値化手段から出
力されたディジタル信号のレベル変化点がレベル変化点
検出手段によって検出され、該レベル変化点検出手段か
ら出力されるパルス信号は、マスク手段によってマスク
信号が入力されていないときに通過される。また、前記
マスク手段からパルス信号が出力された後、前記アナロ
グ信号の半周期よりも短い時間幅を有する前記マスク信
号がマスク信号生成手段によって生成される。

【００１９】これにより、前記マスク手段からは前記ア
ナログ信号のほぼ半周期毎に１つのパルス信号が出力さ
れる。またこの際、前記アナログ信号電圧が前記しきい
値電圧レベルと等しくなる位置の近傍で、前記アナログ
信号に重畳したノイズにより複数のパルス信号が前記レ
ベル変化点検出手段から出力される場合がある。しか
し、これら複数のパルス信号の内の最初の１つによって
マスク信号が発生されるので、この最初の１つのパルス
信号のみが前記マスク手段を通過し、不要なパルス信号
が除去される。

【００２０】

【発明の実施の形態】以下、図面に基づいて本発明の一
実施形態を説明する。図１は一実施形態のＦＳＫ復調回
路を示す構成図である。図において、１はクロック発生
回路、２はエッジ検出回路、３はしきい値決定回路、４
は長短検出回路、５はフィルタ回路である。

【００２１】クロック発生回路１は、復調回路全体で使
用する基準となるクロック信号(clk) を発生する。ここ
では、クロック信号(clk)の周波数は、光ディスクから
の通常の情報再生時における前記トラックのうねりの周
波数、即ちうねりの基本周波数22.05KHzの整数倍で前記
うねりの周波数変化を検出するのに十分な周波数、例え
ば8.4672MHz に設定されている。

【００２２】エッジ検出回路２は、図７に示すように、
光ディスクから再生されたサイン波形状のウォブル信号
(wobble)及びクロック信号clk を入力して、ウォブル信
号(wobble)の電圧レベルと基準電圧(Ｖth)とを比較し、
ウォブル信号(wobble)の立ち上がり及び立ち下がりを検
出し、ウォブル信号(wobble)の半周期毎にエッジパルス
信号(bothedg)を出力すると共に、ウォブル信号(wobbl
e)の３周期を１周期とする第１乃至第６のエッジパルス
信号(edg0〜edg5)を出力する。ここで、第１乃至第６の
エッジパルス信号(edg0〜edg5)は、エッジパルス信号(b
othedg)を３周期毎に抽出したものであり、これらはウ
ォブル信号(wobble)の半周期ずつずらして出力される。

【００２３】エッジ検出回路２は、図８に示すように、
比較器201、Ｄ型のフリップフロップ202,203、ＥＸＯＲ
回路204、１６進カウンタ205,206、ＡＮＤ回路207、Ｎ
ＯＴ回路208,209、６進カウンタ210、ＡＮＤ回路211〜2
16によって構成されている。

【００２４】図において、前述した従来例と同一構成部
分は同一符号を持って表しその説明を省略する。即ち、
ＥＸＯＲ回路204からエッジパルス信号(detbothedg)が
出力されるまでは従来と同様である。ここでは、エッジ
パルス信号(detbothedg)に対してマスクをかけてウォブ
ル信号(wobble)の半周期に１つずつ出力されるエッジパ
ルス信号(bothedg)を生成している。このマスク処理
は、カウンタ205,206、ＡＮＤ回路207、及びＮＯＴ回路
208,209によって行われている。

【００２５】即ち、２つのカウンタ205,206は直列に接
続されて８ビットカウンタが構成され、この１６進８ビ
ットカウンタはＮＯＴ回路209の出力信号がロード信号
としてLOAD端子に入力されたときに、初期値が設定さ
れ、９６カウントでフルカウントとなり、次に初期値が
ロードされるまでハイレベルのキャリー信号ＲＣを出力
する。

【００２６】このキャリー信号ＲＣとＥＸＯＲ回路204
から出力されるエッジパルス信号(detbothedg)がＡＮＤ
回路207に入力され、これの論理積の結果がエッジパル
ス信号(bothedg)として出力される。このエッジパルス
信号(bothedg)がＮＯＴ回路209によって反転されて前述
のロード信号となる。

【００２７】このように、キャリー信号ＲＣによってエ
ッジパルス信号(detbothedg)をマスクすることにより、
ウォブル信号(wobble)のほぼ半周期毎に１つずつのエッ
ジパルス信号(bothedg)を出力することができる。

【００２８】即ち、図９のタイミングチャートに示すよ
うに、初期状態ではカウンタ205,206はフルカウントで
キャリー信号ＲＣを出力した状態で停止している。ま
た、ＥＸＯＲ回路204からエッジパルス信号(detbothed
g)が出力され、最初の１つのエッジパルスがＡＮＤ回路
207を通過すると、これによりカウンタ205,206が初期設
定され、キャリー信号ＲＣはローレベルとなり、ＡＮＤ
回路207によってこのエッジパルス以降のパルスはマス
クされて、９６カウントの間、ＡＮＤ回路207から出力
されなくなる。カウンタ205,206が９６カウントしてフ
ルカウントなるとキャリー信号ＲＣがハイレベルとな
り、カウンタ205,206の動作が停止するのでこれ以降は
ＡＮＤ回路207はパルス通過可能となる。

【００２９】一方、６進カウンタ210とＡＮＤ回路211〜
216によってエッジパルス信号(bothedg)から６つのエッ
ジパルス信号(edg0〜edg5)が生成される。これは、ＡＮ
Ｄ回路211〜216を用いて、６進カウンタ210の３ビット
の出力信号(Qa,Qb,Qc)によりエッジパルス信号(bothed
g)にマスクをかけることによって生成している。これら
のエッジパルス信号(edg0〜edg5)の生成過程を図１０の
タイミングチャートに示す。

【００３０】しきい値決定回路３は、図１１に示すよう
に、計数回路３１、平均値算出回路３２、ラッチ回路３
３、補数生成回路３４から構成されている。

【００３１】計数回路３１は、第１のエッジパルス信号
(edg0)及びクロック信号(clk)を入力して、第１のエッ
ジパルス信号(edg0)の数を計数し、計数値が１２８にな
ったときに、正のパルス信号(pls128)と負のパルス信号
(/pls128)を出力すると共に、計数値をリセットして再
び計数を開始する。

【００３２】これにより、ウォブル信号(wobble)の３４
８周期毎に、計数回路３１からパルス信号(pls128,/pls
128)が出力される。

【００３３】平均値算出回路３２は、計数回路３１から
出力されるパルス信号(/pls128)とクロック信号(clk)を
入力し、パルス信号(/pls128)の１周期間に含まれるク
ロック信号(clk)のパルス数を計数すると共に、この計
数結果を１２８で除算して、ウォブル信号(wobble)の３
周期に含まれるクロック信号(clk)のパルス数の平均値
を算出する。この平均値は１１ビットの平均値データ(a
ve(0-10))として出力される。

【００３４】ラッチ回路３３は、平均値データ(ave(0-1
0))、パルス信号(pls128)及びクロック信号(clk)を入力
し、パルス信号(pls128)に同期して平均値データ(ave(0
-10))をラッチして、１１ビットのラッチデータ(lat(0-
10))として出力する。

【００３５】補数生成回路３４は、ラッチデータ(lat(0
-10))を入力して、この値の１の補数を生成して、１２
ビットの補数データ(load(0-11))として出力する。

【００３６】長短検出回路４は、図１２に示すように、
第１乃至第６の計数回路４１〜４６及びＯＲ回路４７か
ら構成され、エッジパルス信号(edg(0-5))、補数データ
(load(0-11))及びクロック信号(clk)を入力して、長短
信号(longshort)を出力する。

【００３７】ここで、長短検出回路４は、第１乃至第６
のエッジパルス信号(edg(0-5))のそれぞれの１周期に含
まれるクロック信号(clk)のパルス数が前述した平均値
データ(ave(0-10))よりも大きいか小さいかを検出し
て、ウォブル信号(wobble)の半周期毎に第１乃至第６の
エッジパルス信号(edg(0-5))のそれぞれの結果を順次出
力するものである。

【００３８】第１乃至第６の計数回路４１〜４６のそれ
ぞれは、１２ビットのカウンタを備え、第１の計数回路
４１は、第１のエッジパルス信号(edg0)に同期して補数
データ(load(0-11))をカウンタにロードした後、この値
を初期値としてクロック信号(clk)のパルス数を計数
し、フルカウント、即ち１２ビットの全てが「１」とな
ったときに、カウンタのキャリー信号に基づいて出力信
号である第１の長短信号(longshort0)を、次にエッジパ
ルス信号(edg0)によって補数データ(load(0-11))がロー
ドされるまでの間ハイレベルとして出力する。

【００３９】第２の計数回路４２は、第２のエッジパル
ス信号(edg1)に同期して補数データ(load(0-11))をカウ
ンタにロードした後、この値を初期値としてクロック信
号(clk)のパルス数を計数し、フルカウントとなったと
きに、出力信号である第２の長短信号(longshort1)を、
次にエッジパルス信号(edg0)によって補数データ(load
(0-11))がロードされるまでの間ハイレベルとして出力
する。

【００４０】第３の計数回路４３は、第３のエッジパル
ス信号(edg2)に同期して補数データ(load(0-11))をカウ
ンタにロードした後、この値を初期値としてクロック信
号(clk)のパルス数を計数し、フルカウントとなったと
きに、出力信号である第３の長短信号(longshort2)をロ
ーレベルからハイレベルにし、次にエッジパルス信号(e
dg0)によって補数データ(load(0-11))がロードされるま
での間ハイレベルとして出力する。

【００４１】同様に、第４の計数回路４４は、第４のエ
ッジパルス信号(edg3)によって補数データ(load(0-11))
をカウンタにロードし、第４の長短信号(longshort3)を
出力し、第５の計数回路４５は、第５のエッジパルス信
号(edg4)によって補数データ(load(0-11))をカウンタに
ロードし、第５の長短信号(longshort4)を出力し、ま
た、第６の計数回路４６は、第６のエッジパルス信号(e
dg5)によって補数データ(load(0-11))をカウンタにロー
ドし、第６の長短信号(longshort5)を出力する。

【００４２】これら第１乃至第６の計数回路４１〜４６
から出力された長短信号(lonfshort(0-5))は、ＯＲ回路
４７に入力され、ＯＲ回路４７によって論理和されて、
長短信号(longshort)として出力される。

【００４３】これにより、ウォブル信号(wobble)の３周
期の時間幅が、前記平均値以上のときに長短信号(longs
hort)はハイレベルに、また平均値よりも小さいときに
ローレベルとなり、ＦＳＫ変調されたウォブル信号(wob
ble)からバイフェーズデータが復調される。

【００４４】フィルタ回路５は、長短検出回路４によっ
て復調されたバイフェーズデータ信号（長短信号(longs
hort)）に混じったノイズ成分をほぼ完全に除去するフ
ィルタ回路であり、長短信号(longhort)を半周期パルス
信号(bothedg)に同期して順次入力し、半周期パルス信
号(bothedg)の１周期分を１ビットとして連続する５ビ
ット分のビットパターンを、予め設定されている複数の
基準ビットパターンと比較して、これらが一致したとき
に、基準ビットパターン毎に設定されているレベルを有
する復調信号(bidata)を出力する。

【００４５】ここで、前述の基準ビットパターンと出力
レベルは、予め実験によって求めたものをテーブル化し
て設定されているものであり、図１３に示す３２種類が
設定されている。また、テーブル中の「１」はハイレベ
ルを表し、「０」はローレベルを表している。

【００４６】次に、前述の構成よりなるＦＳＫ復調回路
の動作及び特徴を説明する。３．５周期を１ビットとす
る二値化信号（バイフェーズデータ）によってＦＳＫ変
調されたウォブル信号(wobble)は、３．５周期を単位と
して周期が変化し、バイフェーズデータに対応して１周
期分の時間幅が二通りに変化する。

【００４７】このウォブル信号(wobble)からバイフェー
ズデータを復調する際、エッジ検出回路２によって生成
された第１乃至第６のエッジパルス信号に基づいて、長
短検出回路４によってウォブル信号(wobble)の連続する
３周期分の時間幅が、ウォブル信号(wobble)の半周期毎
に比較基準となる時間幅と比較されて、長短信号(longs
hort)が出力され、ハイレベルとローレベルを有する二
値化信号のバイフェーズデータが復調される。

【００４８】また、前記３周期分の比較基準となる時間
幅はしきい値決定回路３によってリアルタイムに決定さ
れる。即ち、しきい値決定回路３は、３周期の１２８倍
の３８４周期の実時間幅を３８４周期毎に計測すると共
に、該時間幅からウォブル信号(wobble)の３周期分の時
間幅の平均値を算出し、３８４周期毎に該平均値を前記
３周期分の基準時間幅として長短検出回路に出力してい
る。

【００４９】これにより、長短検出回路４は、リアルタ
イムに検出された基準時間幅を用いて、正確に安定して
バイフェーズデータの二値化信号（長短信号(longshor
t)）を復調することができる。また、１ＡＴＩＰフレー
ムに近い３８４周期分の時間幅から３周期の時間幅の平
均値を算出しているので、光ディスクの偏芯や面振れ等
の回転による影響を緩和することができると共に、誤差
の影響を低減することができる。

【００５０】さらに、長短検出回路４によって復調され
たバイフェーズデータ（長短信号(longshort)）がノイ
ズの影響を受けている場合には、フィルタ回路５によっ
てノイズの影響が除去される。

【００５１】前述したように本実施形態によれば、エッ
ジ検出回路２において、カウンタ205,206及びＡＮＤ回
路207等を用いて、ノイズによって発生する不要なエッ
ジパルス信号(detbothedg)をマスクし、ウォブル信号(w
obble)のほぼ半周期毎に１つずつのエッジパルス信号(b
othedg)を生成するようにしたので、安定した正確な復
調が可能となった。

【００５２】また、ウォブル信号(wobble)の３周期分を
単位としての時間幅（周波数）の大小検出を、ウォブル
信号(wobble)の半周期毎に行っているので、ノイズ成分
等による検出誤差を大幅に低減でき、従来よりも正確に
安定してバイフェーズデータを復調することができる。

【００５３】また、長短検出回路４で用いる比較基準と
なる時間幅データを、前述した方法を用いてしきい値決
定回路３によってリアルタイムに決定しているので、復
調対象となるＦＳＫ変調されたウォブル信号(wobble)の
レベル変動やノイズの影響が生じた場合にも、常に適切
な時間幅を基準として用いることができ、常に正確にバ
イフェーズデータを復調することができる。これによ
り、安定したＡＴＩＰデータの復調が可能となる。

【００５４】尚、本実施形態の構成は一例であり、本願
発明がこれに限定されることはない。例えば、本実施形
態では、ウォブル信号(wobble)の３周期を単位として時
間幅（周波数）の大小を検出したが、これに限定される
ことはない。時間幅を検出するｍ周期のｍの値は、ウォ
ブル信号(wobble)の周期（半周期）の検出状態、回路構
成、復調精度等を考慮して設計時に適宜決定することが
好ましい。

【００５５】また、光ディスクの回転数を変えて情報処
理を行う場合には、この回転数に対応して、即ち回転数
の変化による前記うねりの周波数の変化に対応してクロ
ック信号(clk)の周波数を変えれば良い。例えば、光デ
ィスクの回転数を２倍にして情報処理を行うときは、ク
ロック信号(CLK)の周波数も２倍にすれば良い。このよ
うなクロック信号(clk)の周波数切替は、さらに高周波
の発振器及び分周器等を用いれば容易に行えることであ
る。

【００５６】

【発明の効果】以上説明したように本発明によれば、Ｆ
ＳＫ変調されたアナログ信号電圧が前記しきい値電圧レ
ベルと等しくなる位置の近傍で、前記アナログ信号に重
畳したノイズにより複数のパルス信号が前記レベル変化
点検出手段から出力される場合があるが、これら複数の
パルス信号の内の最初の１つによってマスク信号が発生
されるため、この最初の１つのパルス信号のみが前記マ
スク手段を通過し、不要なパルス信号が除去されるの
で、前記アナログ信号のほぼ半周期毎に１つのパルス信
号が出力される。従って、このパルス信号を用いること
により、前記アナログ信号から目的とする二値化信号を
正確に復調することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態のＦＳＫ復調回路を示す構
成図

【図２】光ディスクに形成されているトラックを説明す
る図

【図３】ＦＳＫ変調されたアナログ信号を示す波形図

【図４】従来例におけるエッジ検出回路を示す構成図

【図５】従来例におけるエッジ検出回路の動作を説明す
るタイミングチャート

【図６】従来例における問題点を説明する図

【図７】本発明の一実施形態におけるエッジ検出回路の
出力信号を説明するタイミングチャート

【図８】本発明の一実施形態におけるエッジ検出回路を
示す構成図

【図９】本発明の一実施形態におけるエッジ検出回路の
動作を説明するタイミングチャート

【図１０】本発明の一実施形態におけるエッジパルス信
号の生成過程を説明するタイミングチャート

【図１１】本発明の一実施形態におけるしきい値決定回
路を示す構成図

【図１２】本発明の一実施形態における長短検出回路を
示す構成図

【図１３】本発明の一実施形態におけるフィルタ回路に
設定されたビットパターンテーブルを示す図

【符号の説明】

１…クロック発生回路、２…エッジ検出回路、201…比
較器、202,203…Ｄ型フリップフロップ、204…ＥＸＯＲ
回路、205,206…１６進カウンタ、207…ＡＮＤ回路、20
8,209…ＮＯＴ回路、210…６進カウンタ、211〜216…Ａ
ＮＤ回路、３…しきい値検出回路、３１…計数回路、３
２…平均値算出回路、３３…ラッチ回路、３４…補数生
成回路、４…長短検出回路、４１〜４６…計数回路、４
７…ＯＲ回路、５…フィルタ回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 略正弦波形状に変化するアナログ信号の
   周期を半周期単位で検出して半周期毎にパルス信号を出
   力するエッジ検出回路を備え、二値化信号により所定の
   基準周波数を中心周波数としてＦＳＫ変調された前記ア
   ナログ信号から、前記パルス信号を用いて前記二値化信
   号を復調するＦＳＫ復調回路において、 前記アナログ信号の電圧レベルと前記アナログ信号の振
   幅のほぼ中心に相当する電圧レベルとを比較し、これら
   の大小関係に対応してレベル変化するディジタル信号を
   出力する二値化手段と、 前記二値化手段から出力されたディジタル信号のレベル
   変化点を検出してパルス信号を出力するレベル変化点検
   出手段と、 該レベル変化点検出手段から出力されるパルス信号とマ
   スク信号とを入力し、該マスク信号が入力されていない
   ときに該パルス信号を出力するマスク手段と、 該マスク手段からパルス信号が出力された後、前記アナ
   ログ信号の半周期よりも短い時間幅を有する前記マスク
   信号を出力するマスク信号生成手段とを、前記エッジ検
   出回路に備えたことを特徴とするＦＳＫ復調回路。