JPH10247881A

JPH10247881A - 時分割多重化装置

Info

Publication number: JPH10247881A
Application number: JP9063980A
Authority: JP
Inventors: Yukinori Ota; 幸憲太田
Original assignee: Hitachi Telecom Technologies Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-03-04
Filing date: 1997-03-04
Publication date: 1998-09-14
Also published as: US6192047B1

Abstract

(57)【要約】【課題】各種信号速度をもったデータ端末装置からの
データを、信号速度系列に無関係に統一的にビット多重
化し、且回線設定の変更を容易にする。【解決手段】端末インタフェース２でディジタルチャ
ネルの周期の整数分の１の周期をもつマルチフレームに
該端末の信号データを乗せ、前記端末インタフェース２
を時分割スイッチ３を通して多重化部４に接続し、多重
化部４は前記マルチフレーム内の信号データをビット単
位で取り出して多重化し、伝送路インタフェース７がビ
ット多重化された信号データを高速ディジタル回線に送
出する構成にした。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】種々のデータ伝送速度をもっ
た多数のデータ端末装置からのディジタルデータを時分
割多重化して、高速ディジタル回線を用いて効率的に伝
送する、時分割多重化装置に関する。

【０００２】

【従来の技術】従来の時分割多重化装置の１例を図１８
に示す。この構成は、各種端末インタフェースＤＡＴＡ
Ｉ／Ｆと、高速ディジタルインタフェースＳＤＩＩ／Ｆ
と、制御装置ＣＯＮＴを、ハイウェイＨＷによってバス
形式で接続している。

【０００３】端末インタフェースＤＡＴＡＩ／Ｆの低速
データは、制御装置ＣＯＮＴの指示によって１ビットづ
つ高速ディジタルインタフェースＳＤＩＩ／Ｆに転送さ
れ、ビット多重化が行われる。

【０００４】この方式の例としては特開昭６１―１６３
７４１号公報があるが、この方式は構成が簡単であるた
め比較的小規模の時分割多重化装置に採用されることが
多い。

【０００５】図１９は、ＮＴＴ研究実用化報告第３６巻
第１１号（１９８７）の１，４３５ページから１，４５
３ページに採録された「高機能ＭＴＤＭシステム構成」
から引用した図である。

【０００６】本例は、６４キロビット毎秒（以下、Ｋｂ
ｐｓと表す）の基本速度で時分割交換をする、時分割ス
イッチＴＳＷをもっており、端末インタフェースＤＡＴ
ＡＩ／Ｆからの信号速度を、３．２Ｋｂｐｓ系と８Ｋｂ
ｐｓ系に分け、３．２Ｋｂｐｓ、８Ｋｂｐｓ、０．４Ｋ
ｂｐｓのそれぞれがタイムスロット入れ替え部ＴＳＩを
もってビット多重化を行っている。

【０００７】また、時分割スイッチＴＳＷおよび各タイ
ムスロット入れ替え部ＴＳＩの出側が、他のタイムスロ
ット入れ替え部または時分割スイッチの入側に接続され
る、いわゆるたすき掛け構成を採用しているので、同じ
データトラヒックが同じタイムスロット入れ替え部ＴＳ
Ｉおよび時分割スイッチＴＳＷを何度も通過するため
に、タイムスロット入れ替え部ＴＳＩ、特に時分割スイ
ッチＴＳＷのトラヒックが非常に大きくなる。

【０００８】本例の装置の詳細は、ＮＴＴ研究実用化報
告第３６巻第１１号（１９８７）、「高機能ＭＴＤＭ装
置構成」に報告されている。

【０００９】多元速度データの時分割スイッチについて
は、特開昭６１―２４２１９３号公報、特開昭６２―５
７３９８号公報等に開示されている。

【００１０】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の方式においては、時分割スイッチが無い方
式では、構成が簡単である反面、トラヒックの変動に伴
う回線構成の変動に対応し難く、規模の拡大も困難であ
る、等の欠点がある。

【００１１】時分割スイッチを備えた方式においても、
データ端末装置の信号速度系列毎にビット多重化を行う
タイムスロット入れ替え部ＴＳＩを設けるために、信号
速度間のトラヒックの変動を考慮して、各信号速度の最
大トラヒックに対応できるハードウェアを用意しなけれ
ばならず、経済的にデータトラヒックの変動に対処する
のが容易でない。

【００１２】またこの方式では、同じデータトラヒック
が時分割スイッチＴＳＷやタイムスロット入れ替え部Ｔ
ＳＩを繰り返し通過するために、タイムスロット入れ替
え部ＴＳＩ、特に時分割スイッチＴＳＷのハードウェア
が大きくなるという欠点があった。

【００１３】本発明は、このような従来の課題を解決す
るためになされたもので、ビット多重化をデータ端末装
置の信号速度に関係なく統一的に行い、時分割スイッチ
も同じトラヒックが繰り返し通ることの無いような構成
とし、拡張性と、信号速度間のデータトラヒックの変動
に対する柔軟性の両方を備えた、経済的な時分割多重化
装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記の課題を解決するた
めに請求項１に記載の発明は、予め設定された基本速度
のディジタルチャネルのフレーム周期の整数分の１の周
期を持つマルチフレームを設け、データ端末装置からの
低速データを前記マルチフレームに乗せる端末インタフ
ェース部、前記基本速度で時分割交換を行う時分割スイ
ッチ部、複数のデータ端末装置からのデータ信号を乗せ
た複数の前記マルチフレームから、データ端末装置から
のデータ信号の信号ビットのみを取り出してマッピング
テーブルに書かれた内容に従ってマッピングすることに
より、ビット単位で多重化する多重化部、およびビット
多重化されたビット列を高速ディジタル回線の伝送速度
に整合させ、これを該回線に送出する伝送路インタフェ
ース部から構成したことを特徴とする。

【００１５】本発明によれば、複数のデータ端末装置か
らの低速データ信号をデータ伝送速度に関係なく、統一
的にビット単位で多重化するために、基本速度のディジ
タルチャネルに複数のデータ端末装置からのデータ信号
を、同一装置を用いて乗せることが可能になり、高速デ
ィジタル回線の使用効率を上げることができる。

【００１６】本発明の請求項２に記載の発明は、予め設
定された基本速度のディジタルチャネルのフレーム周期
の整数分の１の周期を持つマルチフレームを設け、デー
タ端末装置からの低速データを前記マルチフレームに乗
せる端末インタフェース部、複数のデータ端末装置から
のデータ信号を乗せた複数の前記マルチフレームから、
データ端末装置からのデータ信号の信号ビットのみを取
り出してマッピングテーブルに書かれた内容に従ってマ
ッピングすることにより、ビット単位で多重化する多重
化部、およびビット多重化されたビット列を高速ディジ
タル回線の伝送速度に整合させ、これを該回線に送出す
る伝送路インタフェース部から構成し、前記時分割スイ
ッチを、前記端末インタフェース部と前記多重化部の間
に配置したことを特徴とする。

【００１７】本発明によれば、複数のデータ端末装置か
らの低速データ信号をデータ伝送速度に関係なく、統一
的にビット単位で多重化するために、基本速度のディジ
タルチャネルに複数のデータ端末装置からのデータ信号
を、同一装置を用いて乗せることが可能になり、高速デ
ィジタル回線の使用効率を上げることができると共に、
時分割スイッチの接続を変えることによって、回線構成
をオンデマンドで変えることができる。

【００１８】本発明の請求項3に記載の時分割多重化装
置は、請求項1および請求項２記載の発明において、ビ
ット多重化を行うためのマッピングテーブルによってマ
ッピングできる仮想テーブルのビット数を、１マルチフ
レーム１タイムスロットあたりのビット容量に、タイム
スロット数を乗じた数に、等しくしたことを特徴とす
る。

【００１９】本発明によれば、マッピングすべきビット
容量とマッピングされるマッピングテーブルのビット数
が等しくなるので、マッピング作業が容易になる。

【００２０】本発明の請求項4に記載の時分割多重化装
置は、請求項１および請求項２記載の発明において、ビ
ット多重化を行うためのマッピングテーブルによってマ
ッピングできる仮想テーブルのビット数を、１マルチフ
レーム１タイムスロットあたりのビット容量に、タイム
スロット数を乗じた数より、少なくしたことを特徴とす
る。

【００２１】本発明によれば、マッピングすべきビット
容量よりマッピングされるマッピングテーブルのビット
数が少なくなるので、マッピング段階で無効ビットが取
り除かれ、マッピングと同時に帯域圧縮を行うことがで
きる。

【００２２】本発明の請求項5に記載の時分割多重化装
置は、請求項１および請求項２記載の発明において、ビ
ット多重化を行うためのマッピングテーブルによってマ
ッピングできる仮想テーブルの一方の長さを、１マルチ
フレーム内のフレーム数に等しくしたことを特徴とす
る。

【００２３】本発明によれば、マッピングすべきデータ
のビットパターンのフレーム数が、マッピングされるテ
ーブルの一方の長さに等しいので、マッピング作業が容
易になると共に、多重化および逆多重化が容易になり、
装置を経済的に構成できる。

【００２４】本発明の請求項６に記載の時分割多重化装
置は、請求項１および請求項２記載の発明において、デ
ータ端末装置および伝送路からのデータ信号の信号ビッ
トをマッピングするマッピングテーブルを複数設け、そ
れぞれマッピング内容を回線の構成に応じて変えてお
き、これらのマッピングテーブルを切り替えることによ
り、回線の構成を変えることを特徴とする。

【００２５】本発明によれば、ネットワークの構成を変
える時、マッピングテーブルの内容をその都度書き変え
なくとも、予め変更後のネットワーク構成に従って書き
込まれた別のマッピングテーブルと切り替えることによ
って、瞬時にネットワーク構成を切り替えることができ
る。

【００２６】本発明の請求項7に記載の時分割多重化装
置は、請求項１および請求項２記載の発明において、複
数の伝送路から、時間的にランダムに入ってくる入力信
号を、各ルートのビット多重化用の同期信号の位置がラ
ンダムな状態で、各ルート毎に一旦メモリ上に記憶し、
これを各ルートの同期信号が同一位相になるように前記
メモリ上から読み取った後、ビット逆多重化を行うこと
を特徴とする。

【００２７】本発明によれば、同期信号が常にルート毎
の信号ビット列の先頭にあるので、ビット逆多重化が容
易になり、ルート毎のビット配列がビット多重化の場合
のビット配列と同じになるので、ビット多重化のマッピ
ングテーブルをビット逆多重化でも用いることができ
る。

【００２８】

【発明の実施の形態】図１は、本発明の実施の形態を示
すシステム構成図で、１０は、種々のデータ伝送速度、
例えば１．２キロビット毎秒（以下、Ｋｂｐｓと表す）
の整数倍のデータ伝送速度をもった、１．２Ｋｂｂｐｓ
系のデータ伝送速度、あるいは８Ｋｂｐｓの整数倍のデ
ータ伝送速度をもった、８Ｋｂｐｓ系のデータ伝送速度
を持ち、一方同期方式においても同期式、非同期式の両
方式をとる、データ端末装置ＤＴＥであり、２０は、本
発明による時分割多重化装置、３０は、例えばサービス
総合ディジタル網ＩＳＤＮ（以下、ＩＳＤＮと呼ぶ）に
おける、６４Ｋｂｐｓのような基本速度の整数倍の速度
をもった高速ディジタル回線である。

【００２９】データ端末装置ＤＴＥ１０（括弧内は装置
番号を示す）は、時分割多重化装置２０の端子１（括弧
内は回路番号を示す）を介して時分割多重化装置２０に
接続される。時分割多重化装置２０は更に端子９（括弧
内は回路番号を示す）を介して各ルートの高速ディジタ
ル回線３０に接続され、更に相手局の時分割多重化装置
２０に接続されて、ネットワークを構成している。

【００３０】本実施の形態でいうネットワークは、呼毎
に接続を行う交換ネットワークとは異なり、データ端末
装置とデータ端末装置が半固定的に接続されたネットワ
ークである。

【００３１】本実施の形態における時分割多重化装置
は、データ端末装置の比較的低速度のデータを多重化し
て、予め設定された基本速度、例えば６４Ｋｂｐｓとい
う比較的大きい基本速度のチャネルで、複数の端末デー
タを運ぶことを主要な目的にしている。

【００３２】図２は、本発明の実施の形態の１例を示す
時分割多重化装置２０のブロック構成図である。ディジ
タル回線の基本速度は予め自由に設定可能であるが、以
下の時分割多重化装置２０の説明では、基本速度を６４
Ｋｂｐｓとし、その整数倍の速度の高速ディジタル回線
を提供しているＩＳＤＮを利用して、加入者に対して国
際電気通信連合電気通信標準化部門（以下、ＩＴＵ−Ｔ
と呼ぶ）の標準のＩインタフェースをもった高速ディジ
タル回線でネットワークを構成する場合を仮定する。

【００３３】図２において、１は端子で、いろいろな種
類のデータ端末装置ＤＴＥが接続され、一群の端子を代
表的に表したものである。符号の後の括弧内の英数字
は、回路番号を表す。すなわち図２の実施の形態におい
てはｎ個の端子１（１）から（ｎ）が設けられており、
ｎ個のデータ端末装置ＤＴＥが接続可能であることを示
している。ここで、ｎは任意の整数である。

【００３４】２は端末インタフェース（以下、インタフ
ェースはＩ／Ｆと表す）でデータ端末装置ＤＴＥからの
データを、６４Ｋｂｐｓの送りハイウェイに乗せる機能
をもつ。

【００３５】既に説明したように、データ端末装置ＤＴ
Ｅのデータ伝送速度には、１．２Ｋｂｐｓの整数倍、例
えば２．４Ｋｂｐｓ、４．８Ｋｂｐｓ等の１．２Ｋｂｐ
ｓ系のデータ伝送速度と、８Ｋｂｐｓの整数倍、例えば
１６Ｋｂｐｓ、３２Ｋｂｐｓ等の８Ｋｂｐｓ系のデータ
伝送速度がある。

【００３６】本発明の実施の形態における両者の制御に
は一部違いがあるので、以下の説明では両者を区別す
る。

【００３７】３は時分割スイッチＴＳＷで、６４Ｋｂｐ
ｓチャネル単位の時分割交換接続をおこなう。

【００３８】４は多重化部ＭＵＸで、複数のビットマル
チプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭＰ
Ｘと、これらを多重化するサブレートマルチプレクサ／
ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸか
ら構成される。

【００３９】５は多重化部４の一部で、時分割スイッチ
ＴＳＷ３から６４Ｋｂｐｓのチャネルに乗せられてきた
データ端末装置ＤＴＥの低速データをビット単位で多重
化する、ビットマルチプレクサ／ディマルチプレクサＢ
ＩＴＭＰＸ／ＤＭＰＸである。

【００４０】６も多重化部４の一部で、複数のビットマ
ルチプレクサ／ディマルチプレクサＢＩＴＭＰＸ／ＤＭ
ＰＸ５から送られてきたディジタル信号を、時分割多重
化して順方向ハイウェイＦＨＷに送り出す、サブレート
マルチプレクサ／ディマルチプレクサＳＵＢＲＡＴＥＭ
ＰＸ／ＤＭＰＸである。

【００４１】７は伝送路Ｉ／Ｆで、順方向ハイウェイＦ
ＨＷから自分の伝送路へのデータを取り出し、高速ディ
ジタル回線の速度に合わせて伝送路へ送出する。

【００４２】８はシステムクロック発生器で、伝送路か
らの同期信号に同期したクロックを生成すると共に、時
分割多重化装置内で必要な全てのクロック信号を発生す
る。

【００４３】次に、図２によって時分割多重化装置２０
の動作の概要を説明する。

【００４４】端末Ｉ／Ｆ２では、種々のデータ伝送速度
のデータ端末装置、また同期式、非同期式の両方式のデ
ータ端末装置からのデータを、６４Ｋｂｐｓのチャネル
を基本単位とした送りハイウェイＳＨＷの、６４Ｋｂｐ
ｓチャネルに乗せる。本実施の形態ではハイウェイの速
度を６４Ｋｂｐｓのチャネル、６４チャネル分の速度、
４．０９６メガビット毎秒（以下４Ｍｂｐｓと略称す
る）として説明を進める。

【００４５】送りハイウェイＳＨＷの６４Ｋｂｐｓチャ
ネルに乗せられた前記データは、時分割スイッチＴＳＷ
３によって多重化部ＭＵＸ４の受けハイウェイＲＨＷの
１つに接続される。この受けハイウェイＲＨＷは多重化
部ＭＵＸ４内のビットマルチプレクサ／ディマルチプレ
クサＢＩＴＭＰＸ／ＤＭＰＸ５の１つに接続されてい
る。

【００４６】ここでも符号５の後の括弧内の英数字は回
路番号を表し、以下同様である。以下の説明ではｉ＝４
とする。

【００４７】ビットマルチプレクサ／ディマルチプレク
サＢＩＴＭＰＸ／ＤＭＰＸ５に入ってくる受けハイウェ
イＲＨＷでは、１．２Ｋｂｐｓ系の低速データも６４Ｋ
ｂｐｓのチャネルに乗せられているので、非常に効率が
悪い。

【００４８】このためビットマルチプレクサ／ディマル
チプレクサＢＩＴＭＰＸ／ＤＭＰＸ５のマルチプレクサ
ＭＰＸ部では、後で詳細に説明するビット多重化の技術
を用いて、データ端末装置から送られてきた意味のある
信号データ（以下、有意データと呼ぶ）のみを多重化す
る。

【００４９】この様にしてビット多重化されたデータ
は、上りハイウェイＵＨＷに送り出される。このデータ
は、同じく多重化部ＭＵＸ４内のサブレートマルチプレ
クサ／ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭ
ＰＸ６に送り込まれる。

【００５０】この時、他のビットマルチプレクサ／ディ
マルチプレクサＢＩＴＭＰＸ／ＤＭＰＸ５の出力もサブ
レートマルチプレクサ／ディマルチプレクサＳＵＢＲＡ
ＴＥＭＰＸ／ＤＭＰＸ６に送り込まれる。

【００５１】サブレートマルチプレクサ／ディマルチプ
レクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸ６のマルチプレ
クサＭＰＸ部では４つ（ｉ＝４）の上りハイウェイＵＨ
Ｗからのデータを、出力すべき伝送路のルート毎に多重
化して順方向ハイウェイＦＨＷに送り出す。

【００５２】順方向ハイウェイＦＨＷには、ｊ個の伝送
路Ｉ／Ｆ７が接続されている。ここで伝送路Ｉ／Ｆ７
は、例えばＩＳＤＮのディジタル回線終端装置ＤＳＵに
インタフェースし、高速ディジタル回線に接続される。

【００５３】各伝送路Ｉ／Ｆ７は順方向ハイウェイＦＨ
Ｗから、自分の回線に割り当てられたデータのみを取り
込み、このデータをシステムクロック発生器ＳＣＬＫ８
からのクロックにしたがって、対応する出力端子９
（１）から９（ｊ）へ、伝送路のデータ伝送速度に整合
した速度で送出する。

【００５４】一方、伝送路から端子９に送り込まれたデ
ータは、伝送路Ｉ／Ｆ７で同期信号を抽出されると共
に、逆方向ハイウェイＢＨＷの空きタイムスロットに乗
せられる。

【００５５】逆方向ハイウェイＢＨＷのデータは、多重
化部ＭＵＸ４内のサブレートマルチプレクサ／ディマル
チプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸ６のディマ
ルチプレクサＤＭＰＸ部によって、下りハイウェイＤＨ
Ｗに送られる。

【００５６】下りハイウェイＤＨＷからデータを受け取
ったビットマルチプレクサ／ディマルチプレクサＢＩＴ
ＭＰＸ／ＤＭＰＸ５は、ディマルチプレクサＤＭＰＸ部
で、図２には示されていないビットマッピングテーブル
によって、下りハイウェイ上のデータを送信相手である
データ端末装置毎のデータに分解して６４Ｋｂｐｓチャ
ネルに乗せ、送りハイウェイＳＨＷへ送り出す。

【００５７】送りハイウェイＳＨＷ上に時分割多重化さ
れた６４Ｋｂｐｓチャネルは、時分割スイッチＴＳＷ３
によって送信相手のデータ端末装置に対応した端末Ｉ／
Ｆ２の受けハイウェイＲＨＷに接続され、端末Ｉ／Ｆ２
では受けハイウェイＲＨＷから自分に割り当てられた６
４Ｋｂｐｓチャネルのデータを取り込み、データ端末装
置のデータ伝送速度に速度変換し、非同期端末であれば
同期／非同期変換をもおこなって、端子１へ送り出す。

【００５８】以上が、図２による時分割多重化装置の動
作の概要であるが、次に図３以下によって各部の動作の
詳細と、多重化の原理を説明する。

【００５９】図３は端末Ｉ／Ｆ２の構成を示すブロック
図で、データ端末装置ＤＴＥは、図３の左側の５つの端
子に接続される。

【００６０】図3において、２―１から２―３はケーブ
ルドライバＣＤ、２―４と２―５はケーブルレシーバＣ
Ｒで、端末Ｉ／Ｆ内の論理レベルと外部ケーブルの整合
を行う。

【００６１】２―６は可変分周器で、システムクロック
発生器ＳＣＬＫ８からクロック信号を受けてこれを分周
し、端末Ｉ／Ｆ内で必要なクロックを発生する。

【００６２】２―７、２―２２は、同期端末装置と端末
Ｉ／Ｆの同期信号の間の位相差を吸収する回路、２―８
は非同期端末装置の信号を同期信号に変換する回路、２
―２３は、端末Ｉ／Ｆ内の同期信号を非同期端末用に非
同期変換する回路、２−９、２―２４は同期端末か非同
期端末かを選択するセレクタＳＥＬである。

【００６３】２―１０は、信号データの送出の前と後に
送られる擬似キャリア信号の発生を制御する回路、２―
２６は受け取った擬似キャリア信号を検出する回路、２
―１１は２―１０で発生した擬似キャリアをデータ信号
の前後に乗せるためのマルチプレクサＭＰＸ，２―２５
は制御信号が擬似キャリアによるか直接受けられるかを
選択するセレクタＳＥＬである。

【００６４】２―１３、２―１９はそれぞれ、送り、受
けのタイムスロット入れ替え部ＴＳＩ、２―１２、２―
１７はそれぞれ、ＴＳＩ２―１３、２―１９の書き込み
アドレスコントローラ、２―１４、２―２０はそれぞ
れ、ＴＳＩ２―１３、２―１９の読み出しアドレスコン
トローラである。

【００６５】２―１５は各端末装置からのデータを多重
化して送りハイウェイに送り出すマルチプレクサＭＰＸ
であり、２―２１は受け側の信号を分離するディマルチ
プレクサＤＭＰＸである。

【００６６】２―１６と２―１８は、フレームにデータ
が乗っていることを表示するＦビットを付加および検出
する回路で、Ｆビットの詳細は後で詳述する。

【００６７】次に、図３によって端末Ｉ／Ｆ２の動作を
説明する。

【００６８】図３における端子、受信データＲＤ、キャ
リア検出ＣＤ、送信データＳＤ、送信要求ＲＳ、クロッ
クＣＬＫが、図１および図２で端子１と総称したものの
内訳である。

【００６９】データ端末装置ＤＴＥが送信要求した時に
は、端末装置から端子ＲＳに信号が送られてくる。この
信号はケーブルレシーバＣＲ２―５で受信され、論理レ
ベルに変換されて擬似キャリア制御部およびタイムスロ
ット入れ替え部ＴＳＩ（Ａ）、（Ｂ）２―１３に送り込
まれる。

【００７０】送信要求ＲＳの伝達方法には２つの方法が
ある。１つは通信の始めと終わりに、例えばＩＴＵ−Ｔ
の勧告Ｖ１３にもなっている、擬似キャリア信号と呼ば
れるスクランブル信号を主信号に乗せて送る方法であ
り、もう１つは後で詳しく述べるＳビットと名づけた信
号ビットに乗せて送る方法である。

【００７１】擬似キャリア信号を用いる時には、擬似キ
ャリア制御部２―１０（スクランブル回路）が送信要求
信号を受けて擬似キャリア信号を発生し、マルチプレク
サＭＰＸ２−１１を通してタイムスロット入れ替え部Ｔ
ＳＩ（Ａ）、（Ｂ）２―１３に送り込む。

【００７２】信号ビットであるＳビットを使う場合に
は、書き込みアドレスコントローラＷＡＣ２−１２の制
御によって送信要求ＲＳをタイムスロット入れ替え部Ｔ
ＳＩ（Ａ）、（Ｂ）２―１３のＳビット位置に書き込
む。

【００７３】送信データは端子ＳＤに送られてくる。デ
ータ端末装置ＤＴＥには同期端末装置と、非同期端末装
置があり、同期端末装置にはケーブルドライバＣＤ２―
３から端子ＣＬＫを通してクロック信号が送られ、同期
端末装置ではこのクロックに同期して送信データＳＤを
送ってくる。

【００７４】非同期端末装置では端末Ｉ／Ｆ２からのク
ロックＣＬＫを受け取らない。そして非同期端末装置に
は、例えば一連のデータ信号の前と後ろにスタート信号
とストップ信号を付加して送る調歩同期端末装置等があ
る。

【００７５】同期端末装置の場合には、端子ＳＤに送ら
れてきた送信データはケーブルレシーバＣＲ２―４で論
理レベルに変換され、位相差吸収回路２―７で送信デー
タのクロックと内部クロックの位相が合わされ、同期か
非同期かを選択するセレクタＳＥＬ２―９で選択されて
マルチプレクサＭＰＸ２−１１に入る。

【００７６】非同期端末装置の場合には、ケーブルレシ
ーバＣＲ２―４を通った非同期データ信号は、非同期／
同期変換部２―８で同期信号に変換され、同期か非同期
かを選択するセレクタＳＥＬ２―９で選択されてマルチ
プレクサＭＰＸ２−１１に入る。

【００７７】マルチプレクサＭＰＸ２−１１では、デー
タ信号と擬似キャリア信号が多重化され、タイムスロッ
ト入れ替え部ＴＳＩ（Ａ）、（Ｂ）２―１３へ送られ
る。マルチプレクサＭＰＸ２―１１からの信号は、書き
込みアドレスコントローラＷＡＣ２−１２の制御によっ
てタイムスロット入れ替え部ＴＳＩ（Ａ）および（Ｂ）
２―１３に順次書き込まれ、読み出しアドレスコントロ
ーラＲＡＣ２−１４の制御によってハイウェイ上のデー
タフォーマットに合わせてランダムに読み出され、指定
されたタイムスロットに乗せられる。

【００７８】制御信号を擬似キャリアを使わず、前記信
号ビットであるＳビットを用いて送る場合には、マルチ
プレクサＭＰＸ２―１１で擬似キャリアとの多重化は行
われず、データ信号と共に制御信号も書き込みアドレス
コントローラＷＡＣ２―１２の制御によってタイムスロ
ット入れ替え部ＴＳＩ（Ａ）、（Ｂ）のＳビット位置に
順次書き込まれる。読み出しアドレスコントローラＲＡ
Ｃ２―１４の制御によって所定のタイムスロットで読み
出されたデータと制御信号は、マルチプレクサＭＰＸ２
―１５で多重化され、同一フォーマット上に配列され
る。

【００７９】図３におけるタイムスロット入れ替え部Ｔ
ＳＩ（Ａ）と（Ｂ）２―１３には同じものが２面あっ
て、０．８ＫＨｚ毎に書き込みと読み出しに交互に使用
し、書き込みと読み出しが同時にできるようになってい
る。このタイムスロット入れ替え部ＴＳＩ（Ａ）、
（Ｂ）２―１３以外でも、図面上、記号の後ろに
（Ａ）、（Ｂ）と表記してあるものは交互使用され、一
方が書き込みの時は他方は読み出しを行うと言う使い方
がされていることを示す。

【００８０】ここで、タイムスロットへのデータの乗せ
方を、図７から図１１を用いて説明する。

【００８１】図７では、６４Ｋｂｐｓチャネルの基本に
なる８ＫＨｚ周期のフレームに加えて、低速度のデータ
を処理するのに便利な、周期が１０分の１の０．８ＫＨ
ｚになる、８ＫＨｚフレームの１０フレームを１マルチ
フレームとする、０．８ＫＨｚマルチフレームを定義す
る。従って０．８ＫＨｚマルチフレームでは１フレーム
の長さが１．２５ｍｓになる。

【００８２】ここでは８ＫＨｚフレーム１０フレームを
１マルチフレームとしたが、８ＫＨｚフレーム２０フレ
ームを１マルチフレームとし、０．４ＫＨｚマルチフレ
ームを定義してもよい。

【００８３】この０．８ＫＨｚマルチフレームと、１．
２Ｋｂｐｓ系のデータ伝送速度である２．４Ｋｂｐｓ、
９．６Ｋｂｐｓ、３８．４Ｋｂｐｓの受信データの関係
を示したのが図７で、１つの０．８ＫＨｚマルチフレー
ム期間中に、それぞれ何ビットのデータを受信するかを
示している。図に示すように、２．４Ｋｂｐｓでは３ビ
ット、９．６Ｋｂｐｓでは１２ビット、３８．４Ｋｂｐ
ｓでは４８ビットを受信する。

【００８４】本実施の形態では、１つの８ＫＨｚフレー
ムで３ビットを運ぶことにし、３ビットで足りない時に
は６ビットを運ぶことに決めておく。このような取り決
めの下で１０マルチフレームのどの８ＫＨｚフレームで
データを送れば良いかを図示したのが図８であり、図７
より１マルチフレーム分、すなわち１．２５ｍ遅れた時
間関係にある。

【００８５】図８で明らかなように、２．４Ｋｂｐｓの
場合は１０マルチフレームの内の第１フレームＦ１での
み、９．６Ｋｂｐｓの場合は１０マルチフレームの内の
第１、第３、第６、第８フレーム、すなわちＦ１、Ｆ
３、Ｆ６、Ｆ８の４フレームで３ビットずつを運ぶ。

【００８６】３８．４Ｋｂｐｓの場合は１０フレーム全
部で３ビット送っても３０ビットにしかならず、ビット
速度にすると３０ビット×０．８ＫＨｚ＝２４Ｋｂｐｓ
にしかならないので、この場合は１フレームで６ビット
を送ることにする。このようにすると図８に示すよう
に、第５、第１０フレームを除く８フレームで送れば良
いことがわかる。

【００８７】なお、１．２Ｋｂｐｓの場合は同じデータ
を２度送ることによって、見かけ上２．４Ｋｂｐｓにし
て送ることにする。この場合には２マルチフレーム分の
時間、すなわち２．５ｍｓ送信が遅れることになる。

【００８８】これによって、図８に示す様に、０．８Ｋ
Ｈｚマルチフレーム内でもデータの乗ったフレームとデ
ータの乗らないフレームが生じる。

【００８９】本実施の形態におけるハイウェイのタイム
スロットの形式の例を図９に示す。図でＢ７からＢ０は
任意のタイムスロット内のビットを示し、Ｂ７が最上位
ビットＭＳＢ（ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢ
ｉｔ）であり、Ｂ０は最下位ビットＬＳＢ（Ｌｅａｓｔ
ＳｉｇｎｉｆｉｃａｎｔＢｉｔ）である。Ｆ１から
Ｆ１０は図７、図８に示した０．８ＫＨｚマルチフレー
ム内の１０個のフレームを示す。

【００９０】ＭＳＢであるＢ７ビットは、そのフレーム
にデータが存在するかどうかを示すための状態ビットと
して用い、データが存在する場合にはオン（例えば
０）、データが存在しない場合にはオフ（例えば１）に
セットする。本実施の形態ではこの状態ビットであるＢ
７ビットをＦビットと呼ぶ。

【００９１】図９のＢ６ビットは、端末制御線信号を運
ぶために用いられ、Ｓビットと呼ぶ。図のＳ１は送信要
求のような信号に使われる。これ以外のＳ２、Ｓ３、等
は必要に応じて他の目的に使うことができる。

【００９２】図９は、図３の送りハイウェイＳＨＷの各
タイムスロットに、２．４Ｋｂｐｓ、９．６Ｋｂｐｓ、
３８．４Ｋｂｐｓの低速データを送り出す時の、図８に
対応した各フレームのビット構成を示したもので、Ｄ１
からＤ４８は０．８ＫＨｚマルチフレーム内の個々のデ
ータビットを示している。

【００９３】図１０は、８Ｋｂｐｓ系のデータ伝送速度
の内、８Ｋｂｐｓ、５６Ｋｂｐｓ、６４Ｋｂｐｓについ
て図９と同様のビット構成図を示したもので、１０フレ
ームの全てを用いて伝送することを前提にしているた
め、前述のＦビットは無い。

【００９４】信号ビットのＳビットも５６Ｋｂｐｓ以下
では用いることができるが、６４Ｋｂｐｓでは全ビット
をデータビットに使うので使用できない。

【００９５】なお、６４Ｋｂｐｓより速いデータの伝送
は、６４Ｋｂｐｓチャネルを複数用いて行うことができ
る。

【００９６】図７から図１０においては、一部のデータ
伝送速度について説明したが、図１１はその他のデータ
伝送速度も含めて主要な数字を示したものである。図１
１に示した数字は本実施の形態において定義したもので
あって、一例に過ぎない。

【００９７】図３に戻って、読み出しアドレスコントロ
ーラＲＡＣ２―１４は、データ端末装置のデータ伝送速
度に応じて、図９、図１０あるいはこれに準じたフォー
マットで、タイムスロット入れ替え部ＴＳＩ（Ａ）また
は（Ｂ）２―１３からデータを読み出し、Ｆビットが必
要な場合にはＦビット付加部２―１６に指示してＦビッ
トを付加して、送りハイウェイＳＨＷの指定されたタイ
ムスロットに送り出す。

【００９８】端末Ｉ／Ｆ２の送りハイウェイＳＨＷの時
分割多重化された６４Ｋｂｐｓチャネルに乗せられたデ
ータは、時分割スイッチＴＳＷ３によって多重化部ＭＵ
Ｘ４内の４つあるビットマルチプレクサ／ディマルチプ
レクサＢＩＴＭＰＸ／ＤＭＰＸ５（１）から（４）の、
１つの受けハイウェイＲＨＷの、あるタイムスロットに
接続される。

【００９９】時分割多重化装置２０は、２つのデータ端
末装置ＤＴＥ１０の間の比較的低速度のデータをビット
多重化することによって、中間の６４Ｋｂｐｓの整数倍
の高速ディジタル回線を用いて、効率良くデータを伝送
しようとするものであり、本来交換機能を持たないが、
上記の時分割スイッチＴＳＷ３の導入によってオンデマ
ンドによる回線設定の変更がある程度可能になる。

【０１００】時分割スイッチＴＳＷ３による回線設定の
変更は、端末Ｉ／Ｆ２と多重化部４の間での変更に限ら
れ、多重化部４の設定範囲内での接続替えに止まる。

【０１０１】端末Ｉ／Ｆ２の送りハイウェイＳＨＷで
は、前に述べたようにハイウェイの速度を４Ｍｂｐｓと
したので、図４の受けハイウェイＲＨＷには６４Ｋｂｐ
ｓのチャネルに乗せられたいろいろな速度のデータが最
大６４チャネル時分割多重化されて入ってくる。

【０１０２】次に、図4の各装置の概要を説明する。

【０１０３】図３で説明した送りハイウェイＳＨＷは、
時分割スイッチ３を通っているので図４の受けハイウェ
イＲＨＷに接続されており、送りと受けが逆になってい
る。

【０１０４】５―１は既に説明したＦビットの検出部、
５―１７はＦビットの付加部である。５―３および５―
１３はそれぞれ上りと下りのデータを記憶するメモリＭ
ＥＭ、５―２と５―１４は前記メモリＭＥＭの書き込み
アドレスコントローラ、５―４と５―１６は同じメモリ
ＭＥＭの読み出しアドレスコントローラである。

【０１０５】５―５は後に説明する送信ビット同期パタ
ーンの発生部、５―６は信号データに前記同期パターン
を多重化するマルチプレクサＭＰＸである。

【０１０６】５―７は下りの信号データのマルチフレー
ムを検出するためにルート毎に設けられた検出部、５―
９はルート毎の信号データの受信幅を指示する受信幅レ
ジスタ、５―８はルート毎に設けられ、対応するマルチ
フレーム検出部５―７からの情報によって、下りの信号
データをメモリＭＥＭ５―１１に書き込む、書き込みア
ドレスコントローラである。

【０１０７】５―１０は書き込みアドレスコントローラ
ＷＡＣ５―８の書き込み信号を多重化してメモリＭＥＭ
５―１１を制御するマルチプレクサＭＰＸである。

【０１０８】５―１２はメモリＭＥＭ５―１１に記憶さ
れたデータの読み出しを制御する読み出しアドレスコン
トローラＲＡＣ、５―１５はビット多重化の鍵となる、
以下で詳細に説明するビットマッピングテーブルであ
る。

【０１０９】次に、図４によって、送り側のビット多重
化部の動作を説明するが、その原理は図１２および図１
３を用いて説明する。

【０１１０】図１２の左側の図は、図９および図１０の
ビットパターンに対応するもので、あるタイムスロット
の１つの０．８ＫＨｚマルチフレーム内のすべてのビッ
トを表している。

【０１１１】図４のメモリＭＥＭ（Ａ）および（Ｂ）５
―３は、それぞれ図１２の左側のビットパターンを記憶
するメモリエリアをタイムスロット毎にもっている。そ
してこれ等のメモリエリアは、後述のビットマッピング
テーブルに書き込まれたデータによって、どのビット速
度のデータを記憶するか、言い換えれば図９や図１０に
示したような受信ビットパターンが決っている。

【０１１２】従って図４の受けハイウェイＲＨＷに入っ
てきた４Ｍｂｐｓのハイウェイ信号は、タイムスロット
毎にＦビット検出部５―１でＦビットを検出され、Ｆビ
ットで識別された有意データのみが、書き込みアドレス
コントローラＷＡＣ５―２の制御によって、決められた
メモリエリアに書き込まれる。

【０１１３】既に図３のタイムスロット入れ替え部ＴＳ
Ｉ（Ａ）、（Ｂ）２―１３で説明したように、メモリＭ
ＥＭ５−３の（Ａ）と（Ｂ）は同じものであり、前記メ
モリエリアにデータを書き込むのに要する時間、１．２
５ｍｓ毎、すなわち０．８ＫＨｚの周期で書き込みと読
み出しが切り替えられ、一方に書き込んでいる時には、
もう一方で読み出すという使い方がされる。

【０１１４】次に、ビット多重化の方法を図１２によっ
て説明する。

【０１１５】図９および図１０に示したように、低速度
データの場合には図１２の左側のメモリエリアに書き込
まれるデータ量は少なく、このままの形で伝送路に送り
出せば無効データが多く、効率が悪い。そこで図１２左
のデータを伝送フォーマットに変換するために、仮想的
に図１２の右側のテーブルを作り、データの移し替えを
行う。この仮想的なテーブルを以下仮想テーブルと呼
ぶ。

【０１１６】この仮想テーブルの大きさは、どのような
伝送速度にも対応できるようにするためには、同図左側
のメモリエリア、６４タイムスロット分のビット数があ
れば良い。理論的には仮想テーブルの縦の長さと横の長
さは、自由に決めることができる。唯一の制限事項は縦
の長さに横のビット数を乗じた数が、左側のテーブルの
ビット数にタイムスロット数を乗じた数だけあればよ
い。

【０１１７】この仮想テーブルは、図１２の左側の図に
示すメモリエリアの有意データのみをマッピングするた
めのものであるから、前に述べた左側のメモリエリア、
６４タイムスロット分全部を持つ必要は無く、仮想テー
ブルを小さくしてデータ量を圧縮することもできる。

【０１１８】本実施の形態ではこの仮想テーブルでは圧
縮せずサブレートマルチプレクサ／ディマルチプレクサ
ＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸ６で速度を半分に落と
しているが、仮想テーブルを半分、すなわち図１２、右
側の図の横方向の５１２ビットを、半分の２５６ビット
にすることによっても同じ効果が得られる。

【０１１９】ここでは単純に、図１２の左側のメモリエ
リア（１０フレーム×８ビット）に６４タイムスロット
乗じたビット数を、１マルチフレームのフレーム数と同
じ幅１０で、各々が５１２ビットをもった仮想テーブル
にマッピングする。これが図１２右側の図の縦方向のＦ
１からＦ１０と横方向の５１２ビットに対応する。

【０１２０】更に横方向の５１２ビットは伝送路のルー
ト毎に分けられる。分割はルート毎のデータ量に応じて
行われ、ここではルート数を８と仮定する。図１２では
ルート毎にＲ１ビットからＲ８ビットが割り当てられ
る。なおＲ１からＲ８の総和は５１２である。

【０１２１】図１２の左側に示すメモリエリアに書き込
まれた有意データは、２．４Ｋｂｐｓ信号であれば図９
に示したように３ビットである。これは図１２の左側の
メモリエリア上、Ｆ１のＢ５、Ｂ４、Ｂ３にデータビッ
ト３、４、５として書き込まれているので、行き先がル
ート１であるとすると例えば図１２右側のテーブルのル
ート１の第２ビットのＦ１、Ｆ２、Ｆ３に割り付ける。

【０１２２】この様に、他のタイムスロットの有意デー
タについても図１２の右側のテーブルの空いている所
に、例えば左から詰めて割り付けてゆく。従って、左側
のメモリエリア上の有意データ以外のビットは右側のテ
ーブルにはマッピングされない。

【０１２３】この様な操作を全てのタイムスロットにつ
いて行うと、右側のテーブルではルート毎に有意データ
のみを左から詰めた形になる。この様に有意データが割
り付けられた右側のテーブルを、例えば左から右へ、上
から下へ読み出して行けば、ルート毎に有意データが規
則的に配列されるので、ここからルート別に有意データ
のみを取り出して伝送路に送ることが容易になる。

【０１２４】なお、図１２の右側のテーブルの各ルート
のビット番号１のＦ１、Ｆ２、Ｆ３（図でハッチングを
施した部分）は、後で述べる同期信号を乗せるためにデ
ータを乗せることはできない。

【０１２５】上で述べた仮想的なテーブル上での書き込
み、読み出しが実際にどのように行われるかを、図１３
によって説明する。

【０１２６】図１３の上のテーブルは、図１２の右側の
テーブルを書き移したものである。このテーブルは４Ｍ
ｂｐｓハイウェイにおいて、１つの０．８ＫＨｚマルチ
フレームで送られる全ビットを表している。図１３の下
のＦ１からＦ１０のテーブルは、図４におけるビットマ
ッピングテーブル５―１５の内容であり、小さい枠は上
の仮想テーブルの１ビットに対応している。

【０１２７】そしてこの小枠の中には、対応する仮想テ
ーブル上にマッピングされた元のビット番号（図１２の
左側のメモリエリア上のビット番号１から８０の一つ）
と、そのビットが運ばれたタイムスロット番号ＴＳ、言
い換えれば図４のメモリＭＥＭ（Ａ）、（Ｂ）５―３に
書き込まれる入力データビットのアドレス、が書き込ま
れる。

【０１２８】従って、図４の読み出しアドレスコントロ
ーラ５―４の制御によって、図１３下側に示すビットマ
ッピングテーブル（すなわち図４のビットマッピングテ
ーブル５―１５）のＦ１のアドレスを左から右へと順次
読み出して、メモリＭＥＭ（Ａ）、（Ｂ）５―３上の前
記アドレスにあるデータを読み出し、これをＦ２からＦ
１０まで繰り返せば、図１２の右側の仮想テーブル上の
データを左から右へ、上から下へと読み出したことにな
る。

【０１２９】この様に６４Ｋｂｐｓチャネルに乗せられ
た低速データから有意データのみを取り出し、圧縮する
ことをビット多重化と呼ぶ。

【０１３０】この様にしてメモリＭＥＭ（Ａ）、（Ｂ）
５―３から読み出されたデータは、４Ｍｂｐｓの速度
で、図４のマルチプレクサＭＰＸ５―６へ送られる。

【０１３１】以上の説明から分かるように、ルート毎の
データ速度は図４のビットマッピングテーブル５―１５
によって決まる。従って、ビットマッピングテーブル５
―１５のデータを書き換えてやれば、時分割多重化装置
のルート数の範囲内で自由にネットワーク構成を設定で
きる。

【０１３２】回線構成を昼と夜とで変えたいと言う要求
もあるので、ビットマッピングテーブル５―１５も２面
をもっており、予備の面を予め書き換えておき、切替時
刻に予備面に切り替えることによって、瞬時に回線構成
の変更を可能にしている。

【０１３３】図４のマルチプレクサＭＰＸ５―６では、
相手局との間の同期信号が付加される。同期信号には、
図１４に示した同期捕捉用と同期維持用の２つのパター
ンが準備されている。本実施の形態では、図１４（１）
の同期捕捉用の初期同期確立パターンは７ビットから構
成され、通信の開始に先立って相手局とやりとりされ
る。この同期確立パターンには図１４（１）でＡと表し
たアンサービットが更に１ビット付加される。これは同
期が確立したかどうかを相手局に知らせるもので、同期
が確立していない時には０が送出され、相手局からの前
記７ビットの初期同期確立パターンを例えば８回連続し
て検出すると、同期が確立したものとしてＡ＝１にして
同期確立信号を相手局に送る。相手局からの初期同期確
立パターンのＡも１になれば、相互に同期の確立を確認
したことになるので、本実施の形態では、同期信号を図
１４（２）に示す同期維持用の３ビットの縮退同期パタ
ーンに切り替える。

【０１３４】初期同期確立パターンを長くすれば同期の
確立を確認するに必要な連続検出回数が少なくて済み、
短くすれば同期の確立を確認するに必要な連続検出回数
が多くなる、言い換えればパターンが長ければ同期確立
に要する時間が短くて済み、パターンが短ければ同期確
立に要する時間が長くなる。本実施の形態では初期同期
確立パターンに７ビットを用い、連続検出回数を８回と
するが、同期確立後は同期の維持を行えば良いので、同
期信号領域の一部でデータを送れるように、３ビットの
縮退同期パターンに切り替える。

【０１３５】初期同期の確立の時期はルートによってそ
れぞれ異なるが、３ビットの縮退同期パターンの送出
は、図１２のハッチングで示した様に、ルート毎に０．
８ＫＨｚマルチフレームの先頭で送られる。

【０１３６】以上説明した同期パターンが図４の送信ビ
ット同期パターン発生部５―５で生成され、マルチプレ
クサＭＰＸ５―６で送信データと多重化されて上りハイ
ウェイＵＨＷに送られる。

【０１３７】図１５は、上で述べた同期の確立、維持の
状態遷移図であって、ハンチングモード、同期引き込み
モード、対局同期確認モード、同期監視モードの４状態
の間を遷移する。ハンチングモードは、同期パターンが
未検出で７ビットの同期パターンを探している状態であ
る。

【０１３８】マルチフレーム中に７ビットの同期パター
ンが検出されると同期引き込みモードに入り、このパタ
ーンが所定の回数、例えば８回検出されるまでこの状態
にある。一旦このモードに入っても、当該同期パターン
が所定の回数検出されない状態が続くと、再度ハンチン
グモードに戻る。

【０１３９】７ビットパターンが所定の回数検出される
と、対向装置側に対して初期同期が確立した旨を通知す
るためにＡビットを送出する。初期同期が確立していて
Ａビットを受信した装置は、対向側が同期確立完了して
いるものと判断して、同期監視モードに遷移する。通信
中は同期監視モードになっている。

【０１４０】同期監視モード中に何らかの原因で同期外
れになると、ハンチングモードに戻る。

【０１４１】この同期信号はビット多重に対して必要な
ものであるが、ビット多重領域（ルート）が複数ある場
合には、各領域（ルート）の同期シーケンスは独立に動
作し、各々図１５による。

【０１４２】なお、図１４におけるＲｋは図１２におけ
るルート毎のビット数を表す。

【０１４３】図５において、６―２は上りのデータ記憶
用メモリＭＥＭ、６―７（１）―（４）は下りのデータ
記憶用のメモリＭＥＭで、下りのメモリＭＥＭは図４の
ビットマルチプレクサ／ディマルチプレクサＢＩＴＭＰ
Ｘ／ＤＭＰＸの数だけ、すなわち本実施の形態において
は４つメモリＭＥＭを持っている。

【０１４４】図５において、６―１は上りハイウェイＵ
ＨＷ（１）―（４）からのデータをメモリＭＥＭ６―２
に書き込む、書き込みアドレスコントローラＷＡＣ、６
―４は上りのサブレートマッピングテーブル６―５の内
容に従って、メモリＭＥＭ６―２から必要なデータのみ
をを読み出すと共に、６―３のマルチプレクサＭＰＸ
に、順方向ハイウェイＦＨＷへの多重化の指示を与える
読み出しアドレスコントローラＲＡＣである。

【０１４５】６―６は、逆方向ハイウェイＢＨＷからの
データをメモリＭＥＭ６―７の全てに書き込む、書き込
みアドレスコントローラＷＡＣである。

【０１４６】６―８（１）―（４）はメモリＭＥＭ６―
７（１）―（４）にそれぞれ対応して設けられ、下りの
サブレートマッピングテーブル６―９の内容に従って、
各下りハイウェイＤＨＷに対応したデータだけを読み出
す、読み出しアドレスコントローラＲＡＣである。

【０１４７】次に、図５を用いてサブレートマルチプレ
クサ／ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭ
ＰＸ６の動作を説明する。

【０１４８】図４における上りハイウェイＵＨＷは、図
５に示すサブレートマルチプレクサ／ディマルチプレク
サＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸ６の上りハイウェイ
ＵＨＷ（１）から（４）のいずれかにつながっている。

【０１４９】既に述べたように、括弧内の数字は回路番
号を示すので、本実施の形態では多重化部４に、４つの
上りハイウェイＵＨＷおよび４つの下りハイウェイＤＨ
Ｗ、すなわち４つのビットマルチプレクサ／ディマルチ
プレクサＢＩＴＭＰＸ／ＤＭＰＸ５があることを示して
いる。

【０１５０】図５におけるメモリＭＥＭ（Ａ）、（Ｂ）
６―２には、４Ｍｂｐｓの上りハイウェイＵＨＷ４本が
入ってくる。これらの入力データは書き込みアドレスコ
ントローラＷＡＣ６―１の制御によって順次メモリＭＥ
Ｍ（Ａ）、（Ｂ）６―２に書き込まれる。

【０１５１】メモリＭＥＭ（Ａ）、（Ｂ）６―２に書き
込まれたデータは、すでに説明したように、図１２右側
の仮想テーブルを左から右へ、上から下へ読み出した形
をとっている。４つの上りハイウェイＵＨＷ（１）から
（４）に対して書き込まれたこれらデータは、読み出し
アドレスコントローラＲＡＣ６―４の制御により、図１
６の左側に示す上りサブレートマッピングテーブル６―
５の内容に従って読み出される。

【０１５２】上りハイウェイＵＨＷ（１）から（４）
は、端末Ｉ／Ｆ２に接続されるデータ端末装置等のデー
タ速度が低速度であれば、ハイウェイのビットレートに
対して、送られる有意データは少ない。

【０１５３】しかし全てのデータ端末装置が６４Ｋｂｐ
ｓの同期端末であると仮定すると、４Ｍｂｐｓのハイウ
ェイには全てデータが乗ることになり１００パーセント
使われる。

【０１５４】このような極端な場合を考えれば、メモリ
ＭＥＭ（Ａ）、（Ｂ）６―２の読み出し速度は、書き込
み速度と同じ４Ｍｂｐｓでなければならず、マルチプレ
クサＭＰＸ６―３の出側は４倍の１６Ｍｂｐｓでなけら
ばならない。

【０１５５】しかし、このような極端な場合には時分割
多重化装置を置くこと自身意味が無く、時分割多重化装
置を置く目的は比較的低速度のデータ端末装置の通信
を、６４Ｋｂｐｓを単位とした高速ディジタル回線を用
いて効率的に行うことであるから、サブレートマルチプ
レクサ／ディマルチプレクサＳＵＢＲＡＴＥＭＰＸ／Ｄ
ＭＰＸ６で速度を落とし、伝送路の効率を上げてやる。

【０１５６】データ端末装置のデータ速度は、基本速度
である６４Ｋｂｐｓに比べて低速のものが多いので、本
実施の形態では順方向ハイウェイＦＨＷの速度を半分の
８Ｍｂｐｓに落とす。

【０１５７】サブレートマッピングテーブル６―５の１
フレーム分のテーブルは、図１６の左側の上りサブレー
トマッピングテーブルのように構成されている。すなわ
ち各フレームについて１，０２４ビットが割り当てられ
ており、その各々に上りハイウェイＵＨＷ番号（１）か
ら（４）のいずれかと、当該ハイウェイ内のビット番号
が１ビットづつ書き込まれている。

【０１５８】各上りハイウェイＵＨＷは、１フレーム５
１２ビットであるから、このサブレートマッピングテー
ブルによってビット数が半分に絞られることになる。

【０１５９】上で述べた様に、上りハイウェイＵＨＷ上
のデータはビットバイビットでサブレートマッピングテ
ーブル６―５に割り付けられるが、図１４に示した縮退
同期パターンは、上りサブレートマッピングテーブル上
でもルート毎に配置される。

【０１６０】読み出しアドレスコントローラＲＡＣ６―
４は、サブレートマッピングテーブル６―５が指示す
る、メモリＭＥＭ（Ａ）、（Ｂ）６―２上のデータを、
１ビットづつ読み出してマルチプレクサＭＰＸ６―３で
多重化してやり、順方向ハイウェイＦＨＷに８Ｍｂｐｓ
の速度で全データを送り出す。

【０１６１】８Ｍｂｐｓのデータ速度の順方向ハイウェ
イＦＨＷには、伝送路Ｉ／Ｆ７（１）から７（ｊ）が接
続されている。

【０１６２】図６において、７―１、７―８はそれぞれ
上りタイムスロット入れ替え部ＴＳＩ，下りタイムスロ
ット入れ替え部ＴＳＩで、７―２および７―９は、それ
ぞれのタイムスロット入れ替え部ＴＳＩの書き込みアド
レスコントローラＲＡＣ、７―３および７―１０は、そ
れぞれのタイムスロット入れ替え部の読み出しアドレス
コントローラＲＡＣである。

【０１６３】７―４と７―７は、伝送路Ｉ／Ｆ７内部の
速度を伝送路の伝送速度に合わせるためのフレーム変換
およびフレーム逆変換部である。

【０１６４】７―５および７―６は、それぞれ送信およ
び受信の高速ディジタル回線と電気的条件を合わせるイ
ンタフェース回路であり、７―１１は伝送路受信Ｉ／Ｆ
７―６から同期信号を抽出し、これを分周して８ＫＨｚ
クロックＣＬＫを作る分周回路である。

【０１６５】伝送路側の端子９は、送信側のＴｘと受信
側のＲｘからなる。

【０１６６】図６の伝送路Ｉ／Ｆ７では、書き込みアド
レスコントローラＷＡＣ７―２が、自分が取り込むべき
順方向ハイウェイＦＨＷ上のビット番号情報をもってお
り、８ビット単位でデータをタイムスロット入れ替え部
ＴＳＩ（Ａ）、（Ｂ）７―１に書き込む。

【０１６７】読み出しアドレスコントローラＲＡＣ７―
３の制御によって６４Ｋｂｐｓ単位にし易い形で読み出
されたデータは、フレーム変換部７―４で伝送路の速
度、例えば６４Ｋｂｐｓ、１２８Ｋｂｐｓ、３８４Ｋｂ
ｐｓ等に合わせてフレーム変換され、伝送路送信Ｉ／Ｆ
７―５を通して送信端子Ｔｘに送り出される。

【０１６８】ここで図２における端子９（１）から９
（ｊ）は、ｊ個の伝送路Ｉ／Ｆ７（１）から７（ｊ）に
対応した送信端子Ｔｘと、後述の受信端子Ｒｘを代表的
に表したものである。

【０１６９】本実施の形態における伝送路としては、Ｉ
ＴＵ−Ｔの標準勧告によるＩＳＤＮとユーザ端末間のイ
ンタフェースであるＩインタフェースをもつ専用線、ま
たはＩＳＤＮ回線を想定している。

【０１７０】次に伝送路からの入力データについて説明
する。

【０１７１】図２に示す端子９のうち、図６に示す受信
端子Ｒｘに入ってきた信号は伝送路受信Ｉ／Ｆ７―６に
入り、同期信号が抽出され、分周回路７―１１で８ＫＨ
ｚのクロックに分周され、システムクロック発生器ＳＣ
ＬＫ８に回路毎に送られる。

【０１７２】フレーム逆変換部７―７では、伝送路受信
Ｉ／Ｆ７―６から信号データだけを取り込み、書き込み
アドレスコントローラＷＡＣ７―９の制御によって順次
タイムスロット入れ替え部ＴＳＩ（Ａ）、（Ｂ）７―８
に書き込む。

【０１７３】読み出しアドレスコントローラＲＡＣ７―
１０は、このデータをシステムクロックＳＣＬＫ８から
のクロックに同期して１ビットづつ読み出し、８ＭＨｚ
の逆方向ハイウェイＢＨＷの決められたビット位置に乗
せる。

【０１７４】図５のサブレートマルチプレクサ／ディマ
ルチプレクサＳＵＢＲＡＴＥＭＰＸ／ＤＭＰＸ６のディ
マルチプレクサ部ＤＭＰＸでは、書き込みアドレスコン
トローラＷＡＣ６―６の制御によって逆方向ハイウェイ
ＢＨＷに入ってきたデータを、４回路あるメモリＭＥＭ
（Ａ）、（Ｂ）６―７（１）から（４）の全てに書き込
む。

【０１７５】読み出しアドレスコントローラＲＡＣ６―
８（１）から（４）は、メモリＭＥＭ（Ａ）、（Ｂ）６
―７（１）から（４）にそれぞれ対応しており、各々が
下りサブレートマッピングテーブル６―９を参照して、
自分のコントローラに対応したデータだけを読み出す。

【０１７６】下りサブレートマッピングテーブル６―９
は、図１６の右側に示すように下りハイウェイＤＨＷ毎
に、フレーム毎に設けられており、それぞれ読み出すべ
き逆方向ハイウェイＢＨＷのビット番号が書き込まれて
いる。図は１フレーム分のみを示している。

【０１７７】下りハイウェイＤＨＷに送り出されたデー
タは、図４のビットマルチプレクサ／ディマルチプレク
サＢＩＴＭＰＸ／ＤＭＰＸ５の下りハイウェイＤＨＷに
入り、ルート毎に設けられたマルチフレーム検出部５―
７（１）から（８）によって、同期信号を検出される。
この時マルチフレーム検出部５―７（１）から（８）に
は、受信幅レジスタ５―９によってルートの境目になる
ビット位置、言い換えればルート毎のデータビットの幅
を与えられる。

【０１７８】従って、ルートに対応した書き込みアドレ
スコントローラＷＡＣ５―８（１）から（８）は、対応
するマルチフレーム検出部５―７（１）から（８）か
ら、ルート毎のデータの先頭位置の情報を受け取る。書
き込みアドレスコントローラＷＡＣ５―８（１）から
（８）から出される書き込み信号はマルチプレクサＭＰ
Ｘ５―１０で時間的に重複しないように多重化された上
で、下りハイウェイ上のデータをメモリＭＥＭ５−１１
ヘ書き込む。

【０１７９】メモリＭＥＭ５―１１には、図１７の上の
図のように各ルートのビット多重化用の同期信号の位置
がランダムな形で入力される。図でＦ１、Ｆ２、Ｆ３は
すでに述べた３ビットパターンの縮退モードの同期信号
を表しており、ルート毎のデータの先頭を意味する。

【０１８０】送りの信号をビットマルチプレクサ／ディ
マルチプレクサＢＩＴＭＰＸ／ＤＭＰＸ５でビット多重
化した時は、図１２に示したようにルート毎の最初のビ
ットからＦ１、Ｆ２、Ｆ３に同期ビットが配置されてい
た。従ってビットディマルチプレクシング、すなわちビ
ット逆多重化するためには図１７の下側の図のように、
同期ビットＦ１、Ｆ２、Ｆ３を各ルートの先頭位置に並
べ替えてやる必要がある。

【０１８１】このため、読み出しアドレスコントローラ
ＲＡＣ５―１２は、図１７の上の図のように同期ビット
Ｆ１、Ｆ２、Ｆ３がルート毎にランダムに配置されてい
るメモリＭＥＭ５―１１の内容を、Ｆ１ビットから順番
に読み出してメモリＭＥＭ（Ａ）、（Ｂ）５―１３へ転
送する。

【０１８２】これは図１３の上側の図を左から右へ、上
から下へと読み出したのと同じになるので、図１３の下
側のテーブルを書き込んだビットマッピングテーブル５
―１５を用いて、ビットディマルチプレクシング、すな
わちビット逆多重化が可能になる。

【０１８３】メモリＭＥＭ（Ａ）、（Ｂ）５―１３は、
図１２の左側に示す０．８ＫＨｚマルチフレームを表す
８ビット×１０フレームの８０ビットのテーブルを、タ
イムスロット分、すなわち６４枚分持っている。書き込
みアドレスコントローラＷＡＣ５―１４は、メモリＭＥ
Ｍ５―１１から転送されてきたデータを、メモリＭＥＭ
（Ａ）、（Ｂ）５―１３の、ビットマッピングテーブル
５―１５によって指示された位置に書き込む。

【０１８４】これによってメモリＭＥＭ（Ａ）、（Ｂ）
５―１３に、図９および図１０の例の様なビットパター
ンを得る。

【０１８５】ビットマッピングテーブル５―１５が２面
あることについてはすでに説明したが、受信幅レジスタ
５―９、メモリＭＥＭ５―１１、サブレートマッピング
テーブル６―５および６―９の様に、（Ａ）、（Ｂ）と
表示されていない面が２面あるのは、１面は回線構成の
設定変更を瞬時に行うための予備があることを示してい
るが、細部は省略してある。

【０１８６】読み出しアドレスコントローラＲＡＣ５―
１６は、メモリＭＥＭ（Ａ）、（Ｂ）５―１３に記憶さ
れたデータを、タイムスロット順に、フレーム毎に、図
１２の左図のビットＢ７からＢ０まで読み出し、１．２
Ｋｂｐｓ系のデータの場合には、Ｆビット付加部５―１
７で有意データがあることを示すＢ７ビットにＦビット
の０を付加して、４Ｍｂｐｓの送りハイウェイＳＨＷに
送り出す。

【０１８７】この送りハイウェイＳＨＷは時分割スイッ
チＴＳＷ３によって目的の端末Ｉ／Ｆ２が接続されてい
る受けハイウェイＲＨＷに接続される。

【０１８８】図３の端末Ｉ／Ｆ２の受けハイウェイＲＨ
Ｗに入ったデータは、Ｆビット検出部２―１８で割り当
てられたタイムスロットのＦビットが検出され、書き込
みアドレスコントローラＷＡＣ２―１７の制御で、シス
テムクロックと同期しながら、有意データのみがタイム
スロット入れ替え部ＴＳＩ（Ａ）、（Ｂ）２―１９に書
き込まれる。

【０１８９】読み出しアドレスコントローラＲＡＣ２―
２０は、端末の伝送速度に従ってタイムスロット入れ替
え部ＴＳＩ（Ａ）、（Ｂ）２―１９からデータを読み出
してディマルチプレクサＤＭＰＸ２―２１に送る。

【０１９０】ディマルチプレクサＤＭＰＸ２―２１で分
離された信号は、非同期端末であれば同期／非同期変換
部２―２３で非同期信号に変換され、同期端末であれば
位相差吸収部２―２２で位相差を吸収されて、セレクタ
ＳＥＬ２―２４で一方が選択され、ケーブルドライバＣ
Ｄ２―１を通してデータ受信端子ＲＤに送られる。

【０１９１】一方、端末制御信号として擬似キャリア信
号を採用している場合には、主信号の前後で擬似キャリ
アを検出し、キャリア検出信号ＣＤをセレクタＳＥＬ２
―２５に送る。制御信号の伝送に信号ビットであるＳビ
ットを使用している場合には、Ｓビットを取り出してセ
レクタＳＥＬ２―２５に送る。セレクタＳＥＬ２―２５
では、何れか該当する方を選択し、ケーブルドライバＣ
Ｄ２―２を通してキャリア検出信号端子ＣＤに送る。

【０１９２】なお、端末に対して送るクロックは、可変
分周器２―６がシステムクロックＳＣＬＫ８から、５．
３７６ＭＨｚと８．０６４ＭＨｚのクロック信号を受
け、これを分周して必要なクロックを作ってケーブルド
ライバＣＤ２―３を通してクロック端子ＣＬＫに送る。

【０１９３】

【発明の効果】本発明によれば、複数のデータ端末装置
ＤＴＥからのデータ信号の信号ビットをビット多重化す
ることによって、基本速度のディジタルチャネルで複数
の低速ディジタルデータを伝送することが可能になるの
で、時分割多重化装置間を結ぶ高速ディジタル回線の効
率を上げることができる。

【０１９４】本発明によれば、時分割スイッチの接続を
変えることによって、オンデマンドで回線の構成を変え
ることができる。

【０１９５】本発明によれば、ビット多重化と同時に無
効ビットを取り除き、帯域の圧縮ができる。

【０１９６】本発明によれば、マッピングテーブルを切
り替えることによって、回線の構成を瞬時に変更するこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の形態によるシステム構成図であ
る。

【図２】図１における時分割多重化装置の構成を示すブ
ロック図である。

【図３】図２における端末インタフェースの構成を示す
ブロック図である。

【図４】図２におけるビットマルチプレクサ／ディマル
チプレクサの構成を示すブロック図である。

【図５】図２におけるサブレートマルチプレクサ／ディ
マルチプレクサの構成を示すブロック図である。

【図６】図２における伝送路インタフェースの構成を示
すブロック図である。

【図７】フレームとマルチフレームおよび１．２Ｋｂｐ
ｓ系のデータの関係を示す説明図である。

【図８】フレームとマルチフレーム、およびこれらを使
っての１．２Ｋｂｐｓ系データ伝送を示す説明図であ
る。

【図９】マルチフレームに１．２Ｋｂｐｓ系のデータを
乗せた場合を示す説明図である。

【図１０】マルチフレームに８Ｋｂｐｓ系のデータを乗
せた場合の説明図である。

【図１１】マルチフレームを用いて１．２Ｋｂｐｓ系、
８Ｋｂｐｓ系のデータを送る場合の説明図である。

【図１２】マルチフレームを用いてビット多重化を行う
説明図である。

【図１３】メモリ上のビットマッピングテーブルの説明
図である。

【図１４】初期同期確立パターンと、縮退同期パターン
の説明図である。

【図１５】同期の確立、維持の各モード間の状態遷移図
である。

【図１６】上りおよび下りのサブレートマッピングテー
ブルの説明図である。

【図１７】ビット逆多重化を行うためのメモリ上のデー
タの説明図である。

【図１８】従来の技術の１例を示す、バス接続方式のブ
ロック図である。

【図１９】従来の技術の１例を示す、時分割スイッチ方
式のブロック図である。

【符号の説明】

１０データ端末装置２０時分割多重化装置３０高速ディジタル回線２端末インタフェース３時分割スイッチ４多重化部５ビットマルチプレクサ／ディマルチプレク
サ６サブレートマルチプレクサ／ディマルチプ
レクサ７伝送路インタフェース２―７、２―２２位相差吸収回路２―８非同期／同期変換部２―２３同期／非同期変換部２―１０擬似キャリア制御部２―２６擬似キャリア検出部２―１１、２―１５、５―６、５―１０、６―３マ
ルチプレクサ２―２１ディマルチプレクサ２―１２、２―１７、５―２、５―８、５―１４、６―
１、６―６、７―２、７―９書き込みアドレスコン
トローラ２―１４、２―２０、５―４、５―１２、５―１６、６
―４、６―８、７―３、７―１０読み出しアドレス
コントローラ２―１３、２―１９、７―１、７―８タイムスロッ
ト入れ替え部２―１６、５―１７Ｆビット付加部２―１８、５―１Ｆビット検出部５―３、５―１１、５―１３、６―２、６―７メモ
リ５―５送信ビット同期パターン発生部５―７マルチフレーム検出部５―９受信幅レジスタ５―１５ビットマッピングテーブル６―５サブレートマッピングテーブル（上り）６―９サブレートマッピングテーブル（下り）７―４フレーム変換部７―７フレーム逆変換部７―５伝送路送信インタフェース７―６伝送路受信インタフェース

Claims

【特許請求の範囲】

【請求項１】予め設定された基本速度のディジタルチ
ャネルのフレーム周期の整数分の１の周期を持つマルチ
フレームを設け、データ端末装置からの低速データを前
記マルチフレームに乗せる端末インタフェース部、複数
のデータ端末装置からのデータ信号を乗せた複数の前記
マルチフレームから、データ端末装置からのデータ信号
の信号ビットのみを取り出して、マッピングテーブルに
書かれた内容に従ってマッピングすることにより、ビッ
ト単位で多重化する多重化部、および、ビット多重化さ
れたビット列を高速ディジタル回線の伝送速度に整合さ
せ、これを該回線に送出する伝送路インタフェース部か
ら構成することを特徴とする時分割多重化装置。
【請求項２】予め設定された基本速度のディジタルチ
ャネルのフレーム周期の整数分の１の周期を持つマルチ
フレームを設け、データ端末装置からの低速データを前
記マルチフレームに乗せる端末インタフェース部、前記
基本速度で時分割交換を行う時分割スイッチ部、複数の
データ端末装置からのデータ信号を乗せた複数の前記マ
ルチフレームから、データ端末装置からのデータ信号の
信号ビットのみを取り出して、マッピングテーブルに書
かれた内容に従ってマッピングすることにより、ビット
単位で多重化する多重化部、および、ビット多重化され
たビット列を高速ディジタル回線の伝送速度に整合さ
せ、これを該回線に送出する伝送路インタフェース部か
ら構成し、前記時分割スイッチを、前記端末インタフェ
ース部と前記多重化部の間に配置したことを特徴とする
時分割多重化装置。
【請求項３】ビット多重化を行うためのマッピングテ
ーブルによってマッピングできる仮想テーブルのビット
数を、１マルチフレーム１タイムスロットあたりのビッ
ト容量に、タイムスロット数を乗じた数に等しくしたこ
とを特徴とする請求項１または請求項２記載の時分割多
重化装置。
【請求項４】ビット多重化を行うためのマッピングテ
ーブルによってマッピングできる仮想テーブルのビット
数を、１マルチフレーム１タイムスロットあたりのビッ
ト容量に、タイムスロット数を乗じた数より少なくした
ことを特徴とする請求項１または請求項２記載の時分割
多重化装置。
【請求項５】ビット多重化を行うためのマッピングテ
ーブルによってマッピングできる仮想テーブルの一方の
長さを、1マルチフレーム内のフレーム数に等しくしたこ
とを特徴とする請求項1または請求項２記載の時分割多
重化装置。
【請求項６】データ端末装置および伝送路からのデー
タ信号の信号ビットをマッピングするマッピングテーブ
ルを複数設け、それぞれマッピングの内容を回線の構成
に応じて変えておき、これらのマッピングテーブルを切
り替えることにより、回線の構成を変えることを特徴と
する請求項１または請求項２記載の時分割多重化装置。
【請求項７】複数の伝送路から、時間的にランダムに
入ってくる入力信号を、各ルートのビット多重化用同期
信号の位置がランダムな状態で、各ルート毎に一旦メモ
リ上に記憶し、これを各ルートの同期信号が同一位相に
なるように前記メモリ上から読み取った後、ビット逆多
重化を行うことを特徴とする請求項１または請求項２記
載の時分割多重化装置。