JPH10285929A - 電気回路 - Google Patents

Abstract

(57)【要約】 【課題】 交流電圧を効率良く整流することができる整
流回路を提供することである。 【解決手段】 ＮＰＮトランジスタ１１のエミッタＥに
電源１５からの整流対象の電圧を印加し、コレクタＣに
負荷１７を接続する。エミッタＥの電圧がコレクタＣの
電圧より高い時、オペアンプ２１は、正極性の電圧をベ
ースに印加して、飽和領域でオンさせる。飽和領域で
は、エミッタとコレクタの電圧はほぼ等しくなり、ＮＰ
Ｎトランジスタ１１でほとんど損失することなく、負荷
１７に電源からの電圧が印加される。エミッタＥの電圧
がコレクタＣの電圧より低い時、オペアンプ２１は、負
極性の電圧をベースに印加して、オフさせる。このた
め、電源電圧は、エミッタＥとコレクタＣの間に印加さ
れ、負荷１７には接地電圧が印加される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、交流を整流する
電気回路に関し、特に、低損失で交流を整流する電気回
路に関する。

【０００２】

【従来の技術】交流電圧を直流電圧に変換する回路とし
て整流回路が使用されている。従来の整流回路は、シリ
コンダイオード、ショットキーバリアダイオード等を用
いて構成されている。

【０００３】

【発明が解決しようとする課題】しかし、従来の整流回
路では、その電圧Ｖｆと電流Ｉｆとの関係を図３に破線
で示すように、ダイオードの順方向電圧Ｖｆが０．４Ｖ
〜１．０Ｖ程度であり、整流回路を構成するダイオード
での電圧降下、即ち、損失が大きく、整流の効率が低い
という問題があった。

【０００４】この発明は、上述した事情に鑑みてなされ
たもので、低損失で交流を整流することができる電気回
路を提供することを目的とする。

【０００５】

【課題を解決するための手段】上述の目的を達成するた
め、この発明の第１の観点にかかる電気回路は、トラン
ジスタと該トランジスタに接続された制御回路とより構
成され、前記トランジスタは、電流路と制御端を備え、
前記電流路の一端に整流対象電圧を受け、前記制御回路
の制御に従ってオン又はオフすることにより前記電流路
の他端に整流後の電圧を出力し、前記制御回路は、前記
トランジスタの前記電流路の少なくとも一端と前記制御
端に接続され、前記電流路に逆方向電圧が印加された時
に前記トランジスタをオンし、前記電流路に順方向電圧
が印加された時に、前記トランジスタをオフし、前記制
御端に印加する信号を制御して前記トランジスタをオン
又はオフすることにより、前記トランジスタに前記整流
対象電圧を整流させる、ことを特徴とする。

【０００６】この発明の第１の観点にかかる電気回路に
よれば、トランジスタの電流路に印加されている電圧が
逆方向電圧の時にトランジスタをオンし、順方向電圧の
時にトランジスタをオフする。従って、トランジスタに
接続された負荷には、一方極性の電圧のみが印加され
る。また、トランジスタのオフ時に、順方向電圧が電流
路に印加されるので、大きな耐圧を得ることができる。

【０００７】また、この発明の第２の観点にかかる電気
回路は、トランジスタと該トランジスタに接続された制
御回路とより構成され、前記トランジスタは、電流路と
制御端を備え、前記電流路の一端に整流対象電圧を受
け、前記制御回路の制御に従ってオン及びオフすること
により前記電流路の他端に整流後の電圧を出力し、前記
制御回路は、前記電流路の両端と前記制御端に接続さ
れ、前記電流路の両端の間の電位差を検出し、前記トラ
ンジスタの前記電流路に前記トランジスタの逆方向電圧
が印加された時に前記トランジスタをオンし、前記電流
路に前記トランジスタの順方向電圧が印加された時に前
記トランジスタをオフするように、前記制御端に印加す
る信号を制御して前記トランジスタをオン又はオフする
ことにより、前記トランジスタに前記整流対象電圧を整
流させる、ことを特徴とする。

【０００８】また、この発明の第３の観点にかかる電気
回路は、トランジスタと該トランジスタに接続された制
御回路とより構成され、前記トランジスタは、電流路と
制御端を備え、前記電流路の一端に整流対象の整流対象
電圧を受け、前記制御回路の制御に従ってオン又はオフ
することにより前記電流路の他端に整流後の電圧を出力
し、前記制御回路は、前記電流路の両端と前記制御端に
接続され、前記電流路の両端の間の電位差の極性を検出
し、前記トランジスタの前記電流路に逆方向電圧が印加
された時に前記トランジスタをオンし、前記電流路に順
方向電圧が印加された時に前記トランジスタをオフする
ように、前記制御端に印加する信号を制御して前記トラ
ンジスタをオン又はオフすることにより、前記トランジ
スタに前記整流対象電圧を整流させる、ことを特徴とす
る。

【０００９】この発明の第２、第３の観点にかかる電気
回路によれば、トランジスタの電流路の両端間に印加さ
れている電圧又はその極性を検出して、逆方向電圧の時
にトランジスタをオンし、順方向電圧の時にトランジス
タをオフする。従って、トランジスタの電流路の他端側
に接続された負荷には、一方極性の電圧のみが印加さ
れ、整流された電圧を負荷に印加することができる。ま
た、トランジスタのオフ時に、順方向電圧が電流路に印
加されるので、大きな耐圧を得ることができる。このよ
うな電気回路の場合、供給される整流対象電圧の値やそ
の極性に基づいて、トランジスタをオン・オフすること
も考えられる。しかし、この方法では、負荷がコンデン
サや電池のような電圧を持つタイプのものである場合、
トランジスタがオンした状態で、電源電圧が負荷の電圧
より低くなり、電流が逆流する虞がある。これらの発明
では、トランジスタの電流路に印加される電圧を検出し
ているので、このような問題は発生せず、整流対象電圧
を整流することができる。

【００１０】前記トランジスタは、例えば、バイポーラ
トランジスタから構成される。この場合、前記電流路の
両端は前記バイポーラトランジスタのエミッタとコレク
タから構成され、前記制御端は前記バイポーラトランジ
スタのベースから構成され、前記制御回路は、前記エミ
ッタと前記コレクタの間の電圧及び／又はその極性を検
出し、前記ベースに電圧及び電流を供給する手段から構
成される。

【００１１】前記バイポーラトランジスタがＮＰＮ型の
場合、前記電流路の一端は該ＮＰＮバイポーラトランジ
スタのエミッタ、前記電流路の他端はコレクタ、前記制
御端はベースから構成され、前記制御回路は、前記エミ
ッタに前記コレクタより高い正極性の電位が印加された
時に、該ＮＰＮトランジスタをオンさせる電圧及び電流
を前記ベースに供給し、前記エミッタに前記コレクタよ
り低い正極性の電圧が印加された時に、該ＮＰＮトラン
ジスタをオフさせる電圧及び電流を前記ベースに供給す
る。

【００１２】また、前記バイポーラトランジスタがＰＮ
Ｐ型の場合、前記電流路の一端は該ＰＮＰバイポーラト
ランジスタのエミッタ、前記電流路の他端はコレクタ、
前記制御端はベースから構成され、前記制御回路は、前
記コレクタに前記エミッタより高い正極性の電位が印加
された時に、該ＰＮＰトランジスタをオンさせる電圧及
び電流を前記ベースに供給し、前記コレクタに前記エミ
ッタより低い正極性の電圧が印加された時に、該ＰＮＰ
トランジスタをオフさせる電圧及び電流を前記ベースに
供給する。

【００１３】前記バイポーラトランジスタは、実質的に
同一の厚さを有する半導体層から構成されたエミッタと
コレクタと、から構成される。このような構成によれ
ば、実質的にエミッタとコレクタの区別が無くなり、オ
ン時に大きな電流増幅率を確保して、しかも、オフ時に
高い耐圧を得ることができる。

【００１４】前記トランジスタを、電界効果トランジス
タから構成することも可能である。この場合、前記電流
路の両端は前記電界効果トランジスタのソースとドレイ
ンから構成され、前記制御端は前記電界効果トランジス
タのゲートから構成され、前記制御回路は、前記ソース
と前記ドレインの間の電圧及び／又はその極性を検出
し、検出した電圧に応じて、前記ゲートに制御電圧を印
加する手段から構成される。

【００１５】前記電界効果トランジスタがＮチャネル型
の場合、前記電流路の一端はソースから構成され、前記
電流路の他端はドレインから構成され、前記制御端はゲ
ートから構成され、前記制御回路は、前記ソースに前記
ドレインより高い正極性の電圧が印加された時にオン電
圧を前記ゲートに印加し、前記ソースに前記ドレインよ
り低い正極性の電圧が印加された時にオフ電圧を前記ゲ
ートに供給する手段から構成される。

【００１６】前記電界効果トランジスタがＰチャネル型
の場合、前記制御回路は、前記ソースに前記ドレインよ
りも低い正極性の電圧が印加された時に該Ｐチャネル電
界効果トランジスタをオンさせる電圧を前記ゲートに印
加し、前記ソースに前記ドレインよりも高い正極性の電
圧が印加された時に該Ｐチャネル電界効果トランジスタ
をオフさせる電圧を前記ゲートに印加する手段から構成
される。

【００１７】前記制御回路は、例えば、前記トランジス
タの前記電流路の一端に一方の入力端が接続され、前記
トランジスタの電流路の他端に他方の入力端が接続さ
れ、出力端が前記トランジスタの前記制御端に接続され
た演算増幅器等の増幅回路から構成される。この場合、
前記増幅回路の前記一方と他方の入力端との間に逆方向
並列接続されたダイオードと、前記一方の入力端と前記
電流路の一端との間又は前記他方の入力端と前記電流路
の他端との間に挿入された定電流源と、をさらに配置し
てもよい。演算増幅器は、純粋な増幅動作のみならず、
コンパレータとして機能するものでもよい。即ち、入力
電圧に応じて出力電圧が飽和するような、ものでもよ
い。

【００１８】また、この発明の第４の観点にかかる電気
回路は、トランジスタと該トランジスタに接続された制
御回路とより構成され、前記トランジスタは、電流路と
制御端を備え、前記電流路の一端に整流対象電圧を受
け、前記制御回路の制御に従ってオン及びオフすること
により前記電流路の他端に整流後の電圧を出力し、前記
制御回路は、前記トランジスタの前記電流路と前記制御
端に接続され、前記電流路の一端と外部回路とのノード
に流れる電流の向きに従って、前記制御端に印加する信
号を制御して前記トランジスタをオン又はオフすること
により、前記トランジスタに前記整流対象電圧を整流さ
せる、ことを特徴とする。

【００１９】この発明の第４の観点にかかる電気回路に
よれば、トランジスタの電流路と外部回路の接続ノード
（接続点）に流れる電流の向きに応じて、トランジスタ
をオン・オフする。トランジスタがオンした時には、前
記電流はこのトランジスタの電流を介して流れ、負荷回
路に供給される。従って、整流された電流を負荷に印加
することができる。また、トランジスタのオフ時には、
順方向電圧が電流路に印加されるので、大きな耐圧を得
ることができる。

【００２０】前記トランジスタは、例えば、バイポーラ
トランジスタから構成される。この場合、前記電流路の
両端は前記バイポーラトランジスタのエミッタとコレク
タから構成され、前記制御端はベースから構成される。
前記制御回路は、前記ベースに電圧及び電流を供給し、
前記バイポーラトランジスタをオンさせる。

【００２１】前記バイポーラトランジスタがＮＰＮ型の
場合は、前記電流路の一端はエミッタ、他端はコレク
タ、前記制御端はベースから構成され、前記制御回路
は、前記エミッタと前記外部回路とのノードに流れる電
流の向きを検出して、所定方向の電流を検出した時に、
該ＮＰＮトランジスタをオンさせる電圧及び電流を前記
ベースに供給する。

【００２２】この場合、前記エミッタと前記コレクタの
間又は前記エミッタと前記ベースの間にダイオードを接
続し、前記ＮＰＮバイポーラトランジスタがオフの時で
も、前記ノードに前記所定方向の電流が流れるように構
成してもよい。

【００２３】前記バイポーラトランジスタがＰＮＰ型の
場合、前記電流路の一端はエミッタ、他端はコレクタ、
前記制御端はベースから構成され、前記制御回路は、前
記エミッタと前記外部回路とのノードに流れる電流の向
きを検出して、所定方向の電流を検出した時に、該ＰＮ
Ｐトランジスタをオンさせる電圧及び電流を前記ベース
に供給する。

【００２４】これらの場合、前記エミッタと前記コレク
タの間又は前記エミッタと前記ベースの間にダイオード
を接続し、前記ＮＰＮバイポーラトランジスタがオフの
時でも、前記ノードに前記所定方向の電流が流れるよう
に構成してもよい。

【００２５】前記トランジスタは、例えば、電界効果ト
ランジスタから構成され、前記電流路の両端は前記電界
効果トランジスタのソースとドレインから構成され、前
記制御端は前記電界効果トランジスタのゲートから構成
され、前記制御回路は、前記電界効果トランジスタを領
域でオンさせるゲート電圧を前記ゲートに印加する手段
から構成される。

【００２６】前記電界効果トランジスタがＮチャネル型
の場合、例えば、前記電流路の一端はソース、他端はド
レイン、前記制御端はゲートから構成され、前記制御回
路は、前記ソースと前記外部回路とのノードに流れる電
流が所定方向である時に、該Ｎチャネル電界効果トラン
ジスタをオンさせる電圧を前記ゲートに印加する手段か
ら構成される。

【００２７】前記電界効果トランジスタがＮチャネル型
の場合、前記制御回路は、例えば、前記ソースから前記
ドレインに向けて、該Ｎチャネル電界効果トランジスタ
の寄生ダイオードを介して流れる電流を検出して、該Ｎ
チャネル電界効果トランジスタをオンさせる手段から構
成される。

【００２８】前記ソースと前記ドレインの間に、ダイオ
ードを接続したり、前記ゲートと前記ソースの間に、定
電圧ダイオードが接続したりしてもよい。

【００２９】前記電界効果トランジスタがＰチャネル型
の場合、例えば、前記電流路の一端はソースから構成さ
れ、他端はドレインから構成され、前記制御端はゲート
から構成される。また、前記制御回路は、前記ソースと
前記外部回路とのノードに流れる電流が所定方向である
時に、該Ｐチャネル電界効果トランジスタをオンさせる
電圧を前記ゲートに印加する手段から構成される。

【００３０】前記制御回路は、前記ドレインから前記ソ
ースに向けて、該Ｐチャネル電界効果トランジスタの寄
生ダイオードを介して流れる電流を検出して、該Ｐチャ
ネル電界効果トランジスタをオンさせる手段から構成さ
れてもよい。これらの場合、前記ソースと前記ドレイン
の間にダイオード、又は、前記ゲートと前記ソースの間
に定電圧ダイオードを接続してもよい。

【００３１】前記制御回路は、例えば、前記トランジス
タの前記電流路の一端に接続された一次巻線と、前記一
次巻線に磁気的に結合された二次巻線とを備える変成器
と、前記変成器の前記二次巻線に接続され、前記二次巻
線に発生する電流に応じて前記トランジスタの前記制御
端に供給する信号を制御するバイアス回路と、から構成
される。

【００３２】前記制御回路は、例えば、前記二次巻線の
誘起電流を電圧信号に変換して前記制御端に印加する手
段を備えてもよい。この場合、例えば、前記制御回路
は、前記二次巻線の誘起電流を電圧信号に変換する変換
回路と、該変換回路により変換された電圧信号を増幅し
て前記トランジスタの前記制御端に印加する手段とから
構成される。

【００３３】前記制御回路は、例えば、電力の供給を必
要とする能動素子を備え、前記能動素子には前記整流後
の電圧が電源として供給されている。

【００３４】この発明の第５の観点にかかる電気回路
は、トランジスタと該トランジスタに接続された制御回
路とより構成され、前記トランジスタは、電流路と制御
端を備え、前記電流路の一端に電源から整流対象電圧を
受け、前記電流路の他端に抵抗性の負荷が接続され、前
記制御回路の制御に従ってオン及びオフすることにより
前記電流路の他端に整流後の電圧を出力し、前記制御端
には所定の基準電位が印加されている、ことを特徴とす
る。

【００３５】この構成は極めて簡単な構成であるが、抵
抗性の負荷に整流された電圧を印加することができる。

【００３６】例えば、前記トランジスタの前記制御端と
前記電源と前記負荷は実質的に共通の接地点に接続され
ている。

【００３７】前記制御回路は、前記トランジスタをその
飽和領域でオンさせることが望ましい。飽和領域では、
バイポーラトランジスタのエミッタとコレクタはほぼ同
電位である。従って、バイポーラトランジスタのオン
時、即ち、負荷に整流された電圧を印加するタイミング
では、トランジスタでの電圧降下はほとんど発生しな
い。従って、損失が少なく、効率良く、整流が可能とな
る。

【００３８】第１〜第５の発明において、整流対象電圧
は交流信号、直流成分が付加された交流信号（脈流）等
でもよく、その波形はサイン波、三角波、矩形波等のい
ずれでも良い。

【００３９】また、接続とは、結線されていることのみ
ならず、磁気、電界、光等により物理的、電気的に接続
されている場合を含む。例えば、トランジスタが制御端
に印加される光の量により、オン・オフするタイプのも
のである場合には、制御回路と制御端は光により接続さ
れる。また、トランジスタがホール素子等の磁界に応答
するタイプの場合には、制御端と制御回路は磁界により
接続される。

【００４０】また、この発明の第６の観点にかかる電気
回路は、半導体スイッチング素子と該半導体スイッチン
グ素子を制御する制御回路とより構成され、前記半導体
スイッチング素子は、一端が電源側に接続され、他端が
負荷側に接続された電流路を備え、前記制御回路の制御
に従ってオン及びオフし、前記制御回路は、前記半導体
スイッチング素子の電流路の両端に接続され、前記電流
路に印加される電圧を検出し、検出結果に応じて、前記
半導体スイッチング素子に信号を供給して、これをオン
又はオフする、ことを特徴とする。

【００４１】半導体スイッチング素子は、例えば、バイ
ポーラトランジスタ、電界効果トランジスタ、フォトト
ランジスタ、ホール素子、サイリスタ等を使用すること
ができる。また、制御回路は、半導体スイッチング素子
の特性に応じて、制御用の信号を半導体スイッチング素
子に印加する。例えば、半導体スイッチング素子がバイ
ポーラトランジスタの場合には、ベースに供給する電圧
と電流を制御して、これをオン・オフする。また、半導
体スイッチング素子が電界効果型トランジスタの場合に
は、ゲートに印加する電界を制御して、これをオン・オ
フする。ゲート電極がある場合には、ゲート電極に印加
する電圧を制御する。半導体スイッチング素子がフォト
トランジスタの場合には、ベースに照射する光の光量
（又は、強度）を制御して、これをオン・オフする。半
導体スイッチング素子がホール素子の場合には、印加す
る磁界（磁束）を制御して、これをオン・オフする。

【００４２】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。 （ＮＰＮバイポーラトランジスタを用いた整流回路）図
１は、この発明の実施の形態にかかる整流回路の回路図
である。この整流回路は、ＮＰＮバイポーラトランジス
タ１１と、バイポーラトランジスタ１１のベースに接続
された制御回路１３とから構成される。バイポーラトラ
ンジスタ１１のエミッタＥは交流電源１５に接続され、
バイポーラトランジスタ１１のコレクタＣは負荷１７に
接続される。

【００４３】制御回路１３は、交流電源１５に接続さ
れ、電源電圧が正極性の際に、バイポーラトランジスタ
１１を飽和状態でオンさせるのに十分なバイアス電圧
（エミッタ電圧より十分高い電圧）及び電流をベースＢ
に印加する。一方、交流電源１５の出力電圧が負極性の
際には、ベースＢに十分低い（エミッタ電圧に対して負
極性の）電圧を印加して、バイポーラトランジスタ１１
をオフする。

【００４４】なお、負荷１７が二次電池の場合等、電圧
を有するものの場合には、制御回路１３は、エミッタ電
圧がコレクタ電圧よりも高い時（正極性で高い時）に、
バイポーラトランジスタ１１を飽和状態でオンさせるの
に十分なバイアス電圧（エミッタ電圧より十分高い電
圧）及び電流をベースＢに印加する。一方、エミッタ電
圧がコレクタ電圧よりも低い時には、ベースＢに十分低
い（エミッタ電圧に対して負極性の）電圧を印加して、
バイポーラトランジスタ１１をオフする。

【００４５】次に、図１に示す整流回路の動作を、図２
（Ａ）〜（Ｅ）のタイミングチャートを参照して説明す
る。なお、図２（Ａ）は交流電源１５の出力する電源電
圧の波形、（Ｂ）は制御回路１３の出力する制御信号の
電圧（制御電圧）の波形、（Ｃ）はバイポーラトランジ
スタ１１のオン・オフ、（Ｄ）はバイポーラトランジス
タ１１のエミッタ・コレクタ間に印加される電圧の波
形、（Ｅ）は負荷１７に印加される電圧の波形をそれぞ
れ示す。

【００４６】先ず、図２（Ａ）に示す電源電圧が正極性
になる（より正確には、エミッタ電圧がコレクタ電圧よ
り高くなると）と、制御回路１３は、バイポーラトラン
ジスタ１１のベースＢに、図２（Ｂ）に示す正極性の制
御信号を印加する。この制御信号により、図２（Ｃ）に
示すように、バイポーラトランジスタ１１がオンする。

【００４７】この時、バイポーラトランジスタ１１に
は、通常の使用状態（エミッタＥの電圧よりもコレクタ
Ｃの電圧が高い）とは異なり、エミッタＥにコレクタＣ
よりも高い電圧が印加され、バイポーラトランジスタ１
１はいわゆるインバーストランジスタとして機能する。
しかし、十分大きな電流増幅率（ｈｆｅ）を確保でき、
バイアス電流（ベース電流）に対して十分大きな電流を
エミッタＥとコレクタＣとの間の電流路に流すことがで
きる。

【００４８】また、制御回路１３の駆動能力が十分に大
きいため、バイポーラトランジスタ１１のベースＢに
は、十分な少数キャリアが注入され、バイポーラトラン
ジスタ１１は、飽和領域で動作する。図３の特性図に示
すように、飽和領域では、バイポーラトランジスタ１１
のエミッタＥとコレクタＣの間の電圧はほぼ０（短絡状
態）であり、エミッタＥとコレクタＣとの電圧はほぼ等
しい。さらに、この電圧は破線で示すダイオードの順方
向電圧と比較してもはるかに小さい。このため、バイポ
ーラトランジスタ１１での電圧降下は図２（Ｄ）に示す
ようにほぼ０であり、負荷１７には、図２（Ｅ）に示す
ように電源電圧とほぼ等しい電圧が印加される。

【００４９】一方、図２（Ａ）に示す電源電圧が負極性
になると、制御回路１３は図２（Ｂ）に示すように、負
極性の制御信号をバイポーラトランジスタ１１のベース
Ｂに供給する。これにより、図２（Ｃ）に示すように、
バイポーラトランジスタ１１はオフし、図２（Ｅ）に示
すように負荷１７には接地電圧が印加され、図２（Ｄ）
に示すようにエミッタＥとコレクタＣとの間に電源電圧
が印加される（図２（Ｄ）はエミッタＥの電圧を基準と
するコレクタＣの電圧を示す）。この際、バイポーラト
ランジスタ１１は、順方向接続となり、主にコレクタＣ
とベースＢとの間のＰＮ接合の耐圧により定まる耐圧を
得ることができる。

【００５０】このような処理を繰り返す結果、負荷１７
には、図２（Ｅ）に示すように、半波整流された電圧が
印加される。

【００５１】図１の構成によれば、バイポーラトランジ
スタ１１のオン時に、エミッタＥとコレクタＣの間の電
圧降下がほぼ０（例えば、５ｍＶ〜４０ｍＶ程度）とな
る。このため、交流電圧を低損失で整流することができ
る。また、バイポーラトランジスタ１１のオフ時に、コ
レクタＣとベースＢ間の耐圧でほぼ定まる高耐圧を得る
ことができる。また、バイポーラトランジスタ１１がオ
ン又はオフするタイミングは、整流対象の電圧がほぼ０
の時なので、整流された電圧にオーバーシュートやアン
ダーシュートが発生することもない。

【００５２】なお、バイポーラトランジスタ１１として
は、単体のバイポーラトランジスタを使用することが望
ましく、いわゆるダーリントン構造のトランジスタは、
オン時のバイアス電流（ベース電流）が流れないため、
望ましくない。

【００５３】整流対象の電圧は、図２（Ａ）に示すよう
な、サイン波に限定されず、三角波、矩形波等でもよ
い。また、平均値が０にならない電圧、換言すれば、交
流成分に直流成分が付加された電圧でもよい。

【００５４】次に、制御回路１３の具体的な構成例を図
４を参照して説明する。この例は、制御回路１３をオペ
アンプ（演算増幅器）２１を用いて構成した例である。
図４において、オペアンプ２１の出力端子は電流制限用
の抵抗２３を介してＮＰＮバイポーラトランジスタ１１
のベースＢに接続され、正入力端子はバイポーラトラン
ジスタのエミッタＥに接続され、負入力端子は定電流源
２５を介してバイポーラトランジスタのコレクタＣに接
続されている。さらに、正入力端子と負入力端子間に
は、向きが互いに逆方向になるように並列に接続された
ダイオード２７ａおよびダイオード２７ｂが接続されて
いる。

【００５５】なお、オペアンプ２１は、バイポーラトラ
ンジスタのバイアス電流と比較して、十分大きな電流
（２倍程度以上）を駆動する能力を有し、またオペアン
プ２１に供給される電源の接地（基準）電位は、バイポ
ーラトランジスタ１１のエミッタ電位と一致するように
なっている（単一電源で構成する場合には、オペアンプ
２１に供給する接地電源をエミッタＥに供給してもよ
い）。

【００５６】図４の破線１４で囲まれた部分、即ち、バ
イポーラトランジスタ１１、オペアンプ２１、抵抗２
３、定電流回路２５、ダイオード２７ａ，２７ｂは、集
積回路化（ＩＣ化）されており、このＩＣ１４は、整流
対象の電圧が印加される電源端子、整流後の電圧が印加
される出力端子、オペアンプ２１の電源端子ＶDD，ＶSS
の端子の２端子を有する。

【００５７】この構成において、バイポーラトランジス
タ１１のエミッタＥの電圧がコレクタＣの電圧よりも正
極性に高くなると、ダイオード２７ａには順方向電圧が
印加され、またダイオード２７ｂには逆方向電圧が印加
される。その結果、オペアンプ２１の両入力端子間に
は、ダイオード２７ａを流れる順方向電流による電圧降
下が発生する。オペアンプ２１は、この電圧を増幅し、
正極性の制御信号をバイポーラトランジスタ１１のベー
スＢに印加する。これにより、バイポーラトランジスタ
１１がオンし且つ飽和領域で動作し、エミッタＥとコレ
クタＣの間は導通状態となり、エミッタＥとコレクタＣ
の間の電圧がほぼ等しくなり、電源電圧がほぼそのまま
負荷１７に印加される。なお、ダイオード２７ａを流れ
る順方向電流は、定電流源２５により一定値に制限さ
れ、オペアンプ２１及びダイオード２７ａは破壊から防
護される。

【００５８】電源電圧が負極性になると、バイポーラト
ランジスタ１１のエミッタＥの電圧がコレクタＣの電圧
よりも正極性に低くなると、ダイオード２７ａには逆方
向電圧が印加され、ダイオード２７ｂには順方向電圧が
印加される。その結果、オペアンプ２１の両入力端子間
には、ダイオード２７ｂを流れる順方向電流による電圧
降下が発生する。この電圧はオペアンプ２１により増幅
され、バイポーラトランジスタ１１のベースには負極性
の制御信号が印加される。この制御信号により、バイポ
ーラトランジスタ１１はオフし、エミッタＥとコレクタ
Ｃの間は不導通状態となり、電源電圧はバイポーラトラ
ンジスタ１１のエミッタＥとコレクタＣとの間にほぼ印
加され、負荷１７には、接地電圧が印加される。なお、
ダイオード２７ｂを流れる順方向電流は、定電流源２５
により一定値に制限され、オペアンプ２１及びダイオー
ド２７ｂは破壊から防護される。

【００５９】このようにして、図４の整流回路でも、図
２（Ａ）〜（Ｅ）に示すように、交流電源電圧を効率良
く整流することが可能になる。しかも、ＩＣ１４の外部
から一切の制御信号を供給する必要が一切ない。この実
施の形態では、エミッタＥとコレクタＣの間の電圧の極
性に応じて、バイポーラトランジスタ１１をオン・オフ
するので、負荷１７が電圧を有する場合でも、電流の逆
流を防止できる。例えば、負荷１７が一定電圧の二次電
池である場合に、単純に交流電源１５の出力電圧の極性
に応じてバイポーラトランジスタ１１をオン・オフする
のでは、電源電圧が二次電池の出力電圧よりも低い時
に、電流が逆流（電池が放電）してしまうが、図４の構
成ではこのような問題は発生しない。

【００６０】なお、定電流源２５を電流制限用の抵抗や
定電流ダイオード等で置換することも可能である。ま
た、演算増幅器に限らず、任意の増幅器を使用すること
ができる。また、ダイオード２７ａおよび２７ｂの組を
ツェナーダイオードや抵抗で置換してもよい。

【００６１】図５（Ａ），（Ｂ）は、この整流回路の他
の具体例を示す。この整流回路は、制御回路１３を変成
器（以下、電流トランス（CT:Current Transformer））
３１とオペアンプ３３から構成した例を示す。電源１５
からバイポーラトランジスタ１１のエミッタＥに至る電
流路には、電流トランス３１の一次巻線が介在されてい
る。

【００６２】図５（Ａ）では、バイポーラトランジスタ
１１のエミッタＥとコレクタＣの間には、エミッタＥか
らコレクタＣに向かって順方向となるようにダイオード
１１ｂが接続されている。なお、ダイオード１１ｂの代
わりに、ショットキーバリアダイオード、ファーストリ
カバリーダイオード等を接続してもよい。また、図５
（Ｂ）では、バイポーラトランジスタ１１のエミッタＥ
とベースＢの間には、エミッタＥからベースＢに向かっ
て順方向となるようにダイオード１１ｂが接続されてい
る。

【００６３】電流トランス３１の二次巻線は一次巻線に
磁気的に結合されており、その一端は電源１５に接続さ
れている。一次巻線と二次巻線は互いに逆向きの起電力
を発する（加極性を示す）。

【００６４】二次巻線の一端と他端との間には、互いに
逆方向に接続された電圧制限用のダイオード３５が接続
されている。さらに、二次巻線の一端の電圧はオペアン
プ３３の負入力端子にそのまま印加され、二次巻線の他
端の電圧は抵抗３７を介してオペアンプ３３の正入力端
子に印加されている。また、オペアンプ３３はわずかに
負極性にオフセットが付加されている。この結果、オペ
アンプ３３に有意の入力がない時オペアンプ３３の出力
は負極性を示し、雑音等によりバイポーラトランジスタ
１１が過ってオン状態となることを防止する。なお、抵
抗３７の代わりに電池等の直流電源を、正入力端子と直
流電源の負側が接続される向きに接続してもよい。

【００６５】オペアンプ３３の出力端子は電流制限用抵
抗３９を介してバイポーラトランジスタ１１のベースＢ
に接続されている。また、バイポーラトランジスタ１１
のエミッタＥはオペアンプ３３の接地電圧端子ＧＮＤに
接続されている。

【００６６】図５（Ａ）の破線１４で囲まれた部分、即
ち、バイポーラトランジスタ１１、変成器３１、オペア
ンプ３３、ダイオード３５、抵抗３７、３９は、ハイブ
リッドＩＣ化されており、このＩＣ１４は、整流対象の
電圧が印加される電源端子、整流後の電圧が印加される
出力端子、オペアンプ２１の電源端子ＶDD，ＶSSの端子
の２端子を有する。

【００６７】図５（Ａ），（Ｂ）に示す整流回路の動作
を図６のタイミングチャートを参照して説明する。ま
ず、図６（Ａ）に示す電源電圧が正極性になると、ダイ
オード１１ｂの順方向導通特性により、図５（Ａ）の回
路では、エミッタＥ側からコレクタＣ側に電流が流れ
る。このときのエミッタＥとコレクタＣとの間の電圧は
図６（Ｂ）に示すように、０．６Ｖ程度（ショットキー
バリアダイオードを接続した時は０．４Ｖ程度）にな
る。

【００６８】また、図５（Ｂ）の回路では、エミッタＥ
側からベースＢ側に電流が流れる。この電流により、電
流トランス３１の二次巻線にも電圧が発生する。オペア
ンプ３３は、この電圧を増幅し、正極性の制御信号をバ
イポーラトランジスタ１１のベースＢに印加する。これ
により、バイポーラトランジスタ１１がオンし、エミッ
タＥとコレクタＣとの間の電圧はほぼ０Ｖに低下し、負
荷１７にほぼ電源電圧が印加される。

【００６９】電源電圧が低下し、電流が０Ａに近づく
と、二次側の誘導電圧も小さくなり、オペアンプ３３が
負極性側にバイアスされているため、オペアンプ３３
は、負極性のバイアス信号をベースＢに印加し、バイポ
ーラトランジスタ１１をオフする。ただし、ダイオード
１１ｂを介して、電流が流れ、バイポーラトランジスタ
１１のエミッタＥとコレクタＣとの間には、ダイオード
１１ｂの順方向電圧が印加される。

【００７０】また、電源電圧が負極性になると、バイポ
ーラトランジスタ１１およびダイオード１１ｂは不導通
状態になる。このため、電流トランス３１の一次巻線に
は電流が流れず、その二次巻線にも電流は発生しない。
しかし、オペアンプ３３は、負側にバイアスされている
ため、負極性の制御信号をバイポーラトランジスタ１１
のベースＢに印加する。これにより、バイポーラトラン
ジスタ１１が完全にオフし、エミッタＥとコレクタＣと
の間に全電源電圧が印加され、負荷１７には接地電圧が
印加される。

【００７１】このように、図５（Ａ），（Ｂ）の構成に
よっても、交流電圧を整流することができる。しかも、
バイポーラトランジスタ１１が飽和領域でオンしている
ため、エミッタＥとコレクタＣの間の電圧がほぼ０Ｖで
あり、損失のほとんどない整流が可能になる。

【００７２】図７は、この整流回路の他の具体例を示
す。この整流回路は、制御回路１３を、電流トランス３
１と保護用のダイオード４１で構成した例を示す。電源
１５からバイポーラトランジスタ１１のエミッタＥに至
る電流路には、電流トランス３１の一次巻線が介在され
ている。

【００７３】電流トランス３１の二次巻線の一端は加極
性を示すように電源１５に接続され、二次巻線の他端は
バイポーラトランジスタ１１のベースＢに接続されてい
る。さらに、バイポーラトランジスタ１１のエミッタＥ
とベースＢには、ダイオード４１のアノードとカソード
がそれぞれ接続されている。

【００７４】図７に示す整流回路の動作を説明する。電
源電圧が上昇して、正極性になると、ダイオード４１の
順方向導通特性により、エミッタＥ側からベースＢ側に
電流が流れる。このときのエミッタＥとベースＢとの間
の電位差は０．６Ｖ程度（ショットキーバリアダイオー
ドを接続した時は０．４Ｖ程度）になる。

【００７５】この電流により、電流トランス３１の一次
巻線と二次巻線の巻数比に応じた二次電流が発生し、ベ
ースＢに供給される。また、二次電流によりベースＢは
エミッタＥより電圧が高くなり、ダイオード４１は逆電
圧となり、ダイオード４１には電流は流れない。これに
より、バイポーラトランジスタ１１がオンし、エミッタ
ＥとコレクタＣとの間の電位差はほぼ０Ｖに低下し、負
荷１７にほぼ電源電圧が印加される。

【００７６】電源電圧が低下し、電流が０Ａに近づく
と、電流トランス３１の二次側も電圧が減少し、さら
に、自己誘導作用により、逆起電圧が発生し、ダイオー
ド４１に順方向電流が流れ、ベースＢとエミッタＥの間
に０．６Ｖ程度（ショットキーバリアダイオードを接続
した時は０．４Ｖ程度）の逆バイアス電圧が印加され
る。

【００７７】従って、図７の構成によっても、交流電圧
を整流することができる。しかも、電流トランス３１の
電流駆動能力が大きいため、バイポーラトランジスタ１
１のベースＢには、十分なバイアス電流が供給され、バ
イポーラトランジスタ１１は飽和領域でオンする。従っ
て、エミッタＥとコレクタＣの間の電圧をほぼ０Ｖまで
低減することができ、損失のほとんどない整流が可能に
なる。

【００７８】なお、図７に破線で示すように、バイポー
ラトランジスタ１１のエミッタＥとコレクタＣの間にダ
イオード１１ｂを、エミッタＥからコレクタＣに向かっ
て順方向となるように接続しても良い。この場合、電源
電圧が上昇して、正極性になると、ダイオード１１ｂを
介して電流が流れ、この電流により、電流トランス３１
の二次巻線に二次電流が発生し、ベースＢに供給され、
バイポーラトランジスタ１１がオンする。

【００７９】（ＰＮＰバイポーラトランジスタを用いた
整流回路）上記実施の形態では、整流用のスイッチング
素子として、ＮＰＮバイポーラトランジスタを使用した
が、ＰＮＰバイポーラトランジスタを使用することも可
能である。

【００８０】ＰＮＰバイポーラトランジスタ５１を使用
した整流回路の一例を図８、図９（Ａ），（Ｂ）、図１
０に示す。これらの整流回路の基本構成は図４、図５
（Ａ），（Ｂ）、図７の整流回路の基本構成と同一であ
り、ＰＮＰバイポーラトランジスタ５１のエミッタＥが
電源１５側に接続され、コレクタＣが負荷１７に接続さ
れ、ベースＢが制御回路に接続されている。

【００８１】図９（Ａ）において、ダイオード１１ｂな
いしショットキーバリアダイオードは、バイポーラトラ
ンジスタ５１のエミッタＥとコレクタＣの間に、コレク
タＣからエミッタＥに向かって順方向となるように接続
されている。また、図９（Ｂ）において、ダイオード１
１ｂは、バイポーラトランジスタ５１のエミッタＥとベ
ースＢの間に、ベースＢからエミッタＥに向かって順方
向となるように接続されている。

【００８２】図９（Ａ），（Ｂ）に示す例では、バイポ
ーラトランジスタ５１はベースＢに正極性の制御信号が
印加されることによりオフ状態となるため、オペアンプ
３３の負入力端子には二次巻線の一端の電圧がそのまま
印加され、オペアンプ３３の正入力端子には二次巻線の
他端の電圧が抵抗３７を介して印加されている（オペア
ンプ３３のオフセット電圧を若干プラス電圧側にセット
してもよい）。

【００８３】また、図１０に示す整流回路では、電源電
圧が負極性になると、コレクタＣ→ベースＢ→ダイオー
ド４１→トランス３１と電流が流れる。この電流によ
り、電流トランス３１の二次巻線に二次電流が発生し、
ベースＢに供給され、バイポーラトランジスタ５１がオ
ンし、エミッタＥとコレクタＣとの間の電位差はほぼ０
Ｖに低下し、負荷１７にほぼ電源電圧が印加される。

【００８４】電源電圧が低下し、電流が０Ａに近づく
と、電流トランス３１の二次側も電圧が減少し、さら
に、自己誘導作用により、逆起電圧が発生し、ダイオー
ド４１に順方向電流が流れ、ベースＢとエミッタＥの間
に逆バイアス電圧が印加され、バイポーラトランジスタ
５１はオフする。

【００８５】なお、図１０に破線で示すように、バイポ
ーラトランジスタ５１のエミッタＥとコレクタＣの間に
ダイオード１１ｂを、コレクタＣからエミッタＥに向か
って順方向となるように接続しても良い。この場合、電
源電圧が負極性になると、ダイオード１１ｂを介して電
流が流れ、この電流により、電流トランス３１の二次巻
線に二次電流が発生し、ベースＢに供給され、バイポー
ラトランジスタ５１がオンする。

【００８６】各制御回路は、電源電圧が負極性の時（よ
り正確には、エミッタ電圧がコレクタ電圧よりも低い
時）、ＰＮＰバイポーラトランジスタ５１を飽和領域で
オンし、電源電圧が正極性の時（エミッタ電圧がコレク
タ電圧よりも高い時）、ＰＮＰバイポーラトランジスタ
５１をオフする。

【００８７】これらの整流回路によれば、図１１に示す
ように、電源電圧が負極性の時（エミッタ電圧がコレク
タ電圧より低い時）に、バイポーラトランジスタ５１が
オンし、バイポーラトランジスタ５１のエミッタＥとコ
レクタＣとの間の電圧がほぼ０Ｖまで低減し、負荷１７
に電源電圧が印加される。一方、電源電圧が正極性の時
（エミッタ電圧がコレクタ電圧よりも高い時）に、バイ
ポーラトランジスタ５１がオフし、バイポーラトランジ
スタ５１のエミッタＥとコレクタＣとの間に電源電圧が
印加され、負荷１７には接地電圧が印加される。

【００８８】（Ｎチャネル型ＦＥＴを用いた整流回路）
また、整流用のスイッチング素子として、電界効果トラ
ンジスタ（ＦＥＴ）を使用することも可能である。Ｎチ
ャネル型ＦＥＴ６１を用いた整流回路の構成例を図１
２、図１３、図１４に示す。

【００８９】これらの整流回路の基本構成は図４、図
５、図７の整流回路の基本構成と同一であり、ＦＥＴ６
１のソースＳが電源１５側に接続され、ドレインＤが負
荷１７に接続され、ゲートＧが制御回路に接続されてい
る。各制御回路は、電源電圧が正極性の時（ソース電圧
がドレイン電圧よりも高い時）、ゲートＧに正極性の電
圧を印加してＦＥＴ６１を飽和領域でオンさせ、電源電
圧が負極性の時（ソース電圧がドレイン電圧よりも低い
時）、ゲートＧに負極性の電圧を印加してＦＥＴ６１を
オフさせる。

【００９０】これらの整流回路によれば、電源電圧が正
極性の時（ソース電圧がドレイン電圧よりも高い時）
に、ＦＥＴ６１が飽和領域でオンするので、ＦＥＴ６１
のソースＳとドレインＤとの間の電圧がほぼ０Ｖ程度ま
で低減し、負荷１７に電源電圧が印加される。一方、電
源電圧が負極性の時に、ＦＥＴ６１がオフし、ソースＳ
とドレインＤとの間に電源電圧が印加され、負荷１７に
は接地電圧が印加される。このように、負荷１７には、
整流された正極性の電圧が印加される。なお、図１３及
び図１４に示す整流回路において、ダイオード１１ｂと
して、ＦＥＴ６１の寄生ダイオードを使用することも可
能である。

【００９１】（Ｐチャネル型ＦＥＴを用いた整流回路）
スイッチング用のＦＥＴ６１としては、ＰチャネルＦＥ
Ｔを使用することも可能であり、Ｐチャネル型ＦＥＴ６
１を用いた整流回路の構成例を図１５、図１６、図１７
に示す。また、スイッチング用のＦＥＴとしては、接合
型ＦＥＴ（Ｊ−ＦＥＴ）、ＭＯＳ（Metal-Oxide-Semico
nductor）型ＦＥＴ、静電誘導型トランジスタ（ＳＩ
Ｔ）等の任意の構成のものを使用することができる。

【００９２】また、制御回路が出力する制御信号の電圧
は、使用するトランジスタ（バイポーラトランジスタ又
はＦＥＴ）の特性に応じて、任意に選択することができ
る。例えば、トランジスタとして、ノーマリーオン型の
素子、例えば、ジャンクション型ＦＥＴやデプレッショ
ン型ＭＯＳを使用する場合、オン時には、ゲートＧにオ
ン状態を維持するような任意の電圧（例えば、ソース電
位と同一の電位）を印加し、オフ時にオフ電圧を印加す
るようにしてもよい。

【００９３】その他、上述の実施の形態で示した数値、
電圧値等は例示であり、任意に変更可能である。また、
バイアス電圧、ピンチオフ電圧等が、単一のダイオー
ド、ツェナーダイオード、抵抗等で得られない場合に
は、複数を直接に接続する等してもよい。また、ＭＯＳ
ＦＥＴ等の、制御端の入力インピーダンスが十分に高く
素子が破壊される程度の電流が流れ得ない素子の場合、
電流制限用の抵抗２３、３９等は不要である。

【００９４】図５、７、９、１０、１３、１４、１６、
１７等では、変成器３１として、一次巻線と二次巻線を
有するものを使用したが、例えば、図１３に示す整流回
路の変形例として図１８に示すように、図１４に示す整
流回路の変形例として図１９に示すように、単巻変圧器
８１等を使用することも可能である。一次及び二次巻線
を有する変成器３１を使用する場合も、単巻変圧器８１
を使用する場合にも、一次端子をトランジスタの電流路
の一端に接続し、二次端子を制御端に接続する。

【００９５】（コレクタが電源側に接続された整流回
路）図４、図５（Ａ），（Ｂ）、図７、図８、図９
（Ａ），（Ｂ）、図１０に示す整流回路では、バイポー
ラトランジスタ１１又は５１のエミッタが電源側に接続
され、コレクタが負荷側に接続されたが、バイポーラト
ランジスタ１１又は５１のコレクタが電源側に接続さ
れ、エミッタが負荷側に接続された構成の整流回路も可
能である。

【００９６】例えば、図４に示す整流回路を図２０に示
すように、図８に示す整流回路を図２１に示すようにそ
れぞれ変形することも可能である。図２０及び図２１の
整流回路では、バイポーラトランジスタ５１又は１１の
エミッタＥが負荷１７に接続され、コレクタＣが電源１
５に接続されている。オペアンプ２１の出力端は電流制
限用の抵抗２３を介してバイポーラトランジスタ５１、
１１のベースＢに接続され、その正入力端はバイポーラ
トランジスタ５１、１１のエミッタＥに接続され、その
負入力端は定電流源２５を介してバイポーラトランジス
タ５１、１１のコレクタＣに接続されている。また、正
入力端と負入力端の間には逆並列接続されたダイオード
２７ａ，２７ｂが接続されている。また、オペアンプ２
１の接地端がバイポーラトランジスタ５１、１１のエミ
ッタに接続されている。さらに、これらの回路では、オ
ペアンプ２１の電源が、整流された電流から取得されて
いる。この構成によれば、オペアンプ２１の動作電圧を
比較的低い値に設定でき、電源電圧を低くすることがで
きる。

【００９７】同様に、図５（Ａ），（Ｂ）に示す整流回
路を図２２（Ａ），（Ｂ）に示すように、図９（Ａ），
（Ｂ）に示す整流回路を図２３（Ａ），（Ｂ）に示すよ
うにそれぞれ変形することも可能である。

【００９８】図２２（Ａ），（Ｂ）では、電源１５に
は、ＰＮＰ型バイポーラトランジスタ５１のコレクタが
接続され、そのエミッタＥは電流トランス３１の一次巻
線を介して負荷１７に接続されている。

【００９９】電流トランス３１の二次巻線の一端は負荷
１７に接続されている。二次巻線の一端と他端との間に
は、電圧制限用のダイオード３５が接続されている。さ
らに、二次巻線の一端の電圧はオペアンプ３３の負入力
端子にそのまま印加され、二次巻線の他端の電圧は抵抗
３７を介してオペアンプ３３の正入力端子に印加されて
いる。オペアンプ３３の出力端子は電流制限用抵抗３９
を介してバイポーラトランジスタ１１のベースＢに接続
されている。オペアンプ３３は正極性側にバイアスされ
ている。また、バイポーラトランジスタ１１のエミッタ
Ｅはオペアンプ３３の接地電圧端子ＧＮＤに接続されて
いる。これらの回路でも、オペアンプ３３の動作電圧は
整流後の電圧が使用されている。このような構成でも、
オペアンプの動作電圧を比較的低い値とし、電源電圧を
低く抑えることができる。

【０１００】図２２（Ａ）の構成では、バイポーラトラ
ンジスタ５１のエミッタとコレクタとの間にダイオード
１１ｂが接続され、図２２（Ｂ）の構成では、バイポー
ラトランジスタ５１のエミッタとベースとの間にダイオ
ード１１ｂが接続されている。電源１５の電圧が負極性
になると、ダイオード１１ｂと電流トランス３１の一次
巻線と負荷１７を介して電流が流れ、二次巻線に電圧が
発生する。オペアンプ３３は、この電圧を増幅し、負極
性の制御信号をバイポーラトランジスタ５１のベースＢ
に印加する。これにより、バイポーラトランジスタ５１
がオンし、エミッタＥとコレクタＣとの間の電圧はほぼ
０Ｖに低下し、負荷１７にほぼ電源電圧が印加される。

【０１０１】電源電圧が上昇し、電流が０Ａに近づく
と、二次側の誘導電圧も小さくなり、オペアンプ３３が
正極性側にバイアスされているため、オペアンプ３３
は、正極性のバイアス信号をベースＢに印加し、バイポ
ーラトランジスタ５１をオフする。

【０１０２】また、電源電圧が正極性になると、バイポ
ーラトランジスタ１１およびダイオード１１ｂは不導通
状態になる。このため、電流トランス３１の一次巻線に
は電流が流れず、その二次巻線にも電流は発生しない。
しかし、オペアンプ３３は、正側にバイアスされている
ため、正極性の制御信号をバイポーラトランジスタ１１
のベースＢに印加する。これにより、バイポーラトラン
ジスタ１１が完全にオフし、エミッタＥとコレクタＣと
の間に全電源電圧が印加され、負荷１７には接地電圧が
印加される。

【０１０３】図２３（Ａ），（Ｂ）の構成は、図２２
（Ａ），（Ｂ）の構成と比較して、ＰＮＰ型のバイポー
ラトランジスタ５１がＮＰＮ型のバイポーラトランジス
タ１１に置換され、オペアンプ３３が負極性側にバイア
スされている点が異なる。電源１５の電圧が正極性にな
ると、ダイオード１１ｂと電流トランス３１の一次巻線
と負荷７１を介して電流が流れ、二次巻線に電圧が発生
する。オペアンプ３３は、この電圧を増幅し、正極性の
制御信号をバイポーラトランジスタ５１のベースＢに印
加する。これにより、バイポーラトランジスタ５１がオ
ンし、エミッタＥとコレクタＣとの間の電圧はほぼ０Ｖ
に低下し、負荷１７にほぼ電源電圧が印加される。

【０１０４】電源電圧が上昇し、電流が０Ａに近づく
と、二次側の誘導電圧も小さくなり、オペアンプ３３が
負極性側にバイアスされているため、オペアンプ３３
は、負極性のバイアス信号をベースＢに印加し、バイポ
ーラトランジスタ５１をオフする。また、電源電圧が負
極性になると、バイポーラトランジスタ１１およびダイ
オード１１ｂは不導通状態になる。このため、電流トラ
ンス３１の一次巻線には電流が流れず、その二次巻線に
も電流は発生しない。しかし、オペアンプ３３は、負極
性側にバイアスされているため、負極性の制御信号をバ
イポーラトランジスタ１１のベースＢに印加する。これ
により、バイポーラトランジスタ１１が完全にオフし、
エミッタＥとコレクタＣとの間に全電源電圧が印加さ
れ、負荷１７には接地電圧が印加される。

【０１０５】このように、図２２（Ａ），（Ｂ）、図２
３（Ａ），（Ｂ）の構成によっても、交流電圧を整流す
ることができる。しかも、バイポーラトランジスタ１１
が飽和領域でオンしているため、エミッタＥとコレクタ
Ｃの間の電圧がほぼ０Ｖであり、損失のほとんどない整
流が可能になる。

【０１０６】同様に、図７に示す整流回路を図２４に示
すように、図１０に示す整流回路を図２５に示すよう
に、それぞれ変形することも可能である。

【０１０７】また、図１２に示す整流回路を図２６に示
すように、図１５に示す整流回路を図２７に示すように
それぞれ変形することも可能である。また、図１３に示
す整流回路を図２８に示すように、図１６に示す整流回
路を図２９に示すようにそれぞれ変形することも可能で
ある。これらの整流回路では、トランジスタをオン・オ
フするための制御部が接地側（負荷側）に配置されてい
るので、逆電圧時に制御部に電圧がかからず、安全であ
る。また、電源電圧を低く抑えることができる。また、
オペアンプ２１、３３の動作電圧が整流後の電圧から取
得されているので、効率的である。なお、ダイオード１
１ｂを取り除くことも可能である。

【０１０８】また、図１４に示す整流回路を図３０に示
すように、図１７に示す整流回路を図３１に示すように
それぞれ変形することも可能である。これらの整流回路
では、トランジスタをオン・オフするための制御部が接
地側（負荷側）に配置されているので、逆電圧時に制御
部に電圧がかからず、安全である。なお、ダイオード１
１ｂを取り除くことも可能である。

【０１０９】図３２は、この発明の整流回路の他の例を
示す。図３２の整流回路１００において、電界効果トラ
ンジスタ１１０は、例えば、Ｎチャネル型のＭＯＳ−Ｆ
ＥＴからなり、そのソースが変成器１１２の二次側コイ
ルに接続され、ドレイン端子Ｄが負荷１１３に接続され
ている。

【０１１０】制御回路を構成するオベアンプ１１１の正
人力端子には、ＦＥＴ１１０のソース端子Ｓからの分岐
線とゼロ電位の電力供給線とが接続され、負入力端子に
は、ドレイン端子Ｄからの分岐線が抵抗Ｒａを介して接
続されている。また、各入力端子間にはダイオードＤｒ
が接続されて電流の廻り込みが防止されている。正バイ
アス電位（Ｖｃｃ）の電力供給線とオベアンプ１１の負
入力端子（−）との間には分圧用の抵抗Ｒｃが接続され
ている。オベアンプ１１の出力は、抵抗Ｒｂを介してＦ
ＥＴ１１０のゲートＧに入力される。抵抗Ｒａは、例え
ば、１０ｋΩ、抵抗Ｒｂは２ＭΩ、抵抗Ｒｃは１８０Ω
程度が道当である。抵抗Ｒｂは電位の調節に用いるもの
であるが、ＦＥＴの場合には除去してもよい。また、実
際の使用時には、例えば、負荷１１３と並列に所定容量
のコンデンサが接続される。

【０１１１】図３２の回路においても、ＦＥＴ１１０へ
の交流電力の入力がない場合、オベアンプ１１の正負入
力端子間は平衡が保たれている。従ってオペアンプ１１
１の出力Ｓｂはゼロ電位となる。この状態で、図３３
（Ａ）に示すように、正弦波状の交流電圧Ｓａが変成器
１１２からＦＥＴ１１０に入力されたとする。ＦＥＴ１
１０は、交流電圧Ｓａが正極性の場合は、ソース端子Ｓ
の電位がドレイン端子Ｄの電位よりも僅かに高くなる。
この瞬間、オベアンプ１１１は、電位差が生じたことを
正負入力端子間の電位差により検出し、出力電位Ｓｂを
正バイアス電位（Ｖｃｃ）にする。逆に、交流電圧Ｓａ
が正極性から負極性に転じた時点では、ソース端子Ｓの
電位がドレイン端子Ｄの電位よりも低くなるので、オベ
アンプ１１１は、これを検出して出力電圧Ｓｂを直ちに
負バイアス電位（−Ｖｃｃ）とする。図３３（Ｂ）の波
形は、このオベアンプ１１１の出力電力Ｓｂの電位変化
を示す。

【０１１２】オベアンプ１１１の出力電圧Ｓｂが正極性
のときはＦＥＴ１１０がオン状態となり、ソース端子Ｓ
からドレイン端子Ｄの方向に電流が流れる。一方、オベ
アンプ１１１の出力電圧Ｓｂが負バイアス電位のときは
ＦＥＴ１１０がオフ状態となり、電流は遮断される。そ
の結果、負荷１１３に印加される電圧（整流電圧）Ｓｃ
は、図３３（Ｃ）に示すように、正弦波の負極性部分の
みがカットされた脈流電圧となる。

【０１１３】ＦＥＴ１１０のソース端子Ｓ及びドレイン
端子Ｄに対するこのような電力供給態様は、ＦＥＴ本来
の電力供給態様とは逆である。しかし、この発明では、
逆耐圧、即ち電流遮新時のゲート・ドレイン間の電位差
は、ＦＥＴからみれば本来的に配分される電位差なので
かなり高くできる点、順方向での抵抗成分が極めて低く
且つ安定している点、逆回復時間が短い点、漏れ電流が
少ない点等を積極的に利用するために、上述ような電力
供給態様とした。実験によれば、汎用のＦＥＴであって
も逆耐圧は１０００［Ｖ］程度を確保できる。

【０１１４】なお、Ｎチャネル型のＦＥＴに代えて、Ｐ
チャネル型のＦＥＴを使用することも可能である。この
場合、電流の向きが異なるだけで同様の動作となる。ま
た、結合型のＦＥＴ（Ｊ−ＦＥＴ）やバイポーラトラン
ジス夕を使用した場合も、その入出力端子間の電圧降下
に僅かの差が生じるだけで、ほぼ同様の動作となる。

【０１１５】このように、本発明の整流回路を用いるこ
とにより、順方向電圧降下を従来装置に比べて格段に小
さくすることができる。これは、整流時の電力損失やそ
れに伴う素子内部の発熱が著しく低減することを意味す
る。しかも、冷却手段を必要としないことから、装置構
成のの簡略化や小型化も可能になる。

【０１１６】前述のように、整流後の電圧をオペアンプ
の電源として使用することも可能である。例えば、図４
の整流回路の負荷１７が図３４に示すように電池を含む
場合、整流後の正極性の電圧をオペアンプ２１の電源端
子に供給することにより、オペアンプ２１を駆動するこ
とも可能である。

【０１１７】同様に、図４の整流回路の負荷１７がコン
デンサを含む場合、図３５に示すように、整流後の正極
性の電圧をオペアンプ２１の電源端子に供給することに
より、オペアンプ２１を駆動することも可能である。こ
の整流回路では、最初は外付けダイオード１１ｂ（ＦＥ
Ｔの時は寄生ダイオードでもよい）により整流電流が流
れ、負荷１７に電圧が発生する。この電圧により、オペ
アンプ２１が動作し、トランジスタ５１がダイオードと
して動作する。

【０１１８】また、負荷１７が電圧をもたない抵抗等の
場合でも、図３６に示すように、整流電圧をオペアンプ
の動作電圧とすることができる。この場合も、最初は外
付けダイオード１１ｂにより整流電流が流れ、負荷１７
に電圧が発生する。この電圧により、オペアンプ２１が
動作し、トランジスタ５１がダイオードとして動作す
る。

【０１１９】さらに、負荷１７が電圧を持たない抵抗等
の場合、図３７及び図３８に示すように、整流回路を簡
単な回路で構成することも可能である。

【０１２０】図３７の構成では、ＰＮＰバイポーラトラ
ンジスタ５１のコレクタＣが電源１５の出力に接続さ
れ、ベースＢが電流制限用の抵抗３１を介して接地さ
れ、エミッタＥが負荷１７に接続されている。

【０１２１】この構成では、電源１５の出力が正極性の
時、ＰＮＰバイポーラトランジスタ５１のコレクタＣ→
ベースＢ→抵抗３１の経路でベース電流が流れる。この
ベース電流により、コレクタＣ→エミッタＥ→負荷１７
の経路でコレクタ電流、即ち、負荷電流が流れる。一
方、電源１５の出力が負極性の時、ＰＮＰバイポーラト
ランジスタ５１のコレクタＣとベースＢの間は逆バイア
ス電圧となり、ベース電流が流れず、従って、エミッタ
ＥからコレクタＣには電流が流れない。

【０１２２】なお、ベースＢとエミッタＥの間には、ベ
ースＢからエミッタＥを順方向とするダイオードを接続
しても良い。この場合、抵抗３１にベース電流が流れる
までの間、このダイオードにベース電流が流れる。

【０１２３】図３８の構成では、ＰチャネルＦＥＴ７１
のドレインＤが電源１５の出力に接続され、ゲートＧが
電流制限用の抵抗３１を介して接地され、ソースＳが負
荷１７に接続されている。さらに、ゲートＧとソースＳ
の間には、ゲートＧからソースＳを順方向とするゲート
保護用のツェナーダイオード４１が接続されている。

【０１２４】この構成では、電源１５の出力が正極性の
時、寄生ダイオードによりＦＥＴ７１のドレインＤ→ソ
ースＳ→負荷１７の経路で電流が流れ、負荷１７には正
極性の電圧が印加される。負荷１７の電圧が正極性にな
れば、ゲートＧの電圧は相対的に負電圧となり、ＦＥＴ
７１はオンする。一方、電源１５の出力が負極性の時、
寄生ダイオードには電流が流れず、ゲートＧにもバイア
ス電圧がかからない。従って、ＦＥＴ７１はオフ状態と
なる。

【０１２５】（スイッチング電源）次に、本発明の整流
回路を、スイッチング（ＳＷ）電源に適用した場合の実
施の形態を説明する。図３９は、この実施の形態による
ＳＷ電源の構成図である。

【０１２６】このＳＷ電源１０２は、図３９に示すよう
に、矩形波の交番電圧を出力する変成器２１５と、この
変成器２１５より得られる交番電圧を整流する半導体能
動素子、例えばＭＯＳ型−ＦＥＴ２２０とを備えてい
る。変成器２１５の二次側コイルには、交番周期が同一
で、振幅値が異なる電圧を出力するための二つのタップ
が設けられている。そして、振幅値の小さい電力出力用
の第１タップとＦＥＴ２２０のソース端子Ｓ、振幅値の
大きい電力出力用の第２タップとＦＥＴ２２０のゲート
端子Ｇとがそれぞれ導通接続されている。ＦＥＴ２２０
のドレイン端子Ｄには、平滑用コイルＬを介して負荷２
１７とコンデンサ、例えば、電解コンデンサＣが並列に
接続されている。

【０１２７】このような構成のＳＷ電源２０２におい
て、図４０（Ａ）に示すように、例えば２００［ｋＨ
ｚ］の交番周波数で、振幅値が±５［Ｖ］、電流値が１
０［Ａ］の矩形波の交番信号Ｓｄが、変成器２１２の第
１タップからＦＥＴ２２０のソース端子Ｓに印加され、
第２タップからは±１２［Ｖ］の振幅値の交番電圧がＦ
ＥＴ２０のゲート端子Ｇに印加されるとする。この場
合、ＦＥＴ２２０では、交番電圧Ｓｄが正極性のときは
ゲート端子Ｇにおける電力の振幅値（１２［Ｖ］）がソ
ース端子Ｓにおける電力の振幅値（５［Ｖ］）よりも相
対的に大きくなってオン状態、つまりソース端子Ｓとド
レイン端子Ｄとの間が導通状態となり、ソース端子Ｓか
らドレイン端子Ｄの方向に電流が流れる。

【０１２８】一方、交番電圧Ｓｄが負極性のとき、ＦＥ
Ｔ２２０は、ゲート端子Ｇにおける電力の振幅値（−１
２［Ｖ］）がソース端子Ｓにおける電力の振幅値（−５
［Ｖ］）よりも小さくなるので、オフ状態となり、電流
が遮帆される。従って、ＦＥＴ２２０からは、図４０
（Ｂ）に示すように、交番電圧Ｓｄの正極性成分Ｓｅが
出力され、整流が行われる。このときの順方向電圧降下
は上述した場合と同様、ほぼ０であり、逆方向のときの
漏れ電流も無視し得るほど少ないため、電力損失が低減
して効率的な整流が行われる。実際、数時間継続して整
流動作させた場合であっても、ＦＥＴ２２０は発熱せ
ず、放熱板等が不要であることが本発明者により確認さ
れている。また、交番電圧Ｓｄが矩形波であり、正極性
から負極性への、及び負極性から正極性への変化時間が
短いため、制御回路が不要となる。また、逆方向時の電
圧配分は、ＦＥＴ２２０にとってみれば、通常使用時の
本来的な電圧配分、即ち、ドレインソース間電圧Ｖｄｓ
に相当するので、高耐圧化も可能となる。

【０１２９】なお、ＭＯＳＦＥＴに代えて、バイポーラ
トランジスタやＪ−ＦＥＴを用いてもほぼ同様の動作と
なる。但し、この場合は、ゲート端子と変成器１２の第
２タップとの間に電流制限用の素子、例えば、抵抗素子
を挿入する。

【０１３０】以上の実施の形態では、半波整流回路を主
に示したが、半波整流回路を組み合わせて全波整流回路
を構成することも可能である。即ち、これらの半波整流
回路を図４１（Ａ）に示すように、半波整流回路（図４
１（Ａ），（Ｂ）ではダイオードで表す）をブリッジ型
に結合して、全波整流回路を構成することも可能である
し、また図４１（Ｂ）に示すように、二次巻線に中点を
持つ変圧器と２個の半波整流回路を用いて、全波整流回
路を構成することも可能である。

【０１３１】図４１（Ａ）及び（Ｂ）に示す全波整流回
路でも、各半波整流回路Ｄ１〜Ｄ６は、これらに印加さ
れる電圧が正極性の時にオンし、負荷には全波整流され
た電圧が印加される。

【０１３２】上記実施の形態では、単一のトランジスタ
を用いる半波整流回路を示したが、複数のトランジスタ
を使用してもよい。例えば、図４２（Ａ）は、ＮＰＮバ
イポーラトランジスタを複数個並列に接続し、制御回路
でオン・オフ制御を行う例を示す。図４２（Ｂ）は、ジ
ャンクションＦＥＴを複数個並列に接続し、制御回路で
オン・オフ制御を行う例を示す。図４２（Ｃ）は、Ｎ−
チャネルジャンクションＦＥＴを複数個並列に接続し、
制御回路でオン・オフ制御を行う例を示す。このような
構成とすることにより、オン・オフできる電流量を単一
のトランジスタを使用する場合の複数に増加することが
できる。

【０１３３】また、図４３は、複数のトランジスタをカ
スケード接続した例を示す。この構成によれば、カスケ
ード接続された複数のトランジスタがほぼ同時にオン・
オフされ、耐圧を高めることができる。

【０１３４】また、多数のトランジスタをカスケード接
続する場合には、トランジスタのオン・オフの同期を取
るため、例えば、トランジスタとして光に応答してオン
・オフするフォトトランジスタを使用し、制御回路１３
を、オン・オフ制御用の光を発光する発光素子を備える
構成としてもよい。また、トランジスタとして、ホール
素子を使用することも可能である。この場合は、ホール
素子を電源と負荷との間に接続し、ホール素子に印加さ
れる電圧又はその極性を検出し、検出結果に応じてホー
ル素子に磁界を印加して、ホール素子をオン又はオフす
る。その他、外部からの制御に応じてオン・オフする任
意の半導体スイッチング素子を使用することが可能であ
る。

【０１３５】スイッチング素子であるトランジスタとし
ては、オン抵抗が小さく、オフ時に耐圧が大きいことが
望ましい。このような構成のバイポーラトランジスタと
して、例えば、図４４に示すように、エミッタ層の厚さ
ｔeとコレクタ層の厚さｔcの厚さが実質的に同一のもの
を使用することができる。

【０１３６】また、電界効果型トランジスタとしては、
図４５に示すように、ソースとドレインの構造が同一の
ものを使用できる。

【０１３７】

【実施例】

（実施例１）図１２に示す構成の半波整流回路を構成
し、その特性を、通常のシリコンダイオード、ショット
キーバリアダイオードと比較した。比較結果を図４６に
示す。この結果は、整流対象の電圧を商用電源とし、負
荷１７を１０Ａ負荷として、ＭＯＳＦＥＴとして富士電
機株式会社製の商品番号２ＳＫ９０５を使用し、抵抗２
３の抵抗値を１００Ω、オペアンプ２１をナショナルセ
ミコンダクタ社から市販されている商品番号ＬＭ４５５
８とした時に得られたものである。

【０１３８】図４６から明らかなように、図４の半波整
流回路では、オン時の電圧降下（エミッタＥとコレクタ
Ｃ間の電圧）が０．０１Ｖ程度あるのに対し、ショット
キーバリアダイオードで０．４Ｖ、シリコンダイオード
で０．９Ｖ程度であり、図４の半波整流回路により、低
損失で交流電圧を整流できることができることがわか
る。

【０１３９】（実施例２）図１４に示す構成の半波整流
回路を構成し、その特性を、通常のシリコンダイオー
ド、ショットキーバリアダイオードと比較した。比較結
果を図４６に示す。この結果は、整流対象の電圧を商用
電源とし、負荷１７を１０Ａ負荷として、ＭＯＳＦＥＴ
として富士電機株式会社製の商品番号２ＳＫ９０５を使
用し、電流トランス３１の巻数比を１：１００とした時
に得られたものである。

【０１４０】図４７から明らかなように、１４の半波整
流回路では、オン時の電圧降下（エミッタＥとコレクタ
Ｃ間の電圧）が、電源電圧が正極性になった直後と、電
源電圧が０Ｖになる直前では０．６Ｖ程度になるが、電
源電圧が正極性である期間の大部分の期間では、ほぼ０
Ｖである。これに対し、ショットキーバリアダイオード
で０．４Ｖ、シリコンダイオードで０．９Ｖ程度であ
り、図１４の半波整流回路により、低損失で交流電圧を
整流できることができることがわかる。

【０１４１】実施例１及び２からも、この発明の整流回
路が、低損失で、効率良く交流電圧を整流できることが
証明された。

【０１４２】

【発明の効果】以上説明したように、この発明によれ
ば、交流電圧を低損失で整流することができる。

【図面の簡単な説明】

【図１】この発明の実施の形態に係る整流回路の構成を
模式的に示す回路ブロック図である。

【図２】図１の整流回路の動作を説明するためのタイミ
ングチャートである。

【図３】ＮＰＮバイポーラトランジスタのエミッタ接地
特性とダイオードの電流・電圧特性とを示すグラフであ
る。

【図４】図１の整流回路の具体的構成例を示す回路図で
ある。

【図５】（Ａ）と（Ｂ）は、図１の整流回路の具体的構
成例を示す回路図である。

【図６】図５に示す整流回路の動作を示すタイミングチ
ャートである。

【図７】図１の整流回路の具体的構成例を示す回路図で
ある。

【図８】図４に示す整流回路の変形例を示す回路図であ
る。

【図９】（Ａ）と（Ｂ）は、図５（Ａ）と（Ｂ）に示す
整流回路の変形例を示す回路図である。

【図１０】図７に示す整流回路の変形例を示す回路図で
ある。

【図１１】図８〜図１０に示す整流回路の基本動作を説
明するためのタイミングチャートである。

【図１２】図４に示す整流回路の変形例を示す回路図で
ある。

【図１３】図５に示す整流回路の変形例を示す回路図で
ある。

【図１４】図７に示す整流回路の変形例を示す回路図で
ある。

【図１５】図１２に示す整流回路の変形例を示す回路図
である。

【図１６】図１３に示す整流回路の変形例を示す回路図
である。

【図１７】図１４に示す整流回路の変形例を示す回路図
である。

【図１８】図１３に示す整流回路の変形例を示す回路図
である。

【図１９】図１４に示す整流回路の変形例を示す回路図
である。

【図２０】図４に示す整流回路の変形例を示す回路図で
ある。

【図２１】図８に示す整流回路の変形例を示す回路図で
ある。

【図２２】図５に示す整流回路の変形例を示す回路図で
ある。

【図２３】図９に示す整流回路の変形例を示す回路図で
ある。

【図２４】図７に示す整流回路の変形例を示す回路図で
ある。

【図２５】図１０に示す整流回路の変形例を示す回路図
である。

【図２６】図１２に示す整流回路の変形例を示す回路図
である。

【図２７】図１５に示す整流回路の変形例を示す回路図
である。

【図２８】図１３に示す整流回路の変形例を示す回路図
である。

【図２９】図１６に示す整流回路の変形例を示す回路図
である。

【図３０】図１４に示す整流回路の変形例を示す回路図
である。

【図３１】図１７に示す整流回路の変形例を示す回路図
である。

【図３２】この発明の整流回路の他の実施例を示す回路
図である。

【図３３】図３２に示す整流回路の動作を説明するため
のタイミングチャートである。

【図３４】整流された電圧をオペアンプの電源として使
用した整流回路の例を示す回路図である。

【図３５】整流された電圧をオペアンプの電源として使
用した整流回路の例を示す回路図である。

【図３６】抵抗負荷用の整流回路の一例を示す回路図で
ある。

【図３７】抵抗負荷用の整流回路の一例を示す回路図で
ある。

【図３８】抵抗負荷用の整流回路の一例を示す回路図で
ある。

【図３９】トランスの二次巻線の出力によりトランジス
タをオン・オフすることにより交流を整流する整流回路
の構成の一例を示す図である。

【図４０】図３９に示す整流回路の動作を説明するため
のタイミングチャートである。

【図４１】（Ａ）は、整流回路をブリッジ型に結合して
構成した全波整流回路の構成例を示す回路図であり、
（Ｂ）は、二次巻線に中点を持つ変圧器と２個の整流回
路により構成した全波整流回路の構成例を示す回路図で
ある。

【図４２】トランジスタを複数個並列に接続して構成し
た整流回路の構成例を示す回路図である。

【図４３】トランジスタを複数個カスケードに接続して
構成した整流回路の構成例を示す回路図である。

【図４４】バイポーラトランジスタの構成例を示す図で
ある。

【図４５】電界効果型トランジスタの構成例を示す図で
ある。

【図４６】図１２に示す整流回路の実施例の特性を示す
図である。

【図４７】図１４に示す整流回路の実施例の特性を示す
図である。

【符号の説明】

１１ ＮＰＮバイポーラトランジスタ １１ｂ ダイオード １３ 制御回路 １５ 交流電源 １７ 負荷 ２１ オペアンプ ２３ 電流制限用抵抗 ２５ 定電流源 ２７ａ，２７ｂ ダイオード ３１ 電流トランス ４１ ダイオード又はツェナーダイオード ５１ ＰＮＰ型バイポーラトランジスタ ６１ Ｎチャネル型ＦＥＴ ７１ Ｐチャネル型ＦＥＴ ８１ 単巻変圧器

Claims (38)

【特許請求の範囲】
1. 【請求項１】トランジスタと該トランジスタに接続され
   た制御回路とより構成され、 前記トランジスタは、電流路と制御端を備え、前記電流
   路の一端に整流対象電圧を受け、前記制御回路の制御に
   従ってオン又はオフすることにより前記電流路の他端に
   整流後の電圧を出力し、 前記制御回路は、前記トランジスタの前記電流路の少な
   くとも一端と前記制御端に接続され、前記電流路に逆方
   向電圧が印加された時に前記トランジスタをオンし、前
   記電流路に順方向電圧が印加された時に、前記トランジ
   スタをオフし、前記制御端に印加する信号を制御して前
   記トランジスタをオン又はオフすることにより、前記ト
   ランジスタに前記整流対象電圧を整流させる、 ことを特徴とする電気回路。
2. 【請求項２】トランジスタと該トランジスタに接続され
   た制御回路とより構成され、 前記トランジスタは、電流路と制御端を備え、前記電流
   路の一端に整流対象電圧を受け、前記制御回路の制御に
   従ってオン及びオフすることにより前記電流路の他端に
   整流後の電圧を出力し、 前記制御回路は、前記電流路の両端と前記制御端に接続
   され、前記電流路の両端の間の電位差を検出し、前記ト
   ランジスタの前記電流路に前記トランジスタの逆方向電
   圧が印加された時に前記トランジスタをオンし、前記電
   流路に前記トランジスタの順方向電圧が印加された時に
   前記トランジスタをオフするように、前記制御端に印加
   する信号を制御して前記トランジスタをオン又はオフす
   ることにより、前記トランジスタに前記整流対象電圧を
   整流させる、 ことを特徴とする電気回路。
3. 【請求項３】トランジスタと該トランジスタに接続され
   た制御回路とより構成され、 前記トランジスタは、電流路と制御端を備え、前記電流
   路の一端に整流対象の整流対象電圧を受け、前記制御回
   路の制御に従ってオン又はオフすることにより前記電流
   路の他端に整流後の電圧を出力し、 前記制御回路は、前記電流路の両端と前記制御端に接続
   され、前記電流路の両端の間の電位差の極性を検出し、
   前記トランジスタの前記電流路に逆方向電圧が印加され
   た時に前記トランジスタをオンし、前記電流路に順方向
   電圧が印加された時に前記トランジスタをオフするよう
   に、前記制御端に印加する信号を制御して前記トランジ
   スタをオン又はオフすることにより、前記トランジスタ
   に前記整流対象電圧を整流させる、 ことを特徴とする電気回路。
4. 【請求項４】前記トランジスタはバイポーラトランジス
   タから構成され、 前記電流路の両端は前記バイポーラトランジスタのエミ
   ッタとコレクタから構成され、前記制御端は前記バイポ
   ーラトランジスタのベースから構成され、 前記制御回路は、前記エミッタと前記コレクタの間の電
   圧を検出し、検出した電圧に応じて、前記バイポーラト
   ランジスタをオン又はオフさせるベース電流を前記ベー
   スに供給する回路から構成される、ことを特徴とする請
   求項１、２又は３に記載の電気回路。
5. 【請求項５】前記トランジスタはバイポーラトランジス
   タから構成され、 前記電流路の両端は前記バイポーラトランジスタのエミ
   ッタとコレクタから構成され、前記制御端は前記バイポ
   ーラトランジスタのベースから構成され、 前記制御回路は、前記エミッタと前記コレクタの間の電
   圧の極性を検出し、検出した極性に応じて、前記バイポ
   ーラトランジスタをオン又はオフさせるベース電流を前
   記ベースに供給する回路から構成される、ことを特徴と
   する請求項１、２又は３に記載の電気回路。
6. 【請求項６】前記バイポーラトランジスタはＮＰＮバイ
   ポーラトランジスタから構成され、 前記電流路の一端は該ＮＰＮバイポーラトランジスタの
   エミッタから構成され、前記電流路の他端は該ＮＰＮバ
   イポーラトランジスタのコレクタから構成され、前記制
   御端は該ＮＰＮバイポーラトランジスタのベースから構
   成され、 前記制御回路は、前記エミッタに前記コレクタより高い
   正極性の電位が印加された時に、該ＮＰＮトランジスタ
   をオンさせる電圧及び電流を前記ベースに供給し、前記
   エミッタに前記コレクタより低い正極性の電圧が印加さ
   れた時に、該ＮＰＮトランジスタをオフさせる電圧及び
   電流を前記ベースに供給する回路から構成される、こと
   を特徴とする請求項４又は５に記載の電気回路。
7. 【請求項７】前記バイポーラトランジスタはＰＮＰバイ
   ポーラトランジスタから構成され、 前記電流路の一端は該ＰＮＰバイポーラトランジスタの
   エミッタから構成され、前記電流路の他端は該ＰＮＰバ
   イポーラトランジスタのコレクタから構成され、前記制
   御端は該ＰＮＰバイポーラトランジスタのベースから構
   成され、 前記制御回路は、前記コレクタに前記エミッタより高い
   正極性の電位が印加された時に、該ＰＮＰトランジスタ
   をオンさせる電圧及び電流を前記ベースに供給し、前記
   コレクタに前記エミッタより低い正極性の電圧が印加さ
   れた時に、該ＰＮＰトランジスタをオフさせる電圧及び
   電流を前記ベースに供給する回路から構成される、こと
   を特徴とする請求項４又は５に記載の電気回路。
8. 【請求項８】前記トランジスタは電界効果トランジスタ
   から構成され、 前記電流路の両端は前記電界効果トランジスタのソース
   とドレインから構成され、前記制御端は前記電界効果ト
   ランジスタのゲートから構成され、 前記制御回路は、前記ソースと前記ドレインの間の電圧
   を検出し、検出した電圧に応じて、前記電界効果トラン
   ジスタをオン又はオフさせるゲート電圧を前記ゲートに
   印加する手段から構成される、ことを特徴とする請求項
   １、２又は３に記載の電気回路。
9. 【請求項９】前記トランジスタは電界効果トランジスタ
   から構成され、 前記電流路の両端は前記電界効果トランジスタのソース
   とドレインから構成され、前記制御端は前記電界効果ト
   ランジスタのゲートから構成され、 前記制御回路は、前記ソースと前記ドレインの間の電圧
   の極性を検出し、検出した極性に応じて、前記電界効果
   トランジスタをオン又はオフさせるゲート電圧を前記ゲ
   ートに印加する手段から構成される、ことを特徴とする
   請求項１、２又は３に記載の電気回路。
10. 【請求項１０】前記電界効果トランジスタはＮチャネル
    電界効果トランジスタから構成され、 前記電流路の一端は該Ｎチャネル電界効果トランジスタ
    のソースから構成され、前記電流路の他端は該Ｎチャネ
    ル電界効果トランジスタのドレインから構成され、前記
    制御端は該Ｎチャネル電界効果トランジスタのゲートか
    ら構成され、 前記制御回路は、前記ソースに前記ドレインよりも高い
    正極性の電圧が印加された時に、該Ｎチャネル電界効果
    トランジスタをオンさせる電圧を前記ゲートに印加し、
    前記ソースに前記ドレインよりも低い正極性の電圧が印
    加された時に、該Ｎチャネル電界効果トランジスタをオ
    フさせる電圧を前記ゲートに印加する手段から構成され
    る、ことを特徴とする請求項８又は９に記載の電気回
    路。
11. 【請求項１１】前記電界効果トランジスタはＰチャネル
    電界効果トランジスタから構成され、 前記電流路の一端は該Ｐチャネル電界効果トランジスタ
    のソースから構成され、前記電流路の他端は該Ｐチャネ
    ル電界効果トランジスタのドレインから構成され、前記
    制御端は該Ｐチャネル電界効果トランジスタのゲートか
    ら構成され、 前記制御回路は、前記ソースに前記ドレインよりも低い
    正極性の電圧が印加された時に、該Ｐチャネル電界効果
    トランジスタをオンさせる電圧を前記ゲートに印加し、
    前記ソースに前記ドレインよりも高い正極性の電圧が印
    加された時に、該Ｐチャネル電界効果トランジスタをオ
    フさせる電圧を前記ゲートに印加する手段から構成され
    る、ことを特徴とする請求項８又は９に記載の電気回
    路。
12. 【請求項１２】前記制御回路は、２入力の増幅回路を備
    え、該増幅回路の一方の入力端は前記トランジスタの前
    記電流路の一端に接続され、該増幅回路の他方の入力端
    は前記トランジスタの前記電流路の他端に接続され、該
    増幅回路の出力端が前記トランジスタの前記制御端に接
    続されている、 ことを特徴とする請求項１乃至１１のいずれか１項に記
    載の電気回路。
13. 【請求項１３】前記制御回路は、２入力の比較回路を備
    え、該比較回路の一方の入力端は前記トランジスタの前
    記電流路の一端に接続され、該比較回路の他方の入力端
    は前記トランジスタの前記電流路の他端に接続され、該
    比較回路の出力端が前記トランジスタの前記制御端に接
    続されている、 ことを特徴とする請求項１乃至１１のいずれか１項に記
    載の電気回路。
14. 【請求項１４】トランジスタと該トランジスタに接続さ
    れた制御回路とより構成され、 前記トランジスタは、電流路と制御端を備え、前記電流
    路の一端に整流対象の整流対象電圧を受け、前記制御回
    路の制御に従ってオン及びオフすることにより前記電流
    路の他端に整流後の電圧を出力し、 前記制御回路は、前記トランジスタの前記電流路と前記
    制御端に接続され、前記電流路の一端と外部回路とのノ
    ードに流れる電流の向きに従って、前記制御端に印加す
    る信号を制御して前記トランジスタをオン又はオフする
    ことにより、前記トランジスタに前記整流対象電圧を整
    流させる、 ことを特徴とする電気回路。
15. 【請求項１５】前記トランジスタはバイポーラトランジ
    スタから構成され、 前記電流路の両端は前記バイポーラトランジスタのエミ
    ッタとコレクタから構成され、前記制御端は前記バイポ
    ーラトランジスタのベースから構成され、 前記制御回路は、前記ベースに電圧及び電流を供給し、
    前記バイポーラトランジスタをオンさせる手段から構成
    される、ことを特徴とする請求項１又は１４に記載の電
    気回路。
16. 【請求項１６】前記バイポーラトランジスタはＮＰＮバ
    イポーラトランジスタから構成され、 前記電流路の一端は該ＮＰＮバイポーラトランジスタの
    エミッタから構成され、前記電流路の他端は該ＮＰＮバ
    イポーラトランジスタのコレクタから構成され、前記制
    御端は該ＮＰＮバイポーラトランジスタのベースから構
    成され、 前記制御回路は、前記エミッタと前記外部回路とのノー
    ドに流れる電流の向きを検出して、所定方向の電流を検
    出した時に、該ＮＰＮトランジスタをオンさせる電圧及
    び電流を前記ベースに供給する手段から構成される、こ
    とを特徴とする請求項１５に記載の電気回路。
17. 【請求項１７】前記ＮＰＮバイポーラトランジスタの前
    記エミッタと前記コレクタの間に前記エミッタから前記
    コレクタを順方向としてダイオードが接続されており、
    前記ＮＰＮバイポーラトランジスタがオフの時でも、前
    記ノードに前記所定方向の電流が流れることを可能とし
    ている、ことを特徴とする請求項１６に記載の電気回
    路。
18. 【請求項１８】前記ＮＰＮバイポーラトランジスタの前
    記エミッタと前記ベースの間に前記エミッタから前記ベ
    ースを順方向としてダイオードが接続されており、前記
    ＮＰＮバイポーラトランジスタがオフの時でも、前記ノ
    ードに前記所定方向の電流が流れることを可能としてい
    る、ことを特徴とする請求項１６に記載の電気回路。
19. 【請求項１９】前記バイポーラトランジスタはＰＮＰバ
    イポーラトランジスタから構成され、 前記電流路の一端は該ＰＮＰバイポーラトランジスタの
    エミッタから構成され、前記電流路の他端は該ＰＮＰバ
    イポーラトランジスタのコレクタから構成され、前記制
    御端は該ＰＮＰバイポーラトランジスタのベースから構
    成され、 前記制御回路は、前記エミッタと前記外部回路とのノー
    ドに流れる電流の向きを検出して、所定方向の電流を検
    出した時に、該ＰＮＰトランジスタをオンさせる電圧及
    び電流を前記ベースに供給する手段から構成される、こ
    とを特徴とする請求項１５に記載の電気回路。
20. 【請求項２０】前記ＰＮＰバイポーラトランジスタの前
    記エミッタと前記コレクタの間に前記コレクタから前記
    エミッタを順方向としてダイオードが接続されており、
    前記ＰＮＰバイポーラトランジスタがオフの時でも、前
    記ノードに前記所定方向の電流が流れることを可能とし
    ている、ことを特徴とする請求項１９に記載の電気回
    路。
21. 【請求項２１】前記ＰＮＰバイポーラトランジスタの前
    記エミッタと前記ベースの間に前記ベースから前記エミ
    ッタを順方向としてダイオードが接続されており、前記
    ＮＰＮバイポーラトランジスタがオフの時でも、前記ノ
    ードに前記所定方向の電流が流れることを可能としてい
    る、ことを特徴とする請求項１９に記載の電気回路。
22. 【請求項２２】前記トランジスタは電界効果トランジス
    タから構成され、 前記電流路の両端は前記電界効果トランジスタのソース
    とドレインから構成され、前記制御端は前記電界効果ト
    ランジスタのゲートから構成され、 前記制御回路は、前記電界効果トランジスタを領域でオ
    ンさせるゲート電圧を前記ゲートに印加する手段から構
    成される、ことを特徴とする請求項１、２又は１４に記
    載の電気回路。
23. 【請求項２３】前記電界効果トランジスタはＮチャネル
    電界効果トランジスタから構成され、 前記電流路の一端は該Ｎチャネル電界効果トランジスタ
    のソースから構成され、前記電流路の他端は該Ｎチャネ
    ル電界効果トランジスタのドレインから構成され、前記
    制御端は該Ｎチャネル電界効果トランジスタのゲートか
    ら構成され、 前記制御回路は、前記ソースと前記外部回路とのノード
    に流れる電流が所定方向である時に、該Ｎチャネル電界
    効果トランジスタをオンさせる電圧を前記ゲートに印加
    する手段から構成される、ことを特徴とする請求項２２
    に記載の電気回路。
24. 【請求項２４】前記制御回路は、前記ソースから前記ド
    レインに向けて、該Ｎチャネル電界効果トランジスタの
    寄生ダイオードを介して流れる電流を検出して、該Ｎチ
    ャネル電界効果トランジスタをオンさせる手段から構成
    される、ことを特徴とする請求項２３に記載の電気回
    路。
25. 【請求項２５】前記ソースと前記ドレインの間に、前記
    ソースから前記ドレインを順方向とするダイオードが接
    続されている、ことを特徴とする請求項２３に記載の電
    気回路。
26. 【請求項２６】定電圧ダイオードをさらに備え、前記ゲ
    ートに該定電圧ダイオードのカソードが接続され、前記
    ソースに該低電圧ダイオードのアノードが接続されてい
    る、ことを特徴とする請求項２３に記載の電気回路。
27. 【請求項２７】前記電界効果トランジスタはＰチャネル
    電界効果トランジスタから構成され、 前記電流路の一端は該Ｐチャネル電界効果トランジスタ
    のソースから構成され、前記電流路の他端は該Ｐチャネ
    ル電界効果トランジスタのドレインから構成され、前記
    制御端は該Ｐチャネル電界効果トランジスタのゲートか
    ら構成され、 前記制御回路は、前記ソースと前記外部回路とのノード
    に流れる電流が所定方向である時に、該Ｐチャネル電界
    効果トランジスタをオンさせる電圧を前記ゲートに印加
    する手段から構成される、ことを特徴とする請求項２２
    に記載の電気回路。
28. 【請求項２８】前記制御回路は、前記ドレインから前記
    ソースに向けて、該Ｐチャネル電界効果トランジスタの
    寄生ダイオードを介して流れる電流を検出して、該Ｐチ
    ャネル電界効果トランジスタをオンさせる手段から構成
    される、ことを特徴とする請求項２７に記載の電気回
    路。
29. 【請求項２９】前記ソースと前記ドレインの間に、前記
    ドレインから前記ソースを順方向とするダイオードが接
    続されている、ことを特徴とする請求項２７に記載の電
    気回路。
30. 【請求項３０】定電圧ダイオードをさらに備え、前記ゲ
    ートに該定電圧ダイオードのアノードが接続され、前記
    ソースに該低電圧ダイオードのカソードが接続されてい
    る、ことを特徴とする請求項２７に記載の電気回路。
31. 【請求項３１】前記制御回路は、 前記トランジスタの前記電流路の一端に接続された一次
    巻線と、前記一次巻線に磁気的に結合された二次巻線と
    を備える変成器と、 前記変成器の前記二次巻線に接続され、前記二次巻線に
    発生する電流に応じて前記トランジスタの前記制御端に
    供給する信号を制御する回路と、 から構成されている、 ことを特徴とする請求項１４乃至３０のいずれか１項に
    記載の電気回路。
32. 【請求項３２】前記制御回路は、前記二次巻線の誘起電
    流を電圧信号に変換して前記制御端に印加する手段を備
    える、 ことを特徴とする請求項３１に記載の電気回路。
33. 【請求項３３】前記制御回路は、前記二次巻線の誘起電
    流を電圧信号に変換する変換回路と、該変換回路により
    変換された電圧信号を増幅して前記トランジスタの前記
    制御端に印加する手段を備える、 ことを特徴とする請求項３１に記載の電気回路。
34. 【請求項３４】前記制御回路は、電力の供給を必要とす
    る能動素子を備え、 前記能動素子には整流後の電圧が電源として供給されて
    いる、 ことを特徴とする請求項１乃至３３のいずれか１項に記
    載の電気回路。
35. 【請求項３５】トランジスタと該トランジスタに接続さ
    れた制御回路とより構成され、 前記トランジスタは、電流路と制御端を備え、前記電流
    路の一端に電源から整流対象電圧を受け、前記電流路の
    他端に抵抗性の負荷が接続され、前記制御回路の制御に
    従ってオン及びオフすることにより前記電流路の他端に
    整流後の電圧を出力し、 前記制御端には所定の基準電位が印加されている、 ことを特徴とする電気回路。
36. 【請求項３６】前記トランジスタの前記制御端と前記電
    源と前記負荷は実質的に共通の接地点に接続されてい
    る、 ことを特徴とする請求項３５に記載の電気回路。
37. 【請求項３７】前記制御回路は、前記トランジスタをそ
    の飽和領域でオンさせる、 ことを特徴とする請求項１乃至３６のいずれか１項に記
    載の電気回路。
38. 【請求項３８】半導体スイッチング素子と該半導体スイ
    ッチング素子を制御する制御回路とより構成され、 前記半導体スイッチング素子は、一端が電源側に接続さ
    れ、他端が負荷側に接続された電流路を備え、前記制御
    回路の制御に従ってオン及びオフし、 前記制御回路は、前記半導体スイッチング素子の電流路
    の両端に接続され、前記電流路に印加される電圧を検出
    し、検出結果に応じて、前記半導体スイッチング素子を
    オン又はオフする、 ことを特徴とする電気回路。