JPH10326248A - Ｄｍａコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 バースト転送におけるバースト長を選択的に
切り替えることができ、かつ、小型で高速なＤＭＡコン
トローラを提供する。 【解決手段】 バースト終了デコーダ５２は、ＣＰＵ９
０からのバースト長指定信号ｓ１０に基づいてバースト
長のデータ転送の終了を示すバースト終了信号ｓ５を出
力する。ステートマシン１０は、このバースト終了信号
ｓ５に基づき、メモリコントローラ８０へのデータ転送
の指示タイミングとアドレスカウンタ２０のインクリメ
ンタ２２及び転送カウンタ３０のデクリメンタ３２への
更新信号ｓ６の出力タイミングを変える。また、インク
リメンタ２２によるアドレス関連情報の更新及びデクリ
メンタ３２によるデータ数関連情報の更新は、バースト
長指定信号ｓ１０に基づきそれぞれ共通化されたハード
構成で実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バースト転送をサ
ポートするＤＭＡ（Direct Memory Access ）コントロ
ーラに関する。

【０００２】

【従来の技術】従来、ＤＭＡには、ＤＭＡコントローラ
の指示に基づきメモリコントローラ等の転送実行手段が
複数バイト単位でデータの転送を行うバースト転送があ
った。このバースト転送では、ＤＭＡコントローラが、
メモリコントローラ等の転送実行手段に対し、例えば転
送先アドレスを指定し、転送実行を指示することによっ
て、転送実行手段が、所定の転送元アドレスから例えば
８バイトというような所定データ長のデータを読み出
し、ＤＭＡコントローラによって指定された転送先アド
レスを先頭とするアドレスへまとめて転送する。以下、
転送実行手段が１度にまとめて転送する所定データ長を
「バースト長」という。

【０００３】つまり、ＣＰＵ等の制御手段から指定され
たバイト数の一連のデータ転送を実行する場合、ＤＭＡ
コントローラは、上述のようなバースト長単位で転送先
アドレスを更新して指定し、転送実行を繰り返し指示す
る。このとき、ＤＭＡコントローラは、制御手段から指
定されたバイト数をバースト長単位で更新することによ
って一連のデータ転送の終了を判断する。

【０００４】通常、ＤＭＡコントローラは、バースト長
に合わせて転送先アドレスを更新するアドレスカウンタ
と、バースト長の単位で転送されたデータ数を更新する
転送カウンタと、それらアドレスカウンタ及び転送カウ
ンタの更新タイミングを判断し、転送実行手段への転送
実行指示を行うステートマシンを備えている。

【０００５】

【発明が解決しようとする課題】ところで、ＤＭＡの対
象となるメモリ装置やＩ／Ｏポートには、バースト転送
を実行する際のバースト長が異なるものが存在する。そ
のため、従来より、ＤＭＡコントローラには、バースト
長を切り替えることが可能なものがあった。

【０００６】ところが、そのようなＤＭＡコントローラ
では、選択的に指定されるそれぞれのバースト長に対応
するステートマシン、アドレスカウンタ及び転送カウン
タを備える構成となっていた。例えば、８バイトと１６
バイトという２つのバースト長を選択的に切り替えるこ
とが可能なＤＭＡコントローラには、ステートマシン、
アドレスカウンタ及び転送カウンタはそれぞれ２つずつ
用意されていた。その結果、バースト長を切り替えるこ
とができるＤＭＡコントローラは、大型化することにな
り、クロック信号に対するクリティカルパスが長くなる
ことにより高速化できず、一般にバースト長の切り替え
られないＤＭＡコントローラに比べて低速となってしま
っていた。

【０００７】本発明は、上述した問題点を解決するため
になされたものであり、バースト長を選択的に切り替え
ることができ、従来のＤＭＡコントローラに比べて小型
で高速なＤＭＡコントローラを提供することを目的とす
る。

【０００８】

【課題を解決するための手段及び発明の効果】上述した
目的を達成するためになされた請求項１に記載のＤＭＡ
コントローラは、バースト長のデータをまとめて転送す
る転送実行手段に当該バースト長のデータ転送を指示す
ると共に、更新信号を出力する状態制御手段と、転送元
又は転送先の少なくとも一方のアドレス関連情報を保持
し、状態制御手段によって出力される更新信号が入力さ
れると、転送実行手段へ出力するアドレス関連情報を更
新するアドレス保持更新手段と、状態制御手段によって
出力される更新信号が入力されると、転送の完了したデ
ータ数を更新するデータ数保持更新手段と、データ数保
持更新手段によって更新されるデータ数関連情報に基づ
いて制御手段からの指示による一連のデータ転送の終了
を判断し、状態制御手段へ転送終了信号を出力する転送
終了判断手段とを備え、状態制御手段が、転送終了判断
手段からの転送終了信号が入力されたことを判断するま
で、転送実行手段に対し繰り返しバースト長のデータ転
送を指示することによって一連のデータ転送を実現する
ＤＭＡコントローラにおいて、複数のバースト長を選択
的に指定するための制御手段からのバースト長指定信号
及び転送実行手段によるデータの転送中に状態制御手段
から出力される転送期間信号に基づきバースト長のデー
タ転送の終了を判断してバースト終了信号を状態制御手
段へ出力するバースト終了判断手段を備え、状態制御手
段は、さらに、バースト終了判断手段からのバースト終
了信号に基づき、転送実行手段へのデータ転送の指示タ
イミングと、アドレス保持更新手段及びデータ数保持更
新手段への更新信号の出力タイミングとを変更するよう
構成されていることを特徴としている。

【０００９】本発明のＤＭＡコントローラは、ＣＰＵ等
の制御手段の指示に基づき一連のデータ転送を実行する
ためのものである。実質的なデータ転送は、例えばメモ
リコントローラ等の転送実行手段が実行する。ここで転
送実行手段は、ＤＭＡコントローラからの指示によっ
て、上述したようにバースト長のデータをまとめて転送
する。従って、ＤＭＡコントローラは、転送実行手段に
このようなバースト長のデータ転送を繰り返し実行させ
ることによって、制御手段から指示された一連のデータ
転送を実現する。

【００１０】本ＤＭＡコントローラでは、ステートマシ
ンに代表される状態制御手段が転送実行手段に対してデ
ータ転送を繰り返し指示するのであるが、このとき、転
送実行手段に対して、転送元又は転送先の少なくとも一
方のアドレス関連情報を指定することが必要となってく
る。また、このアドレス関連情報は、転送実行手段にデ
ータ転送を繰り返し指示する度に更新していく必要があ
る。

【００１１】そこで、アドレス保持更新手段がアドレス
関連情報を保持し、状態制御手段からの更新信号に基づ
いてアドレス関連情報を更新するのである。なお、「転
送元又は転送先の少なくとも一方」としたのは、転送実
行手段によっては、転送元のアドレス関連情報のみを指
定するものも考えられるし、逆に転送先のアドレス関連
情報のみを指定するものも考えられるし、あるいは、両
方のアドレス関連情報を指定するものも考えられるから
である。例えば従来技術で説明したメモリコントローラ
は転送先アドレスのみを指示するものであった。また、
「アドレス関連情報」というのは、アドレスそのもので
あってもよいし、アドレスの上位５ビットというような
一部分であってもよい。

【００１２】また、本ＤＭＡコントローラは、ＣＰＵ等
の制御手段からの指示に基づき一連のデータ転送を行う
のであるから、その一連のデータ転送の終了を判断する
ことが必要となってくる。そのため、データ数保持更新
手段及び転送終了判断手段を備えている。

【００１３】データ数保持更新手段は、転送の完了した
データ数に関連するデータ数関連情報を保持している。
このデータ数関連情報も、アドレス関連情報と同様、転
送実行手段にデータ転送を繰り返し指示する度に更新し
ていく必要がある。そこで、データ数保持更新手段は、
状態制御手段からの更新信号に基づいてデータ数関連情
報を更新するのである。

【００１４】そして、転送終了判断手段は、データ数保
持更新手段に保持されたデータ数関連情報に基づいて、
一連のデータ転送の終了を判断し、転送終了信号を状態
制御手段へ出力する。例えば「データ数関連情報」は、
未転送のデータ数とすることが考えられる。その場合、
未転送のデータ数が「０」となったときに、一連のデー
タ転送の終了を判断する。

【００１５】状態制御手段は、転送終了判断手段からの
転送終了信号が入力されると、転送実行手段へのデータ
転送指示を止め、一連のデータ転送を終了する。本発明
のＤＭＡコントローラは、バースト長の異なる複数の転
送実行手段に対してデータ転送の指示を行うものであ
り、ＣＰＵ等の制御手段がバースト長指定信号によっ
て、それぞれの対象となる転送実行手段のデータ転送に
おけるバースト長を複数のバースト長の中から選択的に
指定する。

【００１６】従って、本発明のＤＭＡコントローラで
は、上述した機能に加えて、バースト終了判断手段が、
転送実行手段によるデータの転送中に状態制御手段から
出力される転送期間信号に基づき、転送実行手段によっ
て転送されるデータ数をカウントし、制御手段からのバ
ースト指定信号に対応して転送実行手段によるバースト
長のデータ転送の終了を判断する。そして、バースト長
のデータ転送の終了を判断すると状態制御手段へバース
ト終了信号を出力する。

【００１７】そして、状態制御手段は、バースト終了判
断手段からのバースト終了信号に基づき、転送実行手段
へのデータ転送の指示タイミングと、アドレス保持更新
手段及びデータ数保持更新手段への更新信号の出力タイ
ミングとを変更する。従来、ＤＭＡコントローラにおけ
る状態制御手段としてのステートマシンは、１つのバー
スト長に対応するタイミングで、転送実行手段へのデー
タ転送指示と、アドレス保持更新手段としてのアドレス
カウンタ及びデータ数保持更新手段としての転送カウン
タへの更新信号の出力を行っていた。つまり、複数のバ
ースト長を切り替えることのできるＤＭＡコントローラ
では、選択されるバースト長にそれぞれ対応する個別の
ステートマシンが設けられていた。そのため、ＤＭＡコ
ントローラの大型化を招き、信号伝達の遅延によってク
ロック信号に対するクリティカルパスが長くなるため、
ＤＭＡコントローラを高速化することができなかった。

【００１８】それに対して、本発明のＤＭＡコントロー
ラでは、バースト終了判断手段が制御手段からのバース
ト長指定信号に基づき、転送実行手段によるバースト長
のデータ転送の終了を判断して、バースト終了信号を状
態制御手段へ出力する。状態制御手段は、バースト終了
信号を判断することによって、転送実行手段に対するデ
ータ転送指示とアドレス保持更新手段及びデータ数保持
更新手段に対する更新信号の出力とを、それぞれのバー
スト長に対応するタイミングで繰り返し行う。

【００１９】これによって、状態制御手段は、複数のバ
ースト長がバースト長指定信号によって選択的に指定さ
れる場合であっても、選択されるバースト長にそれぞれ
対応するよう個別に設ける必要がなくなり、ＤＭＡコン
トローラを小型化することができる。その結果、信号の
伝達の遅れが少なくなりクロック信号に対するクリティ
カルパスが短くなるためＤＭＡコントローラの高速化を
図ることができる。

【００２０】ところで、状態制御手段は、請求項２に示
す構成を採用することが考えられる。すなわち、状態制
御手段は、初期状態である第１の状態で制御手段からの
指示によって、転送実行手段にデータ転送の準備をさせ
るリクエスト信号を有効にすると共に、当該リクエスト
信号に対応して転送実行手段から送信されるアクノレッ
ジ信号の入力を判断する第２の状態へ移行し、当該第２
の状態で転送実行手段からのアクノレッジ信号が入力さ
れると、データ転送の開始を指示するコントロール信号
を転送実行手段へ出力すると共に、転送期間信号を出力
する第３の状態と、バースト終了信号の入力を判断する
と共に、転送期間信号を出力する第４の状態とを交互に
繰り返し、当該第４の状態でバースト終了信号が入力さ
れた場合、転送終了信号の入力を判断すると共に、リク
エスト信号を無効とし、更新信号を出力する第５の状態
へ移行し、当該第５の状態で転送終了信号が入力された
場合は第１の状態へ移行し、一方、当該第５の状態で転
送終了信号が入力されない場合は第２の状態へ移行する
よう構成されていることを特徴とするものである。

【００２１】この場合、状態制御手段は、第１〜第５の
状態を遷移する。第１の状態は、初期状態である。ここ
で、制御手段からの指示があると、第２の状態へ移行す
る。第２の状態では、転送実行手段へデータ転送の準備
をさせるリクエスト信号を有効にする。また、リクエス
ト信号に対応して転送実行手段から出力されるアクノレ
ッジ信号の入力されたか否かを判断する。ここで転送実
行手段からのアクノレッジ信号が有効となると第３の状
態へ移行する。

【００２２】第３の状態では、データ転送の開始を指示
するコントロール信号を転送実行手段へ出力する。これ
によって、転送実行手段は、データ転送を開始する。第
３の状態から第４の状態へは無条件で移行する。第４の
状態では、転送実行手段によって実行されるバースト長
のデータ転送終了を示すバースト終了判断手段からのバ
ースト終了信号の入力を判断する。ここでバースト終了
信号が入力されない場合、第３の状態へ移行する。一
方、バースト終了信号が入力された場合、第５の状態へ
移行する。

【００２３】転送実行手段がデータの転送中である場合
には、状態制御手段は第３及び第４の状態を交互に繰り
返すことになる。状態制御手段は、第３及び第４の状態
であるとき、転送実行手段によってデータ転送が実行さ
れていることを示す転送期間信号をバースト終了判断手
段へ出力する。これによって、バースト終了判断手段は
バースト長のデータ転送の終了を判断することができ
る。

【００２４】第５の状態では、転送実行手段へのリクエ
スト信号を無効として、バースト長のデータ転送を一旦
終了する。また、アドレス保持更新手段及びデータ数保
持更新手段へ更新信号を出力する。さらに、転送終了判
断手段からの転送終了信号が入力されたか否かを判断す
る。ここで転送終了信号が入力された場合、第１の状態
へ移行して一連のデータ転送を終了する。一方、転送終
了信号が入力されない場合、転送実行手段に次のデータ
転送を指示するため、第２の状態へ移行する。

【００２５】つまり、状態制御手段は、転送実行手段へ
第２及び第３の状態でデータ転送の指示をし、バースト
終了判断手段からのバースト終了信号が入力されないう
ちは、第３及び第４の状態を交互に繰り返し、バースト
終了信号が第４の状態で入力されると第５の状態へ移行
し、アドレス保持更新手段及びデータ数保持更新手段へ
の更新信号を出力して再び第２の状態へ移行する。この
ように、状態遷移手段は、制御手段からの指示に基づく
一連のデータ転送を実行する場合、第２→第３→第４→
第３→第４→・・・→第３→第４→第５→第２という一
連の状態遷移を繰り返す。このとき、バースト終了判断
手段のバースト終了信号の入力タイミングに応じて第３
及び第４の状態の繰り返し回数が変化するため、上述し
たように第２及び第３の状態で行われる転送実行手段へ
のデータ転送指示と、第５の状態で行われるアドレス保
持更新手段及びデータ数保持更新手段への更新信号の出
力のタイミングを変えることができる。

【００２６】状態制御手段を、このように構成すること
により、複数のバースト長から選択的に指定されるバー
スト長に対応させることができ、ＤＭＡコントローラを
小型化できる。その結果、信号の伝達が速くなりクロッ
ク信号に対するクリティカルパスが短くなるためＤＭＡ
コントローラの高速化が実現できる。

【００２７】ところで、ＤＭＡコントローラの小型化を
考えた場合、アドレス保持更新手段は、請求項３に示す
よう構成することが望ましい。すなわち、請求項１又は
２に示した構成に加えて、アドレス保持更新手段は、さ
らに、制御手段からのバースト長指定信号に基づき、複
数のバースト長から選択的に指定されたバースト長に対
応するアドレス関連情報の更新を共通のハード構成を利
用して行うよう構成するとよい。

【００２８】また、データ数保持更新手段は、請求項４
に示すように構成することが望ましい。すなわち、請求
項１〜３に示した構成に加えて、データ数保持更新手段
は、さらに、制御手段からのバースト長指定信号に基づ
き、複数のバースト長から選択的に指定されたバースト
長に対応するデータ数関連情報の更新を共通のハード構
成を利用して行うよう構成するとよい。

【００２９】従来、複数のバースト長を選択的に切り替
えることが可能なＤＭＡコントローラでは、アドレス保
持更新手段としてのいわゆるアドレスカウンタ、データ
数保持更新手段としてのいわゆる転送カウンタも、それ
ぞれのバースト長に対応するして個別に設けられてお
り、ＤＭＡコントローラの大型化を招き、さらに、それ
に伴うクリティカルパスの発生によってＤＭＡコントロ
ーラの高速化は困難であった。

【００３０】それに対して、請求項３に示すＤＭＡコン
トローラでは、アドレス保持更新手段が複数のバースト
長に対応するアドレス関連情報の更新を共通のハード構
成で行い、請求項４に示すＤＭＡコントローラでは、デ
ータ数保持更新手段が複数のバースト長に対応するアド
レス関連情報の更新を共通のハード構成で行う。これに
よって、ＤＭＡコントローラのさらなる小型化ができ、
結果としてクロック信号に対するクリティカルパスが短
くなるためさらなる高速化が実現できる。

【００３１】

【発明の実施の形態】以下、本発明を具体化した一実施
形態を図面を参照して説明する。図１は、本実施形態の
ＤＭＡコントローラ１の概略構成を示すブロック図であ
る。

【００３２】ＤＭＡコントローラ１は、「転送実行手
段」としてのメモリコントローラ８０と、「制御手段」
としてのＣＰＵ９０に接続されており、ＣＰＵ９０の指
示に基づき一連のデータ転送を実行する。実質的なデー
タ転送は、メモリコントローラ８０が実行する。メモリ
コントローラ８０は、本実施形態のＤＭＡコントローラ
１からの指示によって、バースト長のデータをまとめて
転送する。従って、ＤＭＡコントローラ１は、メモリコ
ントローラ８０にこのようなバースト長のデータ転送を
繰り返し実行させることによって、ＣＰＵ９０から指示
された一連のデータ転送を実現する。

【００３３】なお、本実施形態のメモリコントローラ８
０は、８バイトと１６バイトの２つのバースト長でのデ
ータ転送を選択的に実行可能となっている。従って、本
実施形態のＤＭＡコントローラ１はＣＰＵ９０からのバ
ースト長指定信号ｓ１０によって選択的に指定される８
バイト，１６バイトの２つのバースト長に対応して動作
する。８バイトのバースト長が指示される場合はバース
ト長指定信号ｓ１０がｌｏｗレベル、すなわち「０」と
なり、１６バイトのバースト長が指定される場合はバー
スト長指定信号ｓ１０がｈｉｇｈレベル、すなわち
「１」となる。

【００３４】ＤＭＡコントローラ１は、「状態制御手
段」としてのステートマシン１０と、「アドレス保持更
新手段」としてのアドレスカウンタ２０と、「データ数
保持更新手段」としての転送カウンタ３０と、一連のデ
ータ転送の終了を判断する「転送終了判断手段」として
の転送終了デコーダ４０と、ステートマシン１０からの
転送期間信号ｓ４に基づいて、メモリコントローラ８０
でのバースト長のデータ転送における転送データ数をカ
ウントするバーストカウンタ５１と、バーストカウンタ
５１のカウント値に基づいてメモリコントローラ８０で
のバースト長のデータ転送の終了を判断するバースト終
了デコーダ５２とを備えている。なお、バーストカウン
タ５１及びバースト終了デコーダ５２が「バースト終了
判断手段」に相当する。なお、図１に示した各ブロック
はクロック信号に基づいて動作するが、煩雑になること
を避けるためクロック信号に関する配線は図示しない。

【００３５】アドレスカウンタ２０は、アドレス関連情
報を保持するアドレスレジスタ２１と、アドレスレジス
タ２１に保持したアドレス関連情報を更新するインクリ
メンタ２２とを備えている。アドレスレジスタ２１は転
送先のアドレス情報をアドレス関連情報として保持す
る。アドレス関連情報の初期値は、ＣＰＵ９０によって
一連のデータ転送に先立ってセットされる（図１中の信
号ｓ８）。アドレスレジスタ２１に保持されるアドレス
関連情報はメモリコントローラ８０へ出力される（図１
中の信号ｓ７）。

【００３６】転送先のアドレス情報であるアドレス関連
情報とは、図６に示すように、転送先アドレスの下位３
ビットを除く８ビットのデータである。転送先アドレス
の下位３ビットは、メモリコントローラ８０が８バイト
のデータ転送を行う場合、メモリコントローラによって
２進数で「０００」〜「１１１」までカウントされる。
また、メモリコントローラが１６バイトのデータ転送を
行う場合、メモリコントローラによって２進数で「００
０」〜「１１１」まで２回カウントされる。

【００３７】つまり、転送先アドレスの下位３ビットは
メモリコントローラ８０が保持するため、ＤＭＡコント
ローラ１におけるアドレスカウンタ２０のアドレスレジ
スタ２２は、転送先アドレスの下位３ビットを除いたア
ドレス関連情報を保持する。従って、メモリコントロー
ラが８バイトのバースト長でデータ転送を行う場合に
は、そのバースト長のデータ転送毎にアドレスカウンタ
２０のインクリメンタ２２がアドレス関連情報に「１」
を加算してアドレス関連情報を更新し、メモリコントロ
ーラ８０が１６バイトのバースト長でデータ転送を行う
場合には、そのバースト長のデータ転送毎にアドレスカ
ウンタ２０のインクリメンタ２２がアドレス関連情報に
「２」を加算してアドレス関連情報を更新する。

【００３８】このインクリメンタ２２は、図４に示す回
路構成となっている。この場合、ＣＰＵ９０からのバー
スト長指定信号ｓ１０が「０」であるとき、すなわち８
バイトのバースト長を示しているときに、ステートマシ
ン１０からの更新信号ｓ６が入力されると、入力された
８ビットのアドレス関連情報に「１」を加算して出力す
る。一方、ＣＰＵ９０からのバースト長指定信号ｓ１０
が「１」であるとき、すなわち１６バイトのバースト長
を示しているときに、更新信号ｓ６が入力されると、入
力された８ビットのアドレス関連情報に「２」を加算し
て出力する。

【００３９】一方、転送カウンタ３０は、図１に示すよ
うに、データ数関連情報を保持する転送レジスタ３１
と、転送レジスタ３１に保持したデータ数関連情報を更
新するデクリメンタ３２とを備えている。転送レジスタ
３１は、一連のデータ転送における未転送のデータ数情
報をデータ数関連情報として保持する。このデータ数関
連情報の初期値は、ＣＰＵ９０によって一連のデータ転
送に先立ってセットされる（図１中の信号ｓ９）。

【００４０】未転送のデータ数情報であるデータ数関連
情報とは、上述のアドレス関連情報と同様に、一連のデ
ータ転送における未転送のデータ数の下位３ビットを除
いた８ビットのデータである。アドレス関連情報で説明
した場合と同様に未転送のデータ数の下位３ビットはメ
モリコントローラ８０がカウントする。

【００４１】従って、デクリメンタ３２は、ＣＰＵ９０
からのバースト長指定信号ｓ１０に基づいてメモリコン
トローラ８０が８バイトのバースト長でデータ転送を行
う場合には、そのバースト長のデータ転送毎にデータ数
関連情報から「１」を減算してデータ数関連情報を更新
し、メモリコントローラ８０が１６バイトのバースト長
でデータ転送を行う場合には、そのバースト長のデータ
転送毎にデータ数関連情報から「２」を減算してデータ
数関連情報を更新する。

【００４２】このデクリメンタ３２は、図５に示す回路
構成となっている。この場合、ＣＰＵ９０からのバース
ト長指定信号がｓ１０が「０」であるとき、すなわち８
バイトのバースト長が指定されたときに、ステートマシ
ン１０からの更新信号ｓ６が入力されると、入力された
データ数関連情報から「１」を減算し、ＣＰＵ９０から
のバースト長指定信号ｓ１０が「１」であるとき、すな
わち１６バイトのバースト長が指定されたときに、更新
信号ｓ６が入力されると、入力されたデータ数関連情報
から「２」を減算する。

【００４３】ステートマシン１０は、ＣＰＵ９０からの
ＤＭＡ信号ｓ０がイネーブルとなると、一連のデータ転
送処理を開始する。そして、ステートマシン１０は、メ
モリコントローラ８０に対してバースト長のデータ転送
を繰り返し指示する。ステートマシン１０がメモリコン
トローラ８０に対してバースト長のデータ転送を指示す
る場合、まずステートマシン１０がリクエスト信号ｓ１
を有効にし、リクエスト信号ｓ１に対応してメモリコン
トローラ８０からのアクノレッジ信号ｓ２が有効となっ
た状態で、ステートマシン１０がデータ転送の開始を指
示するためのコントロール信号ｓ３をメモリコントロー
ラ８０へ出力する。

【００４４】また、バーストカウンタ５１は、メモリコ
ントローラ８０によってデータ転送が実行されているこ
とを示すステートマシン１０からの転送期間信号ｓ４に
基づき、メモリコントローラ８０によって転送されたデ
ータ数をカウントする。バースト終了デコーダ５２は、
このバーストカウンタ５１のカウント値及びＣＰＵ９０
からのバースト長指定信号ｓ１０に基づいてメモリコン
トローラ８０によるバースト長のデータ転送の終了を判
断し、バースト終了信号ｓ５を出力する。そして、ステ
ートマシン１０は、このバースト終了デコーダ５２から
のバースト終了信号ｓ５に基づいて、８バイトと１６バ
イトの２つのバースト長にそれぞれ対応するタイミング
で、メモリコントローラ８０へのデータ転送指示及び更
新信号ｓ６の出力を繰り返し行う。

【００４５】さらにまた、転送終了デコーダ４０が転送
カウンタ３０の転送レジスタ３１に保持されるデータ数
関連情報に基づいて、一連のデータ転送の終了を判断す
ると転送終了信号ｓ１１を出力する。ステートマシン１
０は、この転送終了デコーダ４０からの転送終了信号ｓ
１１が入力されると、一連のデータ転送処理を終了す
る。

【００４６】次に、本実施形態のＤＭＡコントローラ１
のステートマシン１０の動作を図２に基づいて詳しく説
明する。図２は、ステートマシン１０の状態遷移を示す
説明図である。まず、ＣＰＵ９０の指示に基づく一連の
データ転送の開始前、「第１の状態」としてのＩＤＬＥ
状態となっている。ここで、ＣＰＵ９０からのＤＭＡ信
号ｓ０が有効になると「第２の状態」であるＷＡＣＫ状
態へ移行する。

【００４７】ＷＡＣＫ状態では、リクエスト信号ｓ１を
有効とする。このリクエスト信号ｓ１に対応してメモリ
コントローラ８０からのアクノレッジ信号ｓ２が入力さ
れると、「第３の状態」であるＢ１状態へ移行する。Ｂ
１状態では、コントロール信号ｓ３を出力する。これに
よって、メモリコントローラ８０ではバースト長のデー
タ転送が開始される。そして、メモリコントローラ８０
のバースト長のデータ転送期間中は、Ｂ１とＢ２状態を
交互に繰り返す。Ｂ１及びＢ２状態では、転送期間信号
ｓ４を出力する。

【００４８】Ｂ２状態であるとき、バースト終了デコー
ダ５２からのバースト終了信号ｓ５が入力されると、
「第４の状態」としてのＬＡＳＴ状態へ移行する。ＬＡ
ＳＴ状態では、更新信号ｓ６を出力する。ここで、転送
終了デコーダ４０からの転送終了信号ｓ１１が入力され
ない場合、ＷＡＣＫ状態へ移行し、上述した状態遷移を
繰り返す。一方、転送終了デコーダ４０からの転送終了
信号ｓ１１が入力された場合、ＩＤＬＥ状態へ移行して
一連のデータ転送を終了する。

【００４９】以上図２に基づいて説明したステートマシ
ン１０の状態遷移を、さらにクロック信号と対応させた
図３のタイミングチャートで説明する。図３は、ステー
トマシン１０に対する入出力信号とステートマシンの状
態遷移を対応させたタイミングチャートである。

【００５０】まず、ＣＰＵ９０からのＤＭＡ信号ｓ０が
イネーブルとなると（図３中の）ＷＡＣＫ状態へ移行
し（図３中の）、リクエスト信号ｓ１を有効にする
（図３中の）。そして、メモリコントローラ８０から
のアクノレッジ信号ｓ２が入力されると（図３中の）
Ｂ１及びＢ２状態を繰り返し（図３中の）、Ｂ２の状
態でバースト終了デコーダ５２からのバースト終了信号
ｓ５が入力されると（図３中の）、ＬＡＳＴ状態へ移
行し、更新信号ｓ６を出力する（図３中の）。ＬＡＳ
Ｔ状態では、リクエスト信号ｓ１を無効にし（図３中の
）、メモリコントローラ８０によるバースト長のデー
タ転送が一旦終了する。

【００５１】次に、本実施形態のＤＭＡコントローラ１
の効果を説明する。なお、ここでの説明に対する理解を
容易にするため、はじめに従来の問題点を簡単に説明す
る。従来、複数のバースト長を選択的に切り替えること
が可能なＤＭＡコントローラでは、ステートマシン、ア
ドレスカウンタ、転送カウンタ等のバースト長に応じた
動作をするＤＭＡコントローラ内のブロックは、選択さ
れるバースト長に応じてそれぞれ個別に設けられてい
た。そのため、複数のバースト長を選択的に切り替える
ことが可能なＤＭＡコントローラは、大型化し、信号伝
達が遅れるためクロック信号に対するクリティカルパス
が長くなり高速化が困難であった。

【００５２】それに対して、本実施形態のＤＭＡコント
ローラ１におけるステートマシン１０は、上述したよう
なＷＡＣＫ状態からＷＡＣＫ状態までの一連の状態遷移
を繰り返してメモリコントローラ８０へのデータ転送指
示及び更新信号ｓ６の出力をする。このとき、図３に示
したように、バースト終了デコーダ５２からのバースト
終了信号ｓ５が入力されると（図３中の）ＬＡＳＴ状
態へ移行する。

【００５３】つまり、ＣＰＵ９０からのバースト長指定
信号ｓ１０に基づきバースト終了デコーダ５２からのバ
ースト終了信号ｓ５の出力タイミングが変わるため、一
連の状態遷移におけるＢ１及びＢ２状態の繰り返し期間
（図３中の）が変わる。すなわち、バースト長のデー
タ転送に対応する一連の状態遷移の期間が変わることに
なる。従って、バースト長指定信号ｓ１０によって選択
的に指定されるバースト長に対応するタイミングで、メ
モリコントローラ８０へのデータ転送指示及び更新信号
ｓ６の出力を行うことができる。

【００５４】これによって、本実施形態のＤＭＡコント
ローラ１では、複数のバースト長を選択的に切り替え可
能であるにもかかわらず、図１に示すようにステートマ
シン１０は１台のみとなっている。その結果、ＤＭＡコ
ントローラ１は従来に比べて小型化される。

【００５５】また、上述したように、本実施形態のＤＭ
Ａコントローラ１におけるアドレスカウンタ２０のイン
クリメンタ２２は図４に示す構成となっている。この回
路は、従来からの加算回路に、図中αに示す論理素子Ｏ
Ｒ及びＮＯＴを新規に追加したものである。この回路に
よって、８バイト及び１６バイトの２つのバースト長が
バースト長指定信号によって切り替えられた場合であっ
ても、それぞれのバースト長に対応してアドレス関連情
報に「１」又は「２」を加算することができる。

【００５６】同様に、本実施形態のＤＭＡコントローラ
１における転送カウンタ３０のデクリメンタ３２は、図
５に示す構成となっている。この回路は、従来からの減
算回路に、図中βに示す論理素子ＡＮＤ及びＮＯＴを新
規に追加したものである。この回路によって、８バイト
及び１６バイトの２つのバースト長がバースト長指定信
号ｓ１０によって切り替えられた場合であっても、それ
ぞれのバースト長に対応してデータ数関連情報から
「１」又は「２」を減算することができる。

【００５７】つまり、図４及び図５に示したハード構成
によれば、選択されるバースト長に対応したアドレス関
連情報、データ数関連情報の更新を行うことができる。
これによって、従来のように複数のバースト長にそれぞ
れ対応するアドレスカウンタ及び転送カウンタを設ける
必要がなくなり、ＤＭＡコントローラ１はさらに小型化
される。その結果、クリティカルパスの発生を抑えるこ
とができるため高速化することができる。

【００５８】以上、本発明はこのような実施形態に何等
限定されるものではなく、本発明の主旨を逸脱しない範
囲において種々なる形態で実施し得る。例えば、上記実
施形態では、メモリコントローラ８０が転送先のアドレ
ス関連情報を指定するものであったため、ＤＭＡコント
ローラ１のアドレスカウンタ２０は、転送先のアドレス
関連情報を保持するアドレスレジスタ２１を備えていた
が、メモリコントローラ等の転送実行手段が転送元及び
転送先の両方のアドレス関連情報を指定するものである
場合、アドレスカウンタが、転送元及び転送先の両方の
アドレス関連情報を保持するアドレスレジスタと、その
両方のアドレス関連情報を更新するインクリメンタを備
えることも考えられる。

【図面の簡単な説明】

【図１】実施形態のＤＭＡコントローラの概略構成を示
すブロック図である。

【図２】ステートマシンの状態遷移を説明する説明図で
ある。

【図３】ステートマシンに対する入出力信号と状態遷移
との関係を示すタイミングチャートである。

【図４】アドレスカウンタのインクリメンタの構成を示
す回路図である。

【図５】転送カウンタのデクリメンタの構成を示す回路
図である。

【図６】アドレスカウンタのアドレスレジスタに保持さ
れるアドレス関連情報を説明する説明図である。

【符号の説明】

１…ＤＭＡコントローラ １０…ステートマシン ２０…アドレス
カウンタ ２１…アドレスレジスタ ２２…インクリ
メンタ ３０…転送カウンタ ３１…転送レジ
スタ ３２…デクリメンタ ４０…転送終了
デコーダ ５１…バーストカウンタ ５２…バースト
終了デコーダ ８０…メモリコントローラ ９０…ＣＰＵ ｓ０…ＤＭＡ信号 ｓ１…リクエス
ト信号 ｓ２…アクノレッジ信号 ｓ３…コントロ
ール信号 ｓ４…転送期間信号 ｓ５…バースト
終了信号 ｓ６…更新信号 ｓ１０…バースト
長指定信号 ｓ１１…転送終了信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 バースト長のデータをまとめて転送する
   転送実行手段に当該バースト長のデータ転送を指示する
   と共に、更新信号を出力する状態制御手段と、 転送元又は転送先の少なくとも一方のアドレス関連情報
   を保持し、前記状態制御手段によって出力される前記更
   新信号が入力されると、前記転送実行手段へ出力する前
   記アドレス関連情報を更新するアドレス保持更新手段
   と、 前記状態制御手段によって出力される前記更新信号が入
   力されると、転送の完了したデータ数を更新するデータ
   数保持更新手段と、 該データ数保持更新手段によって更新されるデータ数関
   連情報に基づいて制御手段からの指示による一連のデー
   タ転送の終了を判断し、前記状態制御手段へ転送終了信
   号を出力する転送終了判断手段とを備え、 前記状態制御手段が、前記転送終了判断手段からの前記
   転送終了信号が入力されたことを判断するまで、前記転
   送実行手段に対し繰り返し前記バースト長のデータ転送
   を指示することによって前記一連のデータ転送を実現す
   るＤＭＡコントローラにおいて、 複数のバースト長を選択的に指定するための前記制御手
   段からのバースト長指定信号及び前記転送実行手段によ
   るデータの転送中に前記状態制御手段から出力される転
   送期間信号に基づき前記バースト長のデータ転送の終了
   を判断してバースト終了信号を前記状態制御手段へ出力
   するバースト終了判断手段を備え、 前記状態制御手段は、さらに、前記バースト終了判断手
   段からの前記バースト終了信号に基づき、前記転送実行
   手段への前記データ転送の指示タイミングと、前記アド
   レス保持更新手段及び前記データ数保持更新手段への前
   記更新信号の出力タイミングとを変更するよう構成され
   ていることを特徴とするＤＭＡコントローラ。
2. 【請求項２】 請求項１に記載のＤＭＡコントローラに
   おいて、 前記状態制御手段は、初期状態である第１の状態で前記
   制御手段からの指示によって、前記転送実行手段にデー
   タ転送の準備をさせるリクエスト信号を有効にすると共
   に、当該リクエスト信号に対応して前記転送実行手段か
   ら送信されるアクノレッジ信号の入力を判断する第２の
   状態へ移行し、当該第２の状態で前記転送実行手段から
   の前記アクノレッジ信号が入力されると、データ転送の
   開始を指示するコントロール信号を前記転送実行手段へ
   出力すると共に、前記転送期間信号を出力する第３の状
   態と、前記バースト終了信号の入力を判断すると共に、
   前記転送期間信号を出力する第４の状態とを交互に繰り
   返し、当該第４の状態で前記バースト終了信号が入力さ
   れた場合、前記転送終了信号の入力を判断すると共に、
   前記リクエスト信号を無効とし、前記更新信号を出力す
   る第５の状態へ移行し、当該第５の状態で前記転送終了
   信号が入力された場合は前記第１の状態へ移行し、一
   方、当該第５の状態で転送終了信号が入力されない場合
   は前記第２の状態へ移行するよう構成されていることを
   特徴とするＤＭＡコントローラ。
3. 【請求項３】 請求項１又は２に記載のＤＭＡコントロ
   ーラにおいて、 前記アドレス保持更新手段は、さらに、前記制御手段か
   らのバースト長指定信号に基づき、複数のバースト長か
   ら選択的に指定されたバースト長に対応するアドレス関
   連情報の更新を共通のハード構成を利用して行うよう構
   成されていることを特徴とするＤＭＡコントローラ。
4. 【請求項４】 請求項１乃至３のいずれかに記載のＤＭ
   Ａコントローラにおいて、 前記データ数保持更新手段は、さらに、前記制御手段か
   らのバースト長指定信号に基づき、複数のバースト長か
   ら選択的に指定されたバースト長に対応するデータ数関
   連情報の更新を共通のハード構成を利用して行うよう構
   成されていることを特徴とするＤＭＡコントローラ。