JPH10511827A - 一定ゲート電圧を有するｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】 本発明は、D/A変換器を構成する構成要素の製造またはD/A変換器内の温度変動による構成要素特性の変化が補償され、かつ正しいアナログ電圧が出力されるようにD/A変換器の加重電流源部に十分に補償されたゲート電圧を供給するバイアス回路を有するD/A変換器に関する。このバイアス回路は、増幅器（V1）とp型FET（X9）とを含み、p型FETのドレーンが増幅器の非反転（NINV）入力にフィードバックされ、増幅器の反転入力（INV）に基準電圧（VREF）が印加される。このバイアス回路は、負のフィードバック条件で動作し、そのため、非反転入力が基準電圧にできるだけ近い値に維持される。p型FETのドレーンに第1の抵抗器（R1）が接続される。

Description

【発明の詳細な説明】 一定ゲート電圧を有するD/A変換器 発明の背景 1.発明の分野 本発明は、ディジタル・アナログ変換器の加重電流源と共に使用できるバイア ス回路に関する。詳細には、本発明は十分に補償されたゲート電圧を加重電流源 に提供し、それによりnビット・ディジタル語をアナログ信号に正確に変換する ために、ディジタル・アナログ変換器の加重電流源構成要素に供給されるバイア ス電流に関する。 2.従来の技術 ディジタル・アナログ変換器（D/A）を特定用途向け集積回路（ASIC）として 設計し製造する際、ASICを構成する個別の構成要素の電気特性が温度と共に変動 し、設計された厳密な値を維持できないために問題が生じる。たとえば、ASICで 使用される1kオーム抵抗器のパラメータは、ASICの温度が変化するにつれて変動 する。また、ASICを製造する際、ASICの個別の構成要素は、指定された値から50 ％以上変動することがある。この場合も、たとえば、抵抗器を1kオームの抵抗を 有するように設計することができるが、ASIC製造方法では、その抵抗器の実際の 抵抗は1.5kオームになる。 ASICの製造方法のために構成要素の特性がこのように不確実であることと、AS ICの個別の構成要素が温度と共に変動する特性を有することのために、D/A ASIC を適切にかつ厳密に動作するように設計しても、実際には、温度が変動したり、 ならびに／または製造上の不正確さが導入されるためにうまく動作しないという 問題が生じる。 従って、温度が変動してもD/A変換を正確に実行し、個別のASIC構成要素の製 造上の不正確さのためにD/A ASICの実際の個別の構成要素が変動しても同様に動 作するD/A ASICを有することが望ましい。 発明の概要 従って、本発明の目的は、D/Aが、指定された動作特性と比べて、D/Aに印加さ れる温度やD/Aの個別の構成要素の実際の動作特性にかかわらず、D/Aが一貫した 一定の条件で動ことを確実にするバイアス回路を含むD/Aを有することである。 この目的により、本発明は、ゲートと、高DC電圧端子に接続されたバイアズFE Tのソースと、ドレーンと、所定のチャネル幅およびチャネル長とを有するバイ アスFETを含むディジタル・アナログ変換器に関する。このディジタル・アナロ グ変換器にはさらに、出力端子、反転入力端子、および非反転入力端子を有する 増幅器と、バイアスFETのゲートに接続された出力端子と、基準電圧に接続され た反転入力端子と、バイアスFETのドレーンに接続された非反転入力端子とが含 まれ、負のフィードバック増幅器として働く。本発明によるディジタル・アナロ グ変換器はさらに、バイアスFETのドレーンに接続された第1の端部、および低DC 電圧端子に接続された第2の端部を有する抵抗器と、nビット・ディジタル語を同 時に受信するn個の入力ポートを有する加重電流源とを含む。電流源は、それぞ れ、n個の入力ポートのうちの1つに接続され、増幅器の出力に接続されたゲート 入力を有する、n個のFETを含む。n個のFETのそれぞれのドレーンどうしは、出力 ポートで結合される。ゲート入力は、n個のFETのそれぞれのゲートに接続され、 n個のFETのそれぞれは所定のチャネル幅とチャネル長とを有する。増幅器の出力 は、n個のFETのそれぞれに補償ゲート電圧を供給し、ディジタル・アナログ変換 器の動作特性の変化を補償する。 図面の簡単な説明 本発明は、添付の請求の範囲に具体的に記載されている。本発明は、他の目的 および利点と共に、下記の説明を添付の図面と共に参照することによって最も良 く理解することができる。 図1は、本発明の第1の態様によるD/Aのブロック図である。 図2は、本発明の第1の態様によるD/Aのバイナリー加重電流源のブロック図で ある。 図3は、本発明の第2の態様によるD/Aのブロック図である。 好ましい態様の詳細な説明 第1の態様によるD/A変換器のブロック図を図１に示す。演算増幅器U1 50-1とp 型電界効果トランジスタ（FET）X9 60-1は共に、抵抗器R1 110-1を横切って一定 の電圧を供給し、バイナリ加重電流源（BWCS）70-1にも十分に補償されたゲート 電圧も供給するバイアス回路10-1を構成する。 D/Aは、バイアス回路10-1とBWCS 70-1とを含む。バイアス回路10-1では、FET X9 60-1のゲートは演算増幅器U1 50-1の出力ポート40-1に接続され、FET X9 60- 1のドレーンはU1 50-1の非反転入力80-1に接続される。U1 50-1の反転入力90-1 に基準電圧Vref100-1Vが供給される。D/Aの個別の構成要素が、温度の変動、お よび／またはD/A ASIC等のこれらの個別の構成要素の動作特性における製造上の 不正確さのために変動しても、バイアス回路10-1は、大きさがVrefに等しい抵抗 器R1 110-1内の電圧電位を維持するように構成される。 抵抗器R1 110-1を横切って一定の電位を維持するために抵抗器R1 110-1を横切 ってある量のドレーン電流を出力する必要があるFET X9 60-1にゲート電圧が供 給される。図２でBWCS 70-1に供給されるゲート電圧Vゲート210-2によって分か るように、このゲート電圧は、BWCS 70-1のX8 80-2を通じて各FET X1 10-2のゲ ートにも供給される。bcws70-1に供給される十分に補償されたゲート電圧によっ て、D/A ASICを構成するFETの指定された動作特性が変動する時、またはD/A ASI Cを構成する構成要素のうちの一部の動作特性に影響を与える温度変動が生じる 時でも、D/Aは確実に一貫した一定の条件で動作する。 再び図１を参照すると分かるように、第1の態様で、Vrefはたとえば1.2ボルト に等しい。Vrefは、任意の特定の電圧レベルに設定することができ、本発明の範 囲内にある。演算増幅器U1 50-1はフィードバック増幅器として構成され、FET X 9 60-1のドレーンでの電圧が、U1 50-1の非反転入力80-1にフィードバックされ る。この構成によって、FET X9 60-1のドレーン電圧の変化はU1 50-1にフィード バックされ、演算増幅器U1 50-1はフィードバック信号の値V1 130-1とVref100-1 Vの両方に作用する。基本的に、FET X9 60-1は、演算増幅器U1 50-1と組み合わ され、電圧フォロア回路として働く。この電圧フォロア回路では、FET X9 60-1 のドレーンでの電圧が、抵抗器R1 110-1を横切る電圧に対応し、電圧Vref 100-1 に追従する。 U1 50-1の非反転入力80-1にフィードバックされる電圧がVref 100-1Vに非常に 近い値に維持されることを確実にするため、U1 50-1は、比較的大きな開ループ 利得を有することが好ましい。大きな電圧利得を有するU1 50-1を用いた場合、U 1 50-1の利得のために、U1 50-1の反転入力90-1でのVref 100-1VとU1 50-1の非 反転入力8 0-1での電圧V1 130-1との間の電位差が、U1 50-1の出力ポート40-1で増大される 。従って、U1 50-1の電圧利得が大きければ大きいほど、U1 50-1の非反転入力80 -1での電圧は、U1 50-1の反転入力90-1での電圧により密に一致する。 U1 50-1の非反転入力80-1での電圧V1 130-1がU1 50-1の反転入力90-1での電圧 Vref100-1Vよりも高い場合、U1 50-1から出力される電圧40-1が高くなる。FET X 9 60-1はp型装置であるので、U1 50-1からのこの高出力電圧40-1によるp型FET X 9 60-1の駆動が弱まり、次にFET X9 60-1のドレーンから流れる電流の量が低減 する。FET X9 60-1のドレーンから流れるこの低減された量の電流は、抵抗器R1 110-1内を流れ、その結果、FET X9 60-1のドレーンでの電圧が低下する。FET X9 60-1のドレーンでのこの低電流はV1 130-1として、U1 50-1の非反転入力80-1に 負のフィードバックとしてフィードバックされ、それによって、電圧V1 130-1が 電圧Vref100-1Vに近似する。 一方、U1 50-1の非反転入力での電圧V1 130-1がU1 50-1の反転入力90-1での電 圧Vref100-1Vよりも低い場合、U1 50-1の出力電圧40-1が低下する。この低出力 電圧40-1は次いで、p型FET X9 60-1のゲートに供給され、それによってFET X9 6 0-1から流れるドレーン電流の量が増大し、抵抗器R1 110-1を横切って高電圧を 生じる。この高電圧は、負のフィードバック構成では電圧V1 130-1としてU1 50- 1の非反転入力80-1にフィードバックされる。この場合も、V1 130-1はVref100-1 Vに密に一致する。 V1 130-1がVref100-1に厳密に一致する時、すなわちU1 50-1の非反転入力80-1 に印加される電圧が、U1 50-1の反転入力90-1に供給される電圧に一致する時、U 1 50-1の出力電圧40-1は、抵抗器R1 100-1を横切るVrefにほぼ等しい電圧を得る ためにFET X9 60-1から正しい量のドレーン電流を出力するのに必要なゲート電 圧に対応する。図２に示したように、温度の変動または製造上の不正確さが、D/ A ASICを構成する個別の構成要素の動作特性に与える影響にかかわらずに、BWCS 70-1が適切な条件で動作することを確実にするため、信号Vゲート210-2としてB WCS 70-1のX8 80-2を通じて、この十分に補償されたゲート電圧がFET X1 10-2の ゲートにも供給される。 再び図１を参照すると、バイアス回路10-1の電圧フォロア構造は、R1 110-1を 横切る電圧が常にV_ref100-1Vにほぼ等しくなるように構成される。R1 110-1を横 切る電圧がVref100-1Vよりも低い値に低下するように、抵抗器R1 110-1の抵抗が 変化し、ならびに／またはFET X9 60-1の動作特性が変化する場合、R1 110-1を 横切る電圧がVrefに等しい場合よりも、演算増幅器U1 50-1は、低い電圧40-1をF ET X9 50-1のゲートに出力する。前述のように、FET X9 60-1はp型装置であるた め、この電圧低下によって、より高い電流がFET X9 60-1のドレーンから流れ、 それによってR1 110-1を横切る電圧が増大する。 たとえば、D/A ASICの温度変化のためにR1 110-1の抵抗値が16kオームから12k オームに低減した場合、その抵抗変化によってR1 110-1を横切る電圧は12:16の 比で、すなわち75％だけ低下する。R1が16kオームの抵抗を有する時、R1 110-1 を横切る電圧が最初1.2Vであるなら、R1 110-1の抵抗が12kオームに変化した瞬 間に、R1 110-1を横切る電圧は1.2ボルト*12/16=0.9ボルトになる。この0.9ボル トの値は次いで、電圧V1 130-1としてU1 50-1の非反転入力80-1にフィードバッ クされ、従ってU1 50-1から低減された出力電圧40-1を生じる。U1 50-1からの、 この低減された出力電圧40-1は、p型FET X9 60-1のゲートに供給され、それによ ってFET X9 60-1のドレーンからの電流が増大する。この増大された電流は、抵 抗器R1 110-1内を流れ、U1 50-1の非反転入力80-1にV1 130-1としてフィードバ ックされる電圧をVref100-1Vに近づくようにプッシュアップする。 このフィードバック構成を用いた場合、R1 110-1を横切る電流値の増大によっ て、R1 110-1の抵抗の低下が補償される。従って、バイアス回路10-1は、D/A AS ICの個別の構成要素の動作特性の変化にかかわらずに、R1 110-1を横切る電圧を （ほぼVrefに等しい）一定のレベルに維持するように働く。上記の例は、R1 110 -1の抵抗変化の結果に基づくものであった。しかし、R1 110-1を横切る電圧読取 り値の変化は、FET X9 60-1の出力利得の変化など、FET X9 60-1のある動作特性 の変化のために生じる可能性もある。FET X9 60-1の出力利得が低下し、すなわ ち指定されたゲート電圧に関して、ドレーン電流が前の値よりも低下した場合、 バイアス回路10-1の電圧フォロア構成のために、FET X9 60-1のゲートに印加さ れるU1 50-1からの出力電圧40-1の量が前よりも低減し、それによってFET X9 60 -1から流れる出力ドレーン電流が増大し、FET X9 60-1の動作特性の変化が補償 される。 当業者には、特定用途向け集積回路（ASIC）設計および製造において、特定の 構成要素の実際の値は指定された値（すなわち、FET出力電流利得、抵抗器の抵 抗値）とはかなり異なるが、これらの構成要素が同じロットまたは配設方法で構 成されたものである場合、これらの構成要素どうしの比が測定可能に変化するこ とはないことが認識されよう。 たとえば、R1 110-1の抵抗値が温度T₀で16kオームに等しく、R2 140-1の抵抗 値が温度T₀で8kオームに等しいものと仮定する。R1 110-1の抵抗値が温度T₀での 抵抗値の3/4に等しくなるようにA/D ASICの温度がT₀からT₁に変化した場合、R2 140-1の抵抗も温度T₀での抵抗値のほぼ3/4に変化し、従ってR1とR2の比は2:1の ままである。 また、R1 110-1およびR2 140-1が、同じウェハ・ロット内でそれぞれの抵抗値 16kオームと8kオームとを有するように製造された場合、この2つの装置の実際の 抵抗値が指定された値からたとえば40％だけ逸脱した場合でも、R1 110-1とR2 1 40-1の比は依然として2:1である。R1 110-1とR2 140-1の比は、D/A ASICの厳密 なアナログ出力を得るうえで重要である。従って、R1 110-1とR2 140-1が、その 実際の値にかかわらずに、互いに特定の比を有することを保証することができる かぎり、バイアス回路10-1は、BWCS 70-1のX8 80-2を通じてFET X1 10-2に正し い電圧が供給されるように動作する。 第1の態様では、FET X9 60-1のチャネル長はたとえば約10ミクロンであり、チ ャネル幅はたとえば約5ミクロンである。FET X9 60-1はかなり長いチャネル長を 有するので、X9 60-1内の電流は主としてゲート・ソース間電圧の関数であり、 従ってかなりドレーン電圧に依存する。FET X9 60-1のチャネル長を増加させる と、その装置のチャネル長変調が低下する。FETの出力ドレーン電流は、ゲート 電圧およびチャネル長変調を乗じたドレーン・ソース間電圧の関数であるため、 チャネル長を増加させることによりチャネル長変調項を減少させることによって 、出力ドレーン電流は、FETのゲート電圧にのみ依存するようになる。 FETのチャネル長を増加させると、他の構成要素に使用できるASIC上の面積が 減少し、従って、ドレーン電圧から独立したドレーン電流を有するが、長いチャ ネル長を有するASIC上で大きな空間を占有しないという目的が与えられた場合に 、 適当なチャネル長を選択しなければならない。第1の態様で、FET X9 60-1とBWCS 70-1内の各FET X1 10-2からX8 80-2とのチャネル長およびチャネル幅は互いに 等しい。なぜなら、これらのチャネル長およびチャネル幅は、バイアス回路10-1 がBWCS 70-1に正しい量のゲート電圧を適切に供給できるようにするために同一 な因子でなければならないからである。 図２は、U2 50-1からの出力電圧40-1が、入力信号Vゲート210-2として、BWCS 70-1のX8 80-2を通じてFET X1 10-2の各ゲートに供給されることを示す。本発明 の1つの重要な特徴は、FET X9 60-1がBWCS 70-1のX8 80-2を通じてFET X1 10-2 と同様な動作特性を有することである。前述のように、第1の態様では、バイア ス回路10-1のFET X9 60-1は、5ミクロンのチャネル幅と10ミクロンのチャネル幅 を有する単一のp型FETである。BWCS 70-1内の各FET X1 10-2からX8 80-2は、所 定数の同様なp型FETを含み、各p型FETは、10ミクロンのチャネル長と5ミクロン のチャネル幅とを有するそれぞれのFET X2 20-2からX8 80-2を構成する。 FET X1 10-2からX8 80-2間の唯一の差は、それぞれの整数倍数mによるそれぞ れの出力利得の差である。整数倍数mは、並列接続された（ゲート間、ドレーン 間、ソース間で接続される）m個の5ミクロンＸ10ミクロンp型FETに相当する。た とえば、FET X8 80-8には実際には、並列接続された128個のp型FETが含まれ、そ れに対してFET X7 70-8は実際には、並列接続された64個のp型FETが含まれる。 指定された動作特性と、FET X9 60-1の実際の動作特性を変動させるFET X9 60-1 の製造、および／または温度の変化による実際の動作特性との差によって、BWCS 70-1を構成するFET X1 10-2からX8 80-2に対して同じ特性分散が生じる。 バイアス回路10-1のFET X9 60-1の利得は、BWCS 70-1を構成するFET X1 10-2 からX8 80-2のうちの1つに一致することが好ましい。ただし、これは必ずしも必 要ではない。第1の態様では、FET X9 60-1とBWCS 70-1のFET X7 70-2が同じチャ ネル・サイズを有し、かつそれらの出力利得係数（m）が64であるため、FET X9 60-1の動作特性は、FET X7 70-2に整合される。従って、BWCS 70-1のX7 70-2の ゲートおよびソースとバイアス回路10-1のX9 60-1のゲートおよびソースに同じ 量の電圧を印加すると、この2つのFETのそれぞれのドレーンから同じ量の電流が 流れる。 図１および図２に示した第1の態様は、8ビットD/A変換器に関するものである 。BWCS 70-1は、それぞれ、アナログ値に変換すべきディジタル語のそれぞれの ビットに関して適当な利得値を有する、8つのFET X1 10-2からX8 80-2を含む。 たとえば、図２では、BWCS 70-1のFET X1 10-2は、ビットa₀を変換するために使 用され、利得が2⁰=1であり、BWCS 70-1のFET X2 20-2は、ビットa₁を変換するた めに使用され、利得が2¹=２であり、BWCS 70-1のFET X3 30-2は、ビットa₂を変 換するために使用され、利得が2²=4であり、以下同様である。最後に、BWCS 70- 1のFET X8 80-2は、ビットa₇を変換するために使用され、利得が2⁷=128である。 しかし、本発明は、n-ビットD/A変換器に関する実施することができ、依然とし て本発明の教示内である。nビットD/A変換器の場合、それぞれ、利得が1、2、4 、...、2^n-2、2^n-1である、n個のFETがBWCS 70-1内に必要である。 次に図２を参照すると、ビットa₀は、入力ディジタル語a₇a₆a₅a₄a₃a₂a₁a₀の最 下位ビット（LSB）に対応し、オン/オフ・スイッチU11 100-2のオン/オフ入力に 供給される。バイアス回路10-1のU1 50-1の出力40-1から得られる十分に補償さ れたゲート電圧は、BWCS 70-1により入力信号V_{ケ ート}210-2として受信され、オン/ オフ・スイッチU11 100-2の入力ポートに供給される。図２に示した各スイッチU 11からU22では、入力ポートが対応するスイッチの左側に示され、出力ポートが 右側に示されている。 ビットa₀をハイ値（すなわち、=1）に設定すると、スイッチが閉じ、U11 100- 2の入力ポートがU11 100-2の出力ポートに接続される。U11 100-2の出力ポート がFET X1 10-2のゲートに結合されるので、印加されるゲート電圧はV_ケ゛ート210-2 であり、これは、ビットa₀がハイ値に設定された時に、FET X1 10-2から正しい 量のドレーン電流を出力するのに必要なゲート電圧の量に対応する。オン/オフ ・ノット・スイッチ（またはnスイッチ）U12 110-2は、a₀がロー値（すなわち、 =0）に設定されたときに、X1 10-2に供給されるゲート電圧がハイ値、好ましい 態様ではVdd値に設定されるように構成される。Vdd 30-1に等しいゲート電圧がF ET X1 10-2に供給されることによって、FET X1 10-2は、a₀がロー値になるとき にオフにされる。 この同じ構成は、それ自体の各p型FET（X1 10-2からX8 80-2）と、それ自体の 各オン/オフ・スイッチ（U11 100-2、U13 120-2、U15 140-2、U17 160-2、U19 1 80-2、U21 200-2、U23 220-2、U25 240-2）と、それ自体の各オン/オフn-スイッ チ（U12 110-2、U14 130-2、U16 150-2、U18 170-2、U20 190-2、U22 210-2、U2 4 230-2、U26 250-2）とを有する8ビット・ディジタル語の7上位ビットにも使用 される。 ディジタル・ビットをハイ条件に設定することによって、そのビットに関する 各FETがオンになる。たとえば、a₂をハイ値に設定した場合、バイアス回路10-1 のU1 50-1の出力ポート40-1から得られた十分に補償されたゲート電圧は、FET X 3 30-2に印加され、それによってFET X3 30-2がオンになる。FET X3 30-2は、そ れ自体が4*I_{ト゛レーン}を出力するように働くような設定済み利得を有する。この場合 、I_{ト゛レーン}は、同じゲート電圧レベルの場合にFET X1 10-2から出力されるドレー ン電流の量に対応する（すなわち、FET X1 10-2は、BWCS 70-1へのディジタル語 入力の最下位ビットa₀に対応するFETである）。 BWCS 70-1のすべてのFET X1 10-2からX8 80-2のそれぞれのドレーンは、共通 の出力ポート300-2に供給される。その結果、BWCS 70-1から出力される総電流は 、各FET X1 10-2からX8 80-2のドレーン電流の和に対応し、ディジタル語a₇a₆a₅ a₄a₃a₂a₁a₀に対応するアナログ電流信号を表す。この電流は、図１に示したよう に抵抗器R2 140-1内を流れることによってアナログ電圧値に変換することができ る。 従って、ディジタル語10000010=130base10である場合、ビットa₇およびビット a₁はBWCS 70-1に「1」として入力され、他のすべてのビットはBWCS 70-1に「零」と して入力される。これによってFET X8 80-2およびFET X2 20-2がオンにされ、BW CS 70-1内の他のすべての6つのFETはオフにされる。FET X8 80-2とFET X2 20-2 では共に、十分に補償された同じゲート電圧Vgate 210-2がそれぞれのゲートに 印加され、それによって値I_{ト゛レーン}*2アンペアがFET X2 20-2のドレーンから流れ 、値I_{ト゛レーン}*128アンペアがFET X8 80-2のドレーンから流れる。BWCS 70-1の出力 で、BWCS 70-1の8つのFET X1 10-2からX8 80-2の各FETごとのドレーン電流が加 算され、端子300-2上に出力される。上記の例では、総電流（I_{ト゛レーン}*128）+（I_{ト ゛レーン} *2）=I_{ト゛レーン}*130アンペアがBWCS 70-1から端子300-2へ流れる。 値がI_{ト゛レーン}*130のこの出力電流は次いで、出力抵抗器R2 140-1を横切って流れ 、そのため、R2 140-1を横切って、入力ディジタル語10000010に対応する出力電 圧が読み取られる。 第1の態様では、バイアス回路10-1のFET X9 60-1の利得はBWCS 70-1のFET X7 70-2の利得に等しい。言い換えれば、バイアス回路10-1のFET X9 60-1の動作特 性は、BWCS 70-1のFET X7 70-2の動作特性とまったく同じである。この構成を用 いた場合、BWCS 70-1のFET X7 70-2がディジタル語のビットa₆に対応するので、 D/A ASICの出力電圧は下記の数式から得られる。 V_出力=(Vref/R1)*（カウント／64）*R2 (1) 上式で、カウント（Count）は、BWCS 70-1に入力される8ビットバイナリー語 の基底10等価物である。 VoutがR2/R1の関数であり、かつR2 140-1とR1 110-1の比が厳密な範囲（すな わち、2:1）内に維持されるかぎり、R2 140-1およびR1 110-1が、温度と共に、 またはこのような装置の製造方法において変動する抵抗を有しても問題にならな いことに留意されたい。第1の態様では、R1=16kオーム、R2=8kオーム、Vref=1.2 ボルト、最大カウント=255（8ビット・バイナリー語の場合）であるため、V_出力 の最大値はVrefのほぼ2倍に等しく、すなわち2.4ボルトである。数式1から容易 に分かるように、Vref、R1、R2を適当に選択することによって、適当なアナログ 出力電圧範囲を生成することができる。第1の態様では、この範囲は0ボルトから 約2.4ボルトである。本発明の範囲内で他の範囲を生成することができる。 図２に示した例では、BWCS 70-1のFET X2 60-1は、BWCS 70-1のビットa₆に対 応するFET X7 70-2に整合された出力ドレーン電流対入力ゲート電圧を有する。 従って、BWCS 70-1のFET X1 10-2からX8 80-2への電流は、バイアス回路10-1のF ET X9 60-1から流れる電流に対して1/64、1/32、1/16、1/8、1/4、1/2、1、およ び2にスケーリングされる。この関係は、FET X1 10-2からX8 80-2が、FETに印加 される所与の量のゲート電圧に対するある量のドレーン電流出力に対応する、そ れぞれの利得因子1、2、4、8、16、32、64、および128を有するためである。例 えば、FET X1 10-2からX8 80-2のそれぞれにVgate210-2を印加した場合、FET X1 10-2からX8 80-2のそれぞれからのそれぞれのドレーン電流はI_{ト゛レーン}、I_{ト゛レーン}*2 、I_{ト゛レーン}*4 、I_{ト゛レーン}*8、I_{ト゛レーン}16、I_{ト゛レーン}*32、I_{ト゛レーン}*64、およびI_{ト゛レーン}*128である。 FET X1 10-2からX8 80-2が2の累乗として増加する利得係数を有する場合、BWC S 70-1に所与の8ビット・ディジタル語が入力された場合には、FET X1 10-2から X8 80-2の組合せからの適当な量のドレーン電流が、BWCS 70-1の出力ポート300- 2から流出する。この出力電流によって、この適当な量の電圧は、出力抵抗器R2 140-1を横切って、8ビットデジタル語a₇a₆a₅a₄a₃a₂a₁a₀に対応する変換アナログ 電圧として現れる。 第1の態様では、バイアス回路10-1のFET X9 60-1は、BWCS 70-1のFET X7 70-2 と等価に設定される。しかし、バイアス回路10-1のFET X9 60-1がbwcs 70-1のFE Tのうちの他のFETと等価に設定される他の構成を構想することができる。たとえ ば、バイアス回路10-1のFET X9 60-1の利得係数が32である場合、FET X9 60-1は BWCS 70-1のFET X6 60-2、すなわちディジタル・ビットa₅に対応するBWCS 70- 1内のFETと等価になる。この場合、FET X1 10-2からX8 80-2から流れるドレーン 電流は、バイアス回路10-1のFET X9 60-1から流れるドレーン電流に対して1/32 、1/16、1/8、1/4、1/2、1、2、4の値を有する。この場合、R2での電圧は次式か ら算出される。V_出力=(V_ref/R1)*（カウント／32）＊R2 (2) バイアス回路と抵抗器の比のための電流スケーリングは、十分に制御されたパ ラメータであり、従ってASICの製造方法またはASICに対する温度変動によりASIC D/Aに導入される悪影響は、本明細書に記載される本発明によって補うことがで きる。 再び図１を参照すると、FET X10 150-1では、ゲートがインバータU3 170-1を 介して入力イネーブル信号EN-L 160-1に接続され、ソースがVdd 30-1に接続され 、ドレーンがU1 50-1の出力電圧40-1に接続される。この構成によって、BWCS 70 -1がイネーブルされないとき（すなわち、EN-L 160-1がハイ状態であるとき）は 、FET X10 150-1によって、BWCS 70-1はスリープ・モード（または低電流モード ）になり、BWCS 70-1のFET X1 10-2からX8 80-2のうちのどのFETもオンにされな い。 キャパシタC1 190-1は、U1 50-1の出力40-1とVdd30-1との間に接続され、第一 の態様では、キャパシタンスが20ピコファラドである。このキャパシタC1 190-1 は、D/A変換器の保護装置として働く。 BWCS 70-1を構成するFETは、バイナリ加重だけでなく、任意の割合の各利得を 有することができる。例えば、X1の利得は3⁰=1であってよく、X2の利得は3¹=3で あってよく、X3の利得は3²=9であってよく、Xnの利得は3^n-1であってよい。加重 を選択することによって、ターナリ加重電流源を構成することができる。当業者 なら他のタイプの加重を選択することができ、依然として本発明の教示内である 。 本発明の構造では、BWCS 70-1に印加されるディジタル・ビットa₇...a₀を固定 し、Vref100-1Vを変動させることができる。この態様によれば、D/A ASICはマ ルチプライヤ/ディバイダとして働く。たとえば、第1の態様で構成要素値を参照 すると、BWCS 70-1に入力されたディジタル語が01000000である（すなわち、a6= 1であり、他のすべてのビット=0）場合、次式が成立する。 V_出力=(Vref/R1)*（カウント／64）=(Vref/16k)*(64/64)*8 k =Vref/2 (3) 従って、Vrefが変動すると、D/A変換器の出力はV_refの2分の1に等しい値に対 応し、従ってD/A変換器は、Vrefが除される入力信号である「2による除算」回路と して働く。他の構成では、たとえばR2=4*R1を選択されることができ、この場合 、前述のようにBWCS 70-1に入力されたディジタル語が01000000である場合には 、V_出力=4*Vrefとなり、D/A変換器は、Vrefが乗じられる入力信号である「4によ る乗算」回路として働く。 図３は、本発明の第2の態様を示す。この第2の態様では、3つの抵抗器R3 500 -2、R4 510-2、R5 520-2が、加重電流源70-1の出力ポートに直列接続される。 抵抗値は図3に示したとおりである。この構成を用いた場合、抵抗器R3 500-2、 R4 510-2、R5 520-2の抵抗値を適切に選択した場合には、出力アナログ電圧範 囲を、第1の態様の出力範囲の90％から110％の範囲で変動させ、あるいはその他 の範囲によって変動させることができる。 本発明の好ましい態様について記載したが、記載される態様の改変は、添付の 請求の範囲に記載された本発明の範囲から逸脱せずに、本発明の教示に従えば、 当業者には明らかであろう。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，Ｕ Ｇ)，ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ， ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ， ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 1.ゲート、高DC電圧端子に接続されたソース、およびドレーンを有し、かつ所定 のチャネル幅およびチャネル長を有するバイアスFETと、 バイアスFETのゲートに直接接続された出力端子、基準電圧に接続された反転 入力端子、およびバイアスFETのドレーンに接続された非反転入力端子を有し、 かつ負のフィードバック増幅器として働く増幅器と、 バイアスFETのドレーンに接続された第1の端部および低DC電圧端子に接続され た第2の端部を有する抵抗器と、 nビット・ディジタル語の1ビットをそれぞれ受信するn個の入力ポート、n個の 入力ポートのうちの1つにそれぞれ接続され、かつ所定のチャネル幅およびチャ ネル幅を有する各n個のFET、増幅器の出力端子に接続され、かつn個のFETのそれ ぞれのゲートに接続されたゲート入力、ならびに出力ポートで結合されたn個のF ETのそれぞれのドレーンを有する加重電流源とを含むディジタル・アナログ変換 器であり、 増幅器が、ディジタル・アナログ変換器の動作特性の変化を補償するために、 増幅器の出力端子上でn個の各FETに補償ゲート電圧を供給する、ディジタル・ア ナログ変換器。 2.nビット・ディジタル語に対応するアナログ電圧が、第2の抵抗器を横切って形 成され、加重電流源の出力ポートに接続された第1の端部と、低DC電圧端子に接 続された第2の端部とを有する第2の抵抗器をさらに含む、請求項1に記載のディ ジタル・アナログ変換器。 3.加重電流源のn個のFETが、バイナリ加重電流源を形成するために2の累乗とし て増加するそれぞれのバイナリ加重を有する、請求項1に記載のディジタル・ア ナログ変換器。 4.加重電流源が、 n個の入力ポートにそれぞれ接続され、かつnビット・ディジタル語のそれぞれ のビットを受信するオン/オフ制御ポート、増幅器から補償ゲート電圧を受け取 る入力ポート、および出力ポートを有する、n個のオン/オフ・スイッチと、 高基準電位にそれぞれ接続された入力ポートを有し、かつnビット・ディジタ ル 語のそれぞれのビットを受信するオン/オフ制御ポート、およびn個のオン/オフ ・スイッチの各スイッチの出力ポートにそれぞれ接続された出力ポートを有する 、n個のオン/オフ・スイッチと、 n個のオン/オフ・スイッチとn個のオン/オフ・ノット・スイッチのそれぞれの スイッチの出力ポートにそれぞれ接続されたゲート端子、高基準電位に接続され たソース端子、および加重電流源の出力ポートに接続されたドレーン端子を有す るn個のFETとをさらに含むディジタル・アナログ変換器であり、 加重電流源の出力ポートからの電流出力が、負荷に供給される、請求項1に記 載のディジタル・アナログ変換器。 5.電流出力が、第2の抵抗器に供給され、nビットのディジタル語に対応するアナ ログ電圧が、第2の抵抗器を横切って読み取られる、請求項4に記載の装置。 6.n個のFETおよびバイアスFETがp型装置である、請求項1に記載のディジタル・ アナログ変換器。 7.バイアスFETおよびn個のFETに関連するチャネル長変調を低減させるために、 所定のチャネル長が選択される、請求項1に記載のディジタル・アナログ変換器 。 8.所定のチャネル長がほぼ10ミクロンに等しい、請求項7に記載のディジタル・ アナログ変換器。 9.ディジタル・アナログ変換器用のイネーブル信号を受信するイネーブル信号入 力と、 イネーブル信号入力に接続された入力端部および出力端部を有するインバータ と、 高DC電圧端子に接続されたソース、インバータの出力端部に接続されるゲート 、増幅器の出力端子に接続されるドレーンを有するスリープFETとをさらに含む ディジタル・アナログ変換器であり、 イネーブル信号入力上で受信されるイネーブル信号がイネーブル状態ではない 時に、スリープFETがイネーブルされ、加重電流源のゲート入力が高電圧レベル になり、かつ加重電流源内のn個のFETがディスエーブルされる、請求項1に記載 のディジタル・アナログ変換器。 10.第1の抵抗器が第1の抵抗値を有し、第2の抵抗器が第2の抵抗値を有し、 第1および第2の抵抗器が、同じウェハ・ロット上で製造される集積回路であり 、 第1の抵抗器と第2の抵抗器が共通に製造されるために、第1の抵抗値の変化が 第2の抵抗値でも発生し、 共通に製造されるために、第1の抵抗値と第2の抵抗値との間にほぼ一定の比が 維持される、請求項2に記載のディジタル・アナログ変換器。 11.基準電圧がV1ボルトであり、第1の抵抗器の抵抗値がR1オームであり、第2の 抵抗器の抵抗値がR2オームであり、第2の抵抗器を横切って読み取られるアナロ グ電圧が、（Vref/R1）*（カウント/64）*R2=カウント*9.375ミリボルトにより 決定され、カウントがnビット・ディジタル語の基底10値に対応する、請求項2に 記載のディジタル・アナログ変換器。 12.ゲート、高DC電圧端子に接続されたソース、およびドレーンを有し、かつ所 定のチャネル幅およびチャネル長を有するバイアスFETと、 バイアスFETのゲートに直接接続された出力端子、基準電圧に接続された反転 入力端子、およびバイアスFETのドレーンに接続された非反転入力端子を有し、 かつ負のフィードバック増幅器として働く増幅器と、 バイアスFETのドレーンに接続された第1の端部、および低DC電圧端子に接続さ れた第2の端部を有する第1の抵抗器と、 nビット・ディジタル語の1ビットをそれぞれ受信するn個の入力ポート、およ びn個の入力ポートのうちの1つにそれぞれ接続され、かつ所定のチャネル幅とチ ャネル幅とをそれぞれ有するn個のFET、および増幅器の出力端子に接続され、か つn個のFETのゲートにそれぞれ接続されたゲート入力、および出力ポートで結合 されたn個のFETのそれぞれのドレーンを有する、加重電流源と、 直列接続され、かつ加重電流源の出力ポートに接続された複数の抵抗器の第一 の抵抗器、および低DC電圧端子に接続された複数の抵抗器の最後の抵抗器を有す る複数の抵抗器とを含む、ディジタル・アナログ変換器であり、 増幅器が、n個のFETのそれぞれに補償ゲート電圧を供給し、各アナログ電圧が 、異なるアナログ電圧範囲に対応する複数の抵抗器の各抵抗器を横切って読み取 られる、ディジタル・アナログ変換器。 13.加重電流源のn個のFETが、バイナリ加重電流源を形成するために2の累乗とし て増加するそれぞれのバイナリ加重を有する、請求項12に記載のディジタル・ア ナログ変換器。 14.加重電流源が、 nビット・ディジタル語を受信し、アナログ信号に変換するためのn個の入力ポ ートと（nは1よりも大きな整数である）、 n個の入力ポートにそれぞれ接続され、nビット・ディジタル語のそれぞれのビ ットを受信するオン/オフ制御ポート、増幅器から補償ゲート電圧を受け取る入 力ポート、および出力ポートを有する、n個のオン/オフ・スイッチと、 高基準電位にそれぞれ接続された入力ポートを有し、かつnビット・ディジタ ル語のそれぞれのビットを受信するオン/オフ制御ポート、およびn個のオン/オ フ・スイッチの各スイッチの出力ポートにそれぞれ接続された出力ポートを有す る、n個のオン/オフ・ノット・スイッチとをさらに含み、 n個のFETが、それぞれn個のオン/オフ・スイッチとn個のオン/オフ・ノット・ スイッチの各スイッチの出力ポートに接続されたゲート端子と、高基準電位に接 続されたソース端子と、加重電流源の出力ポートに接続されたドレーン端子とを 有し、 加重電流源の出力ポートからの電流出力が、複数の抵抗器のうちの1つに供給 され、nビット・ディジタル語に基づくアナログ電圧が、複数の抵抗器のうちの 最後の抵抗器を横切って読み取られる、請求項12に記載のディジタル・アナログ 変換器。 15.n個のFETおよびバイアスFETがp型装置である、請求項12に記載のディジタル ・アナログ変換器。 16.バイアスFETおよびn個のFETに関連するチャネル長変調を低減させるために、 所定のチャネル長が選択される、請求項12に記載のディジタル・アナログ変換器 。 17.所定のチャネル長がほぼ10ミクロンに等しい、請求項16に記載のディジタル ・アナログ変換器。 18.イネーブル信号入力と、 イネーブル信号に接続された入力端部および出力端部を有するインバータと、 高DC電圧端子に接続されたソース、インバータの出力端部に接続されたゲート 、および増幅器の出力端子に接続されたドレーンを有するスリープFETとをさら に含み、 かつイネーブル信号入力上で受信されたイネーブル信号がイネーブル状態でな い時に、スリープFETがイネーブルされ、加重電流源が高電圧レベルになり、加 重電流源内のn個のFETがディスエーブルされる、請求項12に記載のディジタル・ アナログ変換器。 19.複数の抵抗器および第1の抵抗器が、同じウェハ・ロット上で製造される集積 回路であり、複数の抵抗器のうちの1つの抵抗器の抵抗の変化が、複数の抵抗器 の他のすべての抵抗器でも発生し、その結果、第1の抵抗器の抵抗と複数の抵抗 器の各抵抗との間にほぼ一定の比が維持される、請求項12に記載のディジタル・ アナログ変換器。 20.バイアスFETおよびn個のFETが、同じウェハ・ロットから製造される集積回路 であり、n個のFETが共通に製造されるため、n個のFETのうちの1つのトランジス タ特性の変化が、n個のFETの他のすべてのFETでも発生し、その結果、n個のFET とバイアスFETのそれぞれのトランジスタ特性が、ほぼ同様に維持される、請求 項１に記載のディジタル・アナログ変換器。 21.バイアスFETおよびn個のFETが、同じウェハ・ロットから製造される集積回路 であり、n個のFETが共通に製造されるため、n個のFETのうちの1つのトランジス タ特性の変化が、n個のFETの他のすべてのFETでも発生し、その結果、n個のFET とバイアスFETのそれぞれのトランジスタ特性が、ほぼ同様に維持される、請求 項12に記載のディジタル・アナログ変換器。 22.バイアスFETの利得がn個のFETのうちの1つの利得に等しく、n個のFETの各FET が異なる利得を有し、利得がある量の利得電圧に対してある量のドレーン電流に 比例する、請求項22に記載のディジタル・アナログ変換器。 23.基準電圧を、乗じられる入力電圧として変更し、かつnビット・ディジタル語 を、nビット・ディジタル語の特定のビットに対する論理1値と、nビット・ディ ジタル語の他のすべてのn-1ビットに対する論理零値とに対応する所定の値に設 定す ることにより、ディジタル・アナログ変換器が電圧マルチプライアーとして動作 することもでき、 バイアスFETの利得が、nビット・ディジタル語の特定のビットに対応するn個 のFETのうちの1つの利得に設定され、 基準電圧に、第2の抵抗と第1の抵抗の比に対応する値が乗じられ、その結果と して第2の抵抗器を横切って読み取られる乗算電圧が得られる、請求項11に記載 のディジタル・アナログ変換器。