JPH1074715A

JPH1074715A - 電子デバイス構造およびその製造方法

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Publication number: JPH1074715A
Application number: JP21850197A
Authority: JP
Inventors: M Maruta Dean; ディーン・エム・マルタ; L Doreifuesu David; デービッド・エル・ドレイフェス
Original assignee: Kobe Steel Ltd
Current assignee: Kobe Steel Ltd
Priority date: 1996-08-16
Filing date: 1997-08-13
Publication date: 1998-03-17

Abstract

(57)【要約】【課題】比較的硬い半導体材料を用いた電子デバイス
を容易にウエハから切り出すことができる電子デバイス
構造およびその製造方法を提供する。【解決手段】基板１０２の上面領域のうち半導体アイ
ランド１１０の形成位置に対応する領域をエッチングま
たは機械加工によって除去して、複数のピット１０４を
形成する。このようにして複数のピット１０４がマトリ
ックス状に形成されるとともに、基板１０２の上面領域
のうち除去されずに残った領域がピット１０４を取り囲
み、包囲部１０６として機能する。そして、パターニン
グされた核形成層１０８を形成した後、ダイヤモンドを
選択的に成長させて包囲部１０６よりも厚い半導体アイ
ランド１１０を形成する。この半導体アイランド１１０
を、基板１０２の包囲部１０６と面一のレベルにまで研
磨して、基板１０２の包囲部１０６の平坦面とで面一状
態の平滑平面を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板上に少なくと
も１つ以上の半導体アイランドを設けてなる電子デバイ
ス構造、およびその製造方法に関する。

【０００２】

【従来の技術】ダイヤモンドは、Ｓｉ、Ｇｅ、ＧａＡｓ
などの従来より多用されている半導体材料よりも優れた
半導体特性を持っており、電子デバイスを構成する上で
好ましい半導体材料といえる。すなわち、ダイヤモンド
は、従来の半導体材料に対して有利な半導体特性、つま
り高いエネルギーバンドギャップ、高い破壊電圧、高い
飽和ドリフト速度などを有している。したがって、この
ような特性を有するダイヤモンドを電子デバイスの材料
として使用した場合、従来の半導体材料を使用した電子
デバイスに比べて、遮断周波数および最大動作電圧を増
大させることができる。例えば、Ｓｉを半導体材料とし
て用いた電子デバイスは約２００℃以上の温度雰囲気で
は使用することができない。また、ＧａＡｓを半導体材
料として用いた電子デバイスは３００℃以上では使用す
ることができない。

【０００３】その理由は、ＳｉおよびＧａＡｓのエネル
ギーバンドギャップがそれぞれ大気温度で１.１２電子
ボルトおよび１.４２電子ボルトと、比較的低いのに対
し、ダイヤモンドは対照的に比較的高いバンドギャップ
（大気温度において５.４７電子ボルト）を有してお
り、真空では約１４００℃まで安定であるからである。

【０００４】また、ダイヤモンドは、室内温度であらゆ
る固体のうち最も高い熱伝導度を有し、広範な温度領域
で良好な熱伝導度を示す。そのため、ダイヤモンドの高
い熱伝導度は集積回路から発生した熱を取り除くのに有
効な手段となる。特に集積密度が高いほど有利である。

【０００５】また、ダイヤモンドは中性子核断面積が小
さいので、放射性環境での性能の劣化を抑制することが
できる。すなわち、ダイヤモンドは「放射能に強い」材
料といえる。

【０００６】さらに、ダイヤモンドは、化学的に比較的
不活性で、光学的に透明で、しかも機械的に硬い。した
がって、ダイヤモンドは光学分野で有利である。また、
これらの機械的特性は優れた音響的特質をつくる。

【０００７】このように電子デバイスの材料としてダイ
ヤモンドが優れているため、高温度、高放射能、高い腐
食環境に曝される電子デバイスにダイヤモンドを用いる
ことが従来より提案されている。提案例としては、例え
ばセンサー、温度管理装置、フィールドエミッターのよ
うな電子ビーム装置、電子スイッチなどがある。さら
に、ダイヤモンドでの表面波伝播速度は比較的大きいの
で、表面弾性波（SAW)デバイスにダイヤモンドを用いる
ことが、例えば米国特許第５,３２９,２０８号公報、同
５,３５５，５６８号公報、同４,９５２,８３２号公報
などに示されている。

【０００８】

【発明が解決しようとする課題】ところで、これらの提
案にかかる電子デバイスでは、ウエハ状の単結晶ダイヤ
モンド基板上にダイヤモンド層をホモピタキシアル成長
させることで単結晶ダイヤモンド層を形成し、さらに単
結晶ダイヤモンド層に圧電体層や電極などを形成して単
一のウエハに複数の電子デバイスを作り込んでいる。

【０００９】しかしながら、このように構成された電子
デバイスは、ウエハをスクライブラインに沿って切断し
て、同ウエハからチップ状の電子デバイスを切り出す必
要があるが、連続ダイヤモンド層を有するウエハを個別
の電子デバイス（ダイ）にカットすることは難しかっ
た。そのため、従来の電子デバイス構造は大量生産に適
しておらず、ダイヤモンドを用いた電子デバイスのコス
トを引き上げる要因の１つとなっていた。

【００１０】なお、上記問題は、ダイヤモンドを用いた
電子デバイスの特有の課題というわけではなく、ダイヤ
モンドの代わりにβ−ＳｉＣやｃ−ＢＮなどの比較的硬
い半導体材料を用いた電子デバイスにおいても同様の課
題があった。

【００１１】この発明は、上記のような問題に鑑みてな
されたものであり、比較的硬い半導体材料を用いた電子
デバイスを容易にウエハから切り出すことができる電子
デバイス構造およびその製造方法を提供することを目的
とする。

【００１２】

【課題を解決するための手段】請求項１の発明は、基板
と、前記基板の上面上に形成された少なくとも１個以上
の半導体アイランドと、前記基板の上面側で前記半導体
アイランドの側方全周を取り囲む包囲部とを備えた電子
デバイス構造であって、上記目的を達成するため、前記
包囲部が前記半導体アイランドよりも低硬度であること
を特徴としている。

【００１３】請求項２の発明は、前記包囲部上に形成さ
れた電子回路をさらに備えている。

【００１４】請求項３の発明は、前記半導体アイランド
上に形成された圧電体層をさらに備えている。

【００１５】請求項４の発明は、前記半導体アイランド
を複数個、相互に離隔しながら前記基板上に形成してい
る。

【００１６】請求項５の発明は、前記複数の半導体アイ
ランドのうちの少なくとも１個以上の半導体アイランド
上に圧電体層を形成している。

【００１７】請求項６の発明は、上記目的を達成するた
めに、基板の上面上に第１半導体材料よりなる半導体ア
イランドを少なくとも１つ以上形成するアイランド形成
工程と、前記基板の前記上面側で半導体アイランドの側
方全周を取り囲むように、前記半導体アイランドよりも
低硬度の材料よりなる包囲部を形成する包囲部形成工程
とを備えている。

【００１８】請求項７の発明は、前記包囲部形成工程を
前記アイランド形成工程に先立って行っている。

【００１９】請求項８の発明は、前記包囲部形成工程
が、半導体アイランドの形成位置に対応させて基板の上
面領域にピットを形成することで、当該上面領域のうち
当該ピットを取り囲む領域を前記包囲部として形成する
工程を含むとともに、前記アイランド形成工程が前記包
囲部形成工程によって形成された前記ピット内に半導体
アイランドを形成する工程を含むように構成している。

【００２０】請求項９の発明は、前記アイランド形成工
程が、前記半導体アイランドを選択的に前記基板の上面
上に形成する工程を含むとともに、前記包囲部形成工程
が、前記包囲部を選択的に前記基板の上面側に形成する
工程を含むように構成している。

【００２１】請求項１０の発明は、前記アイランド形成
工程を、前記基板の上面上に複数の半導体アイランドを
形成する工程としており、しかも、前記複数の半導体ア
イランドの少なくとも１つに圧電体層を形成する圧電体
層形成工程をさらに備えている。

【００２２】請求項１１の発明は、互いに隣り合う２つ
の半導体アイランドと、当該半導体アイランド間に位置
する包囲部とを横切るように、これらの半導体アイラン
ドおよび包囲部上に１つの圧電体層を形成する圧電体層
工程をさらに備えている。

【００２３】請求項１２の発明は、各半導体アイランド
上に圧電体層を選択的に形成する圧電体層工程をさらに
備えている。

【００２４】請求項１３の発明は、前記複数の半導体ア
イランドの１つに隣接する包囲部の上に電子回路を形成
する電子回路形成工程をさらに備えている。

【００２５】請求項１４の発明は、前記圧電体層上に、
一対の電極を形成する電極形成工程をさらに備えてい
る。

【００２６】請求項１５の発明は、前記包囲部の厚みが
前記半導体アイランドの厚みより大きくなるように、前
記包囲部形成工程において前記包囲部を形成するととも
に、前記アイランド形成工程において前記半導体アイラ
ンドを形成し、しかも、前記包囲部の上面が隣接する半
導体アイランドの上面と同一高さになるまで、前記包囲
部を上方側より除去し、除去後の包囲部の上面と前記半
導体アイランドの上面とで平滑平面を形成する除去工程
をさらに備えている。

【００２７】請求項１６の発明は、前記半導体アイラン
ドの上面と前記包囲部の上面とを隣接させながら、両上
面で平滑平面を形成している。

【００２８】請求項１７の発明は、前記基板が単結晶材
料からなり、しかも、前記包囲部形成工程が、前記第１
半導体材料と異なる第２半導体材料を前記基板上にエピ
タキシャル成長させる工程を含むように構成している。

【００２９】請求項１８の発明は、前記包囲部形成工程
が、前記第１半導体材料と異なる第２半導体材料の多結
晶層を前記基板の上面側に形成する工程と、前記包囲部
の少なくとも上面領域を再結晶化して当該上面を単結晶
化とする工程とを含むように構成している。

【００３０】請求項１９の発明は、前記包囲部形成工程
を、その上面が隣接する半導体アイランドの上面とで平
滑平面を形成するように、前記第１半導体材料と異なる
第２半導体材料の層を包囲部として形成する工程として
いる。

【００３１】請求項２０の発明は、電子回路を前記包囲
部に形成する電子回路形成工程をさらに備えている。

【００３２】請求項２１の発明は、圧電体層を前記半導
体アイランド上に形成する圧電体層形成工程をさらに備
えている。

【００３３】請求項２２の発明は、１対の電極を前記圧
電体層上に形成する電極形成工程をさらに備えている。

【００３４】請求項２３の発明は、１対の電極を前記半
導体アイランド上に形成する電極形成工程と、圧電体層
を前記電極および前記半導体アイランド上に形成する圧
電体層形成工程をさらに備えている。

【００３５】請求項２４の発明は、前記半導体アイラン
ドおよび前記包囲部の少なくとも一方の上面領域を研磨
し、前記半導体アイランドと前記包囲部とを面一状態に
仕上げる研磨工程をさらに備えている。

【００３６】請求項２５の発明は、前記半導体アイラン
ドをダイヤモンドで構成している。

【００３７】この発明では、基板上に半導体アイランド
が設けられるとともに、基板の上面側において、半導体
アイランドよりも低硬度の包囲部が半導体アイランドの
側方全周を取り囲んでいる。このため、切断のためにダ
イヤモンドなどの特殊な工具を用いることなく、低硬
度、つまり切断加工が比較的容易な包囲部の一部をスク
ライブラインとして従来より一般的に使用されているダ
イシング装置（切断装置）により切断することで、比較
的硬い半導体材料を半導体アイランド材料として用いた
電子デバイスをウエハからチップ状で切り出すことがで
きる。

【００３８】また、半導体アイランドおよび包囲部の少
なくとも一方の上面領域が研磨されることで、半導体ア
イランドと包囲部とが面一状態に仕上げられて平滑平面
が形成される。このため、このように構成された電子デ
バイス構造に対して写真製版法のように全面に亘って平
滑性が要求される標準的な微細加工工程を適用すること
ができる。

【００３９】

【発明の実施の形態】本発明について、本発明の好まし
い実施形態を示す図面（図１〜図１７）に基づき、以下
に詳しく説明する。本発明は、多くの異なった実施形態
を含むものであり、ここに示された実施形態に限定され
るものではない。なお、図面中、電子デバイス構造を構
成する層および領域の厚みについては、明確化のため
に、誇張して図示している。また、同一の符号は同一の
構成要素を示す。

【００４０】＜第１実施形態＞図１は、この発明の第１
実施形態にかかる電子デバイス構造を有するウエハを示
す平面図であり、図２は図１の電子デバイス構造の部分
斜視図である。これらの図の示すように、この電子デバ
イス構造は、基板１０２と、この基板１０２上で相互に
離隔しながらマトリックス状に形成された複数の半導体
アイランド１１０と、これらの半導体アイランド１１０
の側方全周を取り囲むように基板１０２の上面側（図２
の上方側）に設けられた包囲部１０６とで構成されてい
る。これらの構成要素のうち、各半導体アイランド１１
０はダイヤモンドやダイヤモンドライクカーボンなどの
半導体材料で構成されている。また、この第１実施形態
では、包囲部１０６は基板１０２の一部により構成され
ており、包囲部１０６の上面１０６ａと、半導体アイラ
ンド１１０の上面（アイランド表面）１１０ａとが面一
状態に仕上げられ、平滑平面が形成されている。

【００４１】次に、上記のように構成された電子デバイ
ス構造の製造方法について、図３を参照しつつ詳細に説
明する。まず最初に、図３(a)に示すように、基板１０
２の上面領域のうち図２の半導体アイランド１１０の形
成位置に対応する領域をエッチングまたは機械加工によ
って除去して、複数のピット１０４を形成する。このピ
ット形成技術としては、電子微細構造を製造するために
使用される標準的な微細加工技術を用いることができ
る。このようにして複数のピット１０４がマトリックス
状に形成されるとともに、基板１０２の上面領域のうち
除去されずに残った領域がピット１０４を取り囲み、後
述するように包囲部１０６として機能する。なお、この
第１実施形態では、基板１０２を構成する材料として、
シリコンを始めとする半導体材料、金属材料、セラミッ
クス材料、あるいは半導体アイランドに適した他の材料
を採用することができる。より具体的には、基板１０２
として、シリコン、サファイア、酸化マグネシウム、チ
タン、モリブデン、ニッケル、タングステン、銅、タン
タル、炭化シリコン、炭化タングステン、窒化シリコ
ン、シリコンアルミニウム酸窒化物(silicon aluminum
oxynitride)、窒化ホウ素、二酸化シリコン、あるいは
酸化アルミニウムなどで形成してもよい。

【００４２】ここで、包囲部１０６の高さＨは５μｍ乃
至５０μｍであるとともに、包囲部１０６の幅Ｗは２０
μｍ乃至１０００μｍである。一例としては、包囲部１
０６の高さＨを３０μｍとし、幅Ｗを２５０μｍにする
ことができる。包囲部１０６の幅Ｗを２５０μｍに設定
した場合、切削ダイヤモンドを使わない従来より周知の
ダイシング装置を使って電子デバイスをチップ単位に切
断分離することができる。さらに、後で説明するように
包囲部１０６の上面１０６ａ上、あるいは上面領域に回
路を形成するために、包囲部１０６の幅Ｗを１０００μ
ｍ以上に形成してもよい。

【００４３】次に、同図(b)に示すように、凹部、つま
りピット１０４内に核形成材料を有する層（以下「核形
成層」という）１０８を選択的に形成する。この核形成
層１０８は、半導体アイランド１１０の選択的な成長を
促進するために使用するものであり、特に、この実施形
態ではダイヤモンド核形成物質をフォトレジスト材料に
混入したものであり、写真製版法によってパターニング
されている。

【００４４】そして、こうしてパターニングされた核形
成層１０８上にダイヤモンドを選択的に成長させると、
同図(c)に示すように、ピット１０４内に半導体アイラ
ンド１１０としてダイヤモンドアイランドが包囲部１０
６よりも厚く形成される。なお、半導体アイランド１１
０を構成する半導体材料としては、ドーピングあるいは
ドーピングされていないダイアモンドの他に、導体、半
導体または絶縁体となり得る半導体材料を含むものであ
り、いわゆる当業者に知られた他の半導体材料、例えば
ヒ化ガリウム、炭化シリコン、シリコン、窒化炭素、窒
化ガリウム、窒化アルミニウム、窒化ホウ素あるいはII
I−Ｖ族の窒化合金で構成してもよい。

【００４５】こうして形成された半導体アイランド１１
０を、同図(d)に示されるように、基板１０２の包囲部
１０６と面一のレベルにまで研磨することで、半導体ア
イランド１１０の上面１１０aを平坦に仕上げると共
に、この平坦なアイランド表面（上面）１１０ａと、基
板１０２の包囲部１０６の平坦面とで面一状態の平滑平
面を形成する。特に、この第１実施形態では、基板１０
２を単結晶シリコン基板で構成するとともに、半導体ア
イランド１１０をダイヤモンドで構成しており、各ダイ
ヤモンドアイランド（半導体アイランド）１１０の側方
全周を取り囲む包囲部１０６はシリコンとなっている。
なお、基板１０２（包囲部１０６）の材料と、半導体ア
イランド１１０の材料との組み合わせについては、上記
組み合わせ（シリコン、ダイヤモンド）に限定されるも
のではなく、基板を構成する材料が半導体アイランド１
１０を構成する材料よりも低硬度であり、切断加工が比
較的容易であるという条件を満足する限りにおいては、
表１の「基板１０２（包囲部１０６）」の欄に掲げた材
料群と、同表の「半導体アイランド１１０」の欄に掲げ
た材料群の中から、それぞれ１つずつ選択して組み合わ
せてもよい。

【００４６】

【表１】

【００４７】以上の製造方法によって図２の電子デバイ
ス構造を有するウエハを製造することができる。そし
て、こうして製造された電子デバイス構造のうち、半導
体アイランド１１０をダイヤモンドで形成した場合に
は、特に後述するようにダイヤモンドアイランド上に圧
電体層や電極層などをさらに設けることで表面弾性波素
子のような電子デバイスに使用できる。また、ダイヤモ
ンドアイランド間に位置する平滑な包囲部１０６は基板
１０２の一部、つまり単結晶シリコンであり、後述する
ように包囲部１０６に抵抗器、コンデンサー、トランジ
スタ、ダイオードなどの電子回路を形成することができ
る。さらに、ダイヤモンドアイランド１１０とシリコン
包囲部１０６とで平滑平面が形成されているので、図３
(d)に示す電子デバイス構造は、写真製版法のように全
面に亘って平滑性が要求される標準的な微細加工工程を
適用することができる。

【００４８】また、第１実施形態にかかる電子デバイス
構造では、半導体アイランド１１０の側方全周を取り囲
む包囲部１０６が、半導体アイランド１１０よりも低硬
度の材料によって形成されているため、切断のためにダ
イヤモンドを用いることなく、比較的硬い半導体材料を
半導体アイランド材料として用いた電子デバイスをウエ
ハからチップ状で容易に切り出すことができる。すなわ
ち、半導体アイランド１１０で覆われておらず、しかも
比較的低硬度の材料で形成されている包囲部１０６に沿
って切断することで、チップ状の電子デバイスに分離す
ることができる。また、ダイヤモンドによって基板全表
面を覆ってないため、その電子デバイス構造内でのスト
レスを減少することができる。さらに、ダイヤモンドに
よって覆われる基板面積は比較的小さいため、界面スト
レスを減らして、ストレスを低減することができる。

【００４９】なお、図２に示す電子デバイス構造を製造
する方法は図３に示した方法に限定されるものではな
く、図４や図５に示す方法によっても製造することがで
きる。

【００５０】図４は、第１実施形態にかかる電子デバイ
ス構造（図２）の製造方法の他の例を示す断面図であ
る。この製造方法では、まず先の製造方法（図３）と同
様に基板１０２の上面領域のうち図２の半導体アイラン
ド１１０の形成位置に対応する領域をエッチングまたは
機械加工によって除去して、複数のピット１０４を形成
するとともに、そのピット形成によって包囲部１０６を
形成する（図４(a)）。

【００５１】そして、同図(b)に示すように、核形成層
１０８′を包囲部１０６およびピット１０４上に全面形
成した後、パターニングされたマスク１１２を包囲部１
０６に対応させながら核形成層１０８′上に選択的に形
成する。

【００５２】このマスク１１２はダイヤモンドの核形成
を抑制し、同図(c)に示すように、ピット１０４でのダ
イヤモンドアイランド（半導体アイランド）１１０の選
択的成長を促進する。マスク１１２を構成する材料とし
ては、例えば二酸化シリコンのようなダイヤモンド核形
成を抑制する材料を用いることができる。このようにし
てダイヤモンドアイランド１１０が形成されると、包囲
部１０６上に形成された核形成層１０８′およびマスク
１１２を除去する（同図(c)）。この後、先の製造方法
（図３）と同様に、ダイヤモンドアイランド１１０を基
板１０２の包囲部１０６と面一のレベルにまで研磨する
ことで、ダイヤモンドアイランド１１０の上面１１０ａ
を平坦に仕上げると共に、この平坦なアイランド表面
（上面）１１０ａと、基板１０２の包囲部１０６の平坦
面とで面一状態の平滑平面を形成する（同図(d)）。

【００５３】図５は、第１実施形態にかかる電子デバイ
ス構造（図２）の製造方法の別の例を示す断面図であ
る。この製造方法では、まず先の製造方法（図３）と同
様に基板１０２の上面領域のうち図２の半導体アイラン
ド１１０の形成位置に対応する領域をエッチングまたは
機械加工によって除去して、複数のピット１０４を形成
するとともに、そのピット形成によって包囲部１０６を
形成する（図５(a)）。

【００５４】そして、同図(b)に示すように核形成層１
０８″を包囲部１０６およびピット１０４に覆うように
連続的に形成する。その後、ダイヤモンド成長させて基
板１０２上に連続ダイヤモンド層１１０″を形成する
（同図(c)）。

【００５５】それに続いて、同図(d)に示すように、包
囲部１０６の上面１０６ａが現れるまで連続ダイヤモン
ド層１１０″を研磨して平坦なアイランド表面（上面）
１１０ａと、基板１０２の包囲部１０６の平坦面１０６
ａとで面一状態の平滑平面を形成する。

【００５６】＜第２実施形態＞図６は、この発明の第２
実施形態にかかる電子デバイス構造を示す部分斜視図で
ある。この電子デバイス構造が第１実施形態のそれと大
きく相違する点は、基板１０２の上面側で半導体アイラ
ンド１１０の側方全周を取り囲む包囲部１０６が、第１
実施形態では基板１０２の一部で構成されているのに対
し、第２実施形態では基板１０２とは異なる構成要素で
構成されている点であり、その他の構成はほぼ同一であ
る。以下、この電子デバイス構造の製造方法を詳細に説
明しながら、この電子デバイスの特徴について説明す
る。

【００５７】図７は、第２実施形態にかかる電子デバイ
ス構造の製造方法の一例を示す断面図である。この製造
方法によれば、まず最初に、同図(a)に示すように、基
板２０２上にパターニングされた核形成層２０４を形成
する。そして、この核形成層２０４に基づき基板２０２
上に半導体アイランドとしてダイヤモンドアイランド２
０６を選択的に成長させる（同図(b)）。

【００５８】そして、上記のようにして形成されたダイ
ヤモンドアイランド２０６を研磨し、ダイヤモンドアイ
ランド２０６の厚みを調整するとともに、その上面２０
６ａを平坦化する（同図(c)）。その後、包囲部２０８
を構成する充填材で基板２０２およびダイヤモンドアイ
ランド２０６を覆うように充填層２１２を全面形成する
（同図(d)）。さらに、ダイヤモンドアイランド２０６
の上面２０６ａが現れるまで充填層２１２を研磨する。
これによって、ダイヤモンドアイランド２０６の側方全
周を取り囲むように包囲部２０８が形成されるととも
に、アイランド表面（上面）２０６ａと、包囲部２０８
の上面２０８ａとで面一状態の平滑平面が形成される
（同図(e)）。

【００５９】以上の製造方法によって図６の電子デバイ
ス構造を有するウエハを製造することができる。そし
て、こうして製造された電子デバイス構造は、第１実施
形態と同様の効果を有している。

【００６０】なお、図７(e)に示すように、ダイヤモン
ドアイランド２０６の高さＨ（包囲部２０８の高さＨと
同じ）は５μｍ乃至５０μｍで、ダイヤモンドアイラン
ド２０６間の間隔、つまり包囲部２０８の幅Ｗは２０乃
至１０００μｍに設定することができる。このように幅
Ｗを設定することで、ダイヤモンドを使用しない従来よ
り周知のダイシング装置を使ってウエハを切断して電子
デバイスをチップ状で切り出すことができる。一例とし
ては、ダイヤモンドアイランド２０６の高さＨを２２μ
ｍで、幅Ｗを２５０μｍに設定することが考えられる。
また、後述するように包囲部２０８に電子回路を形成す
るために、ダイヤモンドアイランド２０６間のスペース
を１０００μｍ以上に設定してもよい。

【００６１】また、第２実施形態の電子デバイス構造の
一例として、ダイヤモンドアイランド２０６と包囲部２
０８を１２μｍの高さで形成してもよい。ダイヤモンド
アイランド２０６間の包囲部２０８を２５０μｍの幅で
形成してもよい。このように設定された電子デバイス構
図をプロフィロメトリ走査（profilometry scan）で表
面形状測定を行った処、図８に示すような結果が得られ
た。同図において、実線は包囲部２０８を形成する前の
ダイヤモンドアイランド２０６の輪郭を示す一方、破線
は包囲部２０８と一体となったダイヤモンドアイランド
２０６の輪郭を示している。前に述べたように、２５０
μｍの幅の包囲部２０８は、ダイヤモンドを使用しない
従来より周知のダイシング装置を使ってウエハを切断す
るのに十分なスクライブラインとして機能する。

【００６２】また、上記第２実施形態にかかる電子デバ
イス構造における基板材料としては、ダイヤモンドの成
長に適しておれば、どのような基板材料を使用してもよ
い。例えば、基板２０２は、シリコンなどの半導体材
料、金属、あるいはセラミックスで形成すればよい。ま
た、包囲部２０８を基板２０２と同じ材料で形成して
も、あるいは異なる材料で形成してもよく、セラミック
材料、半導体材料、金属、あるいはポリマーで構成する
ことができる。なお、包囲部２０８の好ましい材料とし
て、シリコン、二酸化シリコン、窒化シリコン、酸窒化
シリコン(silicon oxynitride)、ガラス、ポリイミド、
ベンゾシクロブテン(benzocyclobutene)などがある。

【００６３】また、基板２０２をシリコンのような半導
体材料の単結晶層で形成するとともに、包囲部２０８も
基板２０２と同一材料で形成することができる。また、
包囲部２０８が単結晶構造を持つように基板２０２の露
出した部分に包囲部２０８をエピタキシアル成長させる
ようにしてもよい。また、包囲部２０８は多結晶あるい
は無定形のフィルムとして成長させた後、再結晶化させ
てダイヤモンドアイランドに隣接する単結晶層として形
成するようにしてもよい。また、包囲部２０８の全体を
単結晶化する代わりに、上面領域のみを単結晶化するよ
うにしてもよい。さらに、ダイヤモンドアイランド２０
６の間に単結晶シリコン充填材を形成することで包囲部
２０８を構成し、これらの包囲部２０８のうちダイヤモ
ンドアイランド２０６に隣接する箇所に電子回路を形成
することができ、この電子回路を電子デバイスの電子処
理部として機能させることができる。

【００６４】さらに、上記第２実施形態にかかる電子デ
バイス構造においては、半導体アイランドとしてダイヤ
モンドアイランドを形成しているが、第１実施形態と同
様に、半導体アイランドを構成する材料はダイヤモンド
に限定されるものではなく、いわゆる当業者に知られた
他の半導体材料、例えばヒ化ガリウム、炭化シリコン、
シリコン、窒化炭素、窒化ガリウム、窒化アルミニウ
ム、窒化ホウ素あるいはIII−Ｖ族の窒化合金で構成し
てもよい。なお、半導体アイランド１１０の材料と、包
囲部２０８の材料との組み合わせについては、包囲部２
０８を構成する材料が半導体アイランド２０６を構成す
る材料よりも低硬度であり、切断加工が比較的容易であ
るという条件を満足する限りにおいては、表２の「半導
体アイランド２０６」の欄に掲げた材料群と、同表の
「包囲部２０８」の欄に掲げた材料群との中から、それ
ぞれ１つずつ選択して組み合わせてもよい。

【００６５】

【表２】

【００６６】図９は、第２実施形態にかかる電子デバイ
ス構造の製造方法の他の例を示す断面図である。この製
造方法では、まず最初に、基板２０２の上面全面に核形
成層２０４を形成した後、半導体アイランドを形成すべ
き位置に開口２１０ａを有するパターンマスク層２１０
を核形成層２０４上に形成する（図９(a)）。このパタ
ーンマスク層２１０はダイヤモンド核形成を抑制し、開
口２１０ａに対応する位置にダイヤモンドを選択的に成
長させて半導体アイランドとしてダイヤモンドアイラン
ド２０６を形成する。そして、ダイヤモンドアイランド
２０６の形成が完了すると、パターンマスク層２１０
と、その直下に位置する核形成層２０４とを除去する
（同図(b)）。そして、上記のようにして形成されたダ
イヤモンドアイランド２０６を研磨し、ダイヤモンドア
イランド２０６の厚みを調整するとともに、その上面２
０６ａを平坦化する（同図(c)）。

【００６７】そして、基板２０２の上面のうちダイヤモ
ンドアイランド２０６が形成されずに露出している部分
に、充填材を選択的に充填してダイヤモンドアイランド
２０６よりも厚い充填層２０８′を形成する（同図
(d)）。さらに、ダイヤモンドアイランド２０６の上面
２０６ａと同一高さとなるように充填層２０８′を研磨
する。これによって、ダイヤモンドアイランド２０６の
側方全周を取り囲むように包囲部２０８が形成されると
ともに、アイランド表面（上面）２０６ａと、包囲部２
０８の上面２０８ａとで面一状態の平滑平面が形成され
る（同図(e)）。なお、この図９に示す製造方法では、
ダイヤモンドアイランド２０６および充填層２０８′を
それぞれ個別に研磨しているが、ダイヤモンドアイラン
ド２０６および充填層２０８′の両方を一度に研磨して
平滑平面を形成するようにしてもよい。

【００６８】図１０は、第２実施形態にかかる電子デバ
イス構造の製造方法の別の例を示す断面図である。この
製造方法では、まず最初に、基板２０２上にダイヤモン
ド層２０６′を形成した（同図(a)）後、ダイヤモンド
層２０６′のうち包囲部２０８に対応する部分にレーザ
ビームＬＢを照射する（同図(b)）ことによって当該部
分のダイヤモンド材料を燃焼して除去する。これによっ
て、同図(c)に示すように、半導体アイランドとしてダ
イヤモンドアイランド２０６が形成される。

【００６９】そして、包囲部２０８を構成する充填材で
基板２０２およびダイヤモンドアイランド２０６を覆う
ように充填層２１２を全面形成する（同図(d)）。さら
に、ダイヤモンドアイランド２０６の上面２０６ａが現
れるまで充填層２１２を研磨する。これによって、ダイ
ヤモンドアイランド２０６の側方全周を取り囲むように
包囲部２０８が形成されるとともに、アイランド表面
（上面）２０６ａと、包囲部２０８の上面２０８ａとで
面一状態の平滑平面が形成される（同図(e)）。

【００７０】なお、ここでは、レーザビームＬＢの照射
によりダイヤモンド層２０６′のパターニングを行って
いるが、写真製版法を用いてパターニングしてもよい。
すなわち、ダイヤモンド層２０６′上に包囲部２０８の
形成位置に対応する開口を有するレジスト層を形成した
後、このレジスト層をマスクとして例えば酸素プラズマ
でエッチングすることで包囲部２０８に対応するダイヤ
モンド領域が除去され、パターニングされる。

【００７１】＜第３実施形態＞図１１は、この発明にか
かる電子デバイス構造の第３実施形態を示す断面図であ
る。この電子デバイス構造では、図３(d)、図４(d)およ
び図５(d)の電子デバイス構造の上面に表面弾性波素子
をさらに形成してなるものである。具体的には、電子デ
バイス構造では、基板４０２の上面領域に、相互に離隔
しながらマトリックス状に複数のダイヤモンドアイラン
ド（半導体アイランド）４１０が形成されるとともに、
これらのダイヤモンドアイランド４１０の側方全周を取
り囲むように基板４０２の上面側（図１１の上方側）に
包囲部４０４が設けられている。各包囲部４０４は、第
１実施形態と同様に、基板４０２の一部により構成され
ており、包囲部４０４と、ダイヤモンドアイランド４１
０とが面一状態に仕上げられ、平滑平面が形成されてい
る。そして、この平滑平面（包囲部４０４およびダイヤ
モンドアイランド４１０）上で互いに隣接するダイヤモ
ンドアイランド４１０およびその間に位置する包囲部２
０８を横切るように圧電体層４０６が設けられるととも
に、さらに当該圧電体層４０６上で、しかもダイヤモン
ドアイランド４１０に対応して一対の櫛形電極４０８が
形成されている。

【００７２】この実施形態にかかる電子デバイス構造で
は、半導体アイランドをダイヤモンドで形成しており、
高温で作動可能であるとともに、表面弾性波の伝播速度
を向上させることができるという優れた特性を有してい
る。また、第１実施形態と同様に、ダイヤモンドアイラ
ンド（半導体アイランド）４１０の側方全周を取り囲む
包囲部４０４が、ダイヤモンドアイランド４１０よりも
低硬度の材料によって形成されているため、包囲部４０
４に沿って切断することで、チップ状の電子デバイス
（表面弾性波素子）に分離することができる。また、ダ
イヤモンドによって基板全表面を覆ってないため、その
電子デバイス内でのストレスを減少することができる。
さらに、ダイヤモンドによって覆われる基板面積は比較
的小さいため、界面ストレスを減らして、ストレスを低
減することができる。なお、このような効果について
は、後で説明する第４ないし第８実施形態にかかる電子
デバイス構造においても発揮される共通した効果であ
る。

【００７３】また、この実施形態にかかる電子デバイス
構造によれば、付加表面弾性波素子構造を提供すること
もできる。例えば、米国特許第５,３５５,５６８号公報
（表面弾性波素子を製造する方法）、米国特許第５,３
２９,２０８号公報（表面弾性波素子とその製造方
法）、米国特許第４,９５２,８３２号公報（表面弾性波
素子）、米国特許第５,２２１,８７０号公報（表面弾性
波素子)、米国特許第５,２９４,８５８号公報（表面弾
性波素子)、そして米国特許出願第０８／５１４,６５６
（滑らかなダイヤモンドベースのメサ構造と関連方法)
に、付加表面弾性波素子構造が説明されている。上記の
それぞれの文献の開示は本願の開示に含まれる。

【００７４】＜第４実施形態＞図１２は、この発明にか
かる電子デバイス構造の第４実施形態を示す断面図であ
る。この電子デバイス構造が第３実施形態のそれと大き
く相違する点は、圧電体層４０６と櫛形電極４０８との
配置関係のみであり、その他の構成は同一である。すな
わち、この電子デバイス構造では、ダイヤモンドアイラ
ンド４１０上に一対の櫛形電極４０８が設けられ、さら
に櫛形電極４０８を覆うように、包囲部４０４、ダイヤ
モンドアイランド４１０および櫛形電極４０８上に圧電
体層４０６が全面に形成されており、こうして表面弾性
波素子が構成されている。

【００７５】＜第５〜８実施形態＞図１３は、この発明
にかかる電子デバイス構造の第５実施形態を示す断面図
である。この電子デバイス構造が第３実施形態のそれと
大きく相違する点は、互いに隣接するダイヤモンドアイ
ランド４１０間の中間部において圧電体層４０６が選択
的に除去されて包囲部４０４が露出しており、しかも当
該露出している包囲部４０４に、ソース領域４２０と、
ドレイン領域４２２と、ソース電極４１２と、ドレイン
電極４１４と、絶縁ゲート層４１６と、ゲート電極層４
１８とからなる電界効果トランジスタが形成されている
点であり、その他の構成は同一である。

【００７６】なお、第５実施形態では、ダイヤモンドア
イランド４１０間で露出している包囲部４０４に電界効
果トランジスタを形成しているが、この電界効果トラン
ジスタとともに、あるいは別個に、他の電子部品を配置
して電子回路を形成するようにしてもよい。

【００７７】図１４は、この発明にかかる電子デバイス
構造の第６実施形態を示す断面図であり、この電子デバ
イス構造では、露出している包囲部４０４にコンデンサ
が形成されている。すなわち、露出している包囲部４０
４の上面側にドーピングされた領域４３６を設けるとと
もに、このドーピング領域４３６上に二酸化シリコンの
ような誘電層４３４を設け、さらに誘電層４３４上にゲ
ート電極層４３２を設けることでコンデンサが構成され
ている。

【００７８】図１５は、この発明にかかる電子デバイス
構造の第７実施形態を示す断面図であり、この電子デバ
イス構造では、露出している包囲部４０４にダイオード
が形成されている。すなわち、露出している包囲部４０
４の上面側に第１導電型のドーピング領域４４８を設け
るとともに、この第１導電型のドーピング領域４４８の
上面側に第２導電型のドーピング領域４４６を設け、各
ドーピング領域４４８、４４６上に電極４４２、４４４
を形成することでダイオードが形成されている。

【００７９】図１６は、この発明にかかる電子デバイス
構造の第８実施形態を示す断面図であり、この電子デバ
イス構造では、露出している包囲部４０４に抵抗が形成
されている。すなわち、露出している包囲部４０４の上
面側にドーピングされた領域４５６を設けるとともに、
このドーピング領域４５６上で２つの電極４５２、４５
４を互いに離隔配置することで抵抗が形成されている。

【００８０】上記のように、露出した包囲部４０４上
に、電界効果トランジスタ、コンデンサ、ダイオードや
抵抗などの電子部品を形成することで電子回路を構成す
ることができ、この電子回路によって表面弾性波素子を
制御するようにしてもよい。また、表面弾性波素子のた
めに、調整されたＲ−Ｃ回路を提供することもできる。
さらに、LRC回路を使った表面弾性波素子に適合するイ
ンピーダンスのようなものが必要な場合には、インダク
ターを提供することもできる。当業者に知られた構造を
持ったインダクターを包囲部上に形成することができ
る。例えば、第１の複数の平行な伝導ラインを包囲部上
に形成し、誘電または強誘電体層をその上に形成し、誘
電または強誘電体層にバイアスを形成し、第１の複数の
伝導ラインの隣接する線の両端をつなぐように第２の伝
導ラインをその上に形成して、インダクターを完成させ
る。また、隣接する平行ラインの両端はワイヤーで連結
してもよい。さらに、伝導ラインのインダクタンスを十
分にしてもよい。

【００８１】＜第９実施形態＞図１７は、この発明にか
かる電子デバイス構造の第９実施形態を示す断面図であ
る。この電子デバイス構造が第３実施形態のそれと大き
く相違する点は、ダイヤモンドアイランド上に表面弾性
波素子の代わりにトランジスタを形成している点であ
る。すなわち、これらのトランジスタはフィールド酸化
膜４６８で相互に素子分離されている。そして、各トラ
ンジスタは、ソース電極４６０と、ドレイン電極４６２
と、絶縁ゲート層４６４と、ゲート電極４６６を備えて
いる。なお、トランジスタとともに、あるいは別個に他
の電子部品をダイヤモンドアイランド４１０上に形成し
て電子回路を構成してもよい。このようにダイヤモンド
アイランド４１０上に電子回路を形成した場合、放射能
に対する強度、高いエネルギーバンドギャップ、高い作
動温度、化学的不活性等の効果がある。

【００８２】＜変形例＞以上、実施形態に即してこの発
明を説明したが、この発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では、基板上にダ
イヤモンドを成長させるために核形成層を利用している
が、基板へのダイヤモンドの形成方法はこれに限定され
るものではなく、例えば基板表面に微細な傷を設け、こ
れをダイヤモンドの核形成部として機能させてダイヤモ
ンドを形成してもよい。

【００８３】また、第３ないし第９実施形態では、第１
実施形態にかかる電子デバイス構造にさらに表面弾性波
素子や電子部品（トランジスタ、コンデンサなど）を形
成しているが、第２実施形態にかかる電子デバイス構造
にさらに表面弾性波素子や電子部品を形成するようにし
てもよい。

【００８４】また、第３ないし第８実施形態では、半導
体アイランドをダイヤモンドで形成し、当該ダイヤモン
ドアイランドに表面弾性波素子を形成しているが、半導
体アイランドとして表１や表２に示す他の半導体物質を
用いてもよいことはいうまでもない。したがって、例え
ば半導体アイランドを圧電性半導体材料で形成した場合
には、その半導体アイランド上に一対の櫛形電極を直接
形成することで表面弾性波素子を構成することができ
る。

【００８５】

【発明の効果】以上のように、この発明によれば、基板
上に半導体アイランドを設けるとともに、基板の上面側
において半導体アイランドよりも低硬度の包囲部によっ
て半導体アイランドの側方全周を取り囲むようにしてい
るため、切断のためにダイヤモンドを用いることなく、
比較的硬い半導体材料を半導体アイランド材料として用
いた電子デバイスをウエハからチップ状で切り出すこと
ができる。

【００８６】また、半導体アイランドおよび包囲部の少
なくとも一方の上面領域を研磨して半導体アイランドと
包囲部とを面一状態に仕上げて平滑平面を形成している
ので、その後工程において、写真製版法のように全面に
亘って平滑性が要求される標準的な微細加工工程を当該
電子デバイス構造に対して適用することができる。

【００８７】また、半導体アイランドによって基板全表
面を覆ってないため、その電子デバイス構造内でのスト
レスを減少することができるとともに、半導体アイラン
ドによって覆われる基板面積を比較的小さくすることが
でき、その結果、界面ストレスを減らして、ストレスを
低減することができる。

【００８８】さらに、包囲部をシリコンなどの半導体材
料の単結晶で形成しているので、この単結晶の包囲部に
電子回路を形成することができ、電子デバイス構造は高
い汎用性を有する。

【図面の簡単な説明】

【図１】この発明にかかる電子デバイス構造を有するウ
エハの平面図である。

【図２】この発明にかかる電子デバイス構造の第１実施
形態を示す斜視図である。

【図３】第１実施形態にかかる電子デバイス構造の製造
方法の一例を示す断面図である。

【図４】第１実施形態にかかる電子デバイス構造の製造
方法の他の例を示す断面図である。

【図５】第１実施形態にかかる電子デバイス構造の製造
方法の別の例を示す断面図である。

【図６】この発明にかかる電子デバイス構造の第２実施
形態を示す斜視図である。

【図７】第２実施形態にかかる電子デバイス構造の製造
方法の一例を示す断面図である。

【図８】図７の製造方法で製造された電子デバイス構造
におけるダイヤモンド層と包囲部との深さ関係を示す図
である。

【図９】第２実施形態にかかる電子デバイス構造の製造
方法の他の例を示す断面図である。

【図１０】第２実施形態にかかる電子デバイス構造の製
造方法の別の例を示す断面図である。

【図１１】この発明にかかる電子デバイス構造の第３実
施形態を示す断面図である。

【図１２】この発明にかかる電子デバイス構造の第４実
施形態を示す断面図である。

【図１３】この発明にかかる電子デバイス構造の第５実
施形態を示す断面図である。

【図１４】この発明にかかる電子デバイス構造の第６実
施形態を示す断面図である。

【図１５】この発明にかかる電子デバイス構造の第７実
施形態を示す断面図である。

【図１６】この発明にかかる電子デバイス構造の第８実
施形態を示す断面図である。

【図１７】この発明にかかる電子デバイス構造の第９実
施形態を示す断面図である。

【符号の説明】

１０２，２０２，４０２…基板１０４…ピット１０６，２０８，４０４…包囲部１０６ａ，２０８ａ…（包囲部の）上面１１０，２０６，４１０…ダイヤモンドアイランド（半
導体アイランド）１１０ａ，２０６ａ…（半導体アイランドの）上面４０６…圧電体層４０８…櫛形電極

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｈ 3/02 Ｈ０１Ｌ 41/08 Ｃ 9/17 41/22 Ｚ

Claims

【特許請求の範囲】

【請求項１】基板と、前記基板の上面上に形成された
少なくとも１個以上の半導体アイランドと、前記基板の上面側で前記半導体アイランドの側方全周を
取り囲む包囲部とを備えた電子デバイス構造であって、前記包囲部が前記半導体アイランドよりも低硬度である
ことを特徴とする電子デバイス構造。
【請求項２】前記包囲部上に形成された電子回路をさ
らに備える請求項１記載の電子デバイス構造。
【請求項３】前記半導体アイランド上に形成された圧
電体層をさらに備える請求項１または２記載の電子デバ
イス構造。
【請求項４】前記半導体アイランドが複数個、相互に
離隔しながら前記基板上に形成された請求項１記載の電
子デバイス構造。
【請求項５】前記複数の半導体アイランドのうちの少
なくとも１個以上の半導体アイランド上に圧電体層が形
成された請求項４記載の電子デバイス構造。
【請求項６】基板の上面上に第１半導体材料よりなる
半導体アイランドを少なくとも１つ以上形成するアイラ
ンド形成工程と、前記基板の前記上面側で半導体アイラ
ンドの側方全周を取り囲むように、前記半導体アイラン
ドよりも低硬度の材料よりなる包囲部を形成する包囲部
形成工程とを備えることを特徴とする電子デバイス構造
の製造方法。
【請求項７】前記包囲部形成工程が前記アイランド形
成工程に先立って行われる請求項６記載の電子デバイス
構造の製造方法。
【請求項８】前記包囲部形成工程が、半導体アイラン
ドの形成位置に対応させて基板の上面領域にピットを形
成することで、当該上面領域のうち当該ピットを取り囲
む領域を前記包囲部として形成する工程を含むととも
に、前記アイランド形成工程が前記包囲部形成工程によって
形成された前記ピット内に半導体アイランドを形成する
工程を含む請求項６または７に記載の電子デバイス構造
の製造方法。
【請求項９】前記アイランド形成工程が、前記半導体
アイランドを選択的に前記基板の上面上に形成する工程
を含むとともに、前記包囲部形成工程が、前記包囲部を選択的に前記基板
の上面側に形成する工程を含む請求項６に記載の電子デ
バイス構造の製造方法。
【請求項１０】前記アイランド形成工程が、前記基板
の上面上に複数の半導体アイランドを形成する工程であ
るとともに、前記複数の半導体アイランドの少なくとも１つに圧電体
層を形成する圧電体層形成工程をさらに備える請求項６
記載の電子デバイス構造の製造方法。
【請求項１１】互いに隣り合う２つの半導体アイラン
ドと、当該半導体アイランド間に位置する包囲部とを横
切るように、これらの半導体アイランドおよび包囲部上
に１つの圧電体層を形成する圧電体層工程をさらに備え
た請求項１０記載の電子デバイス構造の製造方法。
【請求項１２】各半導体アイランド上に圧電体層を選
択的に形成する圧電体層工程をさらに備えた請求項１０
記載の電子デバイス構造の製造方法。
【請求項１３】前記複数の半導体アイランドの１つに
隣接する包囲部の上に電子回路を形成する電子回路形成
工程をさらに備えた請求項１０記載の電子デバイス構造
の製造方法。
【請求項１４】前記圧電体層上に、一対の電極を形成
する電極形成工程をさらに備えた請求項１０ないし１３
のいずれかに記載の電子デバイス構造の製造方法。
【請求項１５】前記包囲部の厚みが前記半導体アイラ
ンドの厚みより大きくなるように、前記包囲部形成工程
において前記包囲部が形成されるとともに、前記アイラ
ンド形成工程において前記半導体アイランドが形成さ
れ、しかも、前記包囲部の上面が隣接する半導体アイランドの上面と
同一高さになるまで、前記包囲部を上方側より除去し、
除去後の包囲部の上面と前記半導体アイランドの上面と
で平滑平面を形成する除去工程をさらに備えた請求項６
記載の電子デバイス構造の製造方法。
【請求項１６】前記半導体アイランドの上面と前記包
囲部の上面とを隣接させながら、両上面で平滑平面を形
成する請求項６に記載の電子デバイス構造の製造方法。
【請求項１７】前記基板が単結晶材料からなり、しか
も、前記包囲部形成工程が、前記第１半導体材料と異なる第
２半導体材料を前記基板上にエピタキシャル成長させる
工程を含む請求項６または１６記載の電子デバイスの製
造方法。
【請求項１８】前記包囲部形成工程が、前記第１半導体材料と異なる第２半導体材料の多結晶層
を前記基板の上面側に形成する工程と、前記包囲部の少なくとも上面領域を再結晶化して当該上
面を単結晶化とする工程とを含む請求項６または１６記
載の電子デバイスの製造方法。
【請求項１９】前記包囲部形成工程が、その上面が隣
接する半導体アイランドの上面とで平滑平面を形成する
ように、前記第１半導体材料と異なる第２半導体材料の
層を包囲部として形成する工程である請求項６または１
６記載の電子デバイスの製造方法。
【請求項２０】電子回路を前記包囲部に形成する電子
回路形成工程をさらに備える請求項６、７、８、９、１
５ないし１９のいずれかに記載の電子デバイス構造の製
造方法。
【請求項２１】圧電体層を前記半導体アイランド上に
形成する圧電体層形成工程をさらに備える請求項６、
７、８、９、１５ないし２０のいずれかに記載の電子デ
バイス構造の製造方法。
【請求項２２】１対の電極を前記圧電体層上に形成す
る電極形成工程をさらに備える請求項２１記載の電子デ
バイス構造の製造方法。
【請求項２３】１対の電極を前記半導体アイランド上
に形成する電極形成工程と、圧電体層を前記電極および前記半導体アイランド上に形
成する圧電体層形成工程をさらに備える請求項６、７、
８、９、１５ないし２０のいずれかに記載の電子デバイ
ス構造の製造方法。
【請求項２４】前記半導体アイランドおよび前記包囲
部の少なくとも一方の上面領域を研磨し、前記半導体ア
イランドと前記包囲部とを面一状態に仕上げる研磨工程
をさらに備える請求項６ないし２３のいずれかに記載の
電子デバイス構造の製造方法。
【請求項２５】前記半導体アイランドがダイヤモンド
からなる請求項６ないし２４のいずれかに記載の電子デ
バイス構造の製造方法。