JPH1083999A - ヘテロエピタキシャル半導体結晶構造体、その製造方法、その製造装置、半導体発光素子およびこれを用いた光ディスク装置 - Google Patents
ヘテロエピタキシャル半導体結晶構造体、その製造方法、その製造装置、半導体発光素子およびこれを用いた光ディスク装置Info
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- JPH1083999A JPH1083999A JP8236346A JP23634696A JPH1083999A JP H1083999 A JPH1083999 A JP H1083999A JP 8236346 A JP8236346 A JP 8236346A JP 23634696 A JP23634696 A JP 23634696A JP H1083999 A JPH1083999 A JP H1083999A
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Abstract
(57)【要約】
【課題】 III-V族半導体基板上に形成されたII-VI族半
導体レーザにおいて、バッファ層とII-VI族半導体レー
ザ構造との成長室を分離することで、欠陥密度を低減さ
せ、動作寿命を伸長させる。 【解決手段】 第1の成長室３０２においてｎ型GaAs基
板上にn型GaAsバッファ層を形成する。引き続きZnTeバ
ッファ層を形成した後、基板移送室３０３を経て第2の
成長室３０４に搬送する。第2の成長室３０４においてZ
nMgSSe系材料を用いたII-VI族半導体レーザ構造を形成
する。
導体レーザにおいて、バッファ層とII-VI族半導体レー
ザ構造との成長室を分離することで、欠陥密度を低減さ
せ、動作寿命を伸長させる。 【解決手段】 第1の成長室３０２においてｎ型GaAs基
板上にn型GaAsバッファ層を形成する。引き続きZnTeバ
ッファ層を形成した後、基板移送室３０３を経て第2の
成長室３０４に搬送する。第2の成長室３０４においてZ
nMgSSe系材料を用いたII-VI族半導体レーザ構造を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体発光素子およ
びその製造方法に関するものであり、特に青緑色領域の
光を放出するII-VI族化合物半導体レーザおよびこれを
用いた光ディスク装置に関する。
びその製造方法に関するものであり、特に青緑色領域の
光を放出するII-VI族化合物半導体レーザおよびこれを
用いた光ディスク装置に関する。
【０００２】
【従来の技術】光ディスクの記録密度向上あるいはレー
ザプリンタの解像度向上あるいは光計測機器、医療機器
等への応用を図るため、青緑色領域での発光が可能な半
導体発光素子、特に半導体レーザの研究開発が盛んに行
われている。このような短波長領域での発光が可能な材
料には、II-VI族化合物半導体が挙げられる。
ザプリンタの解像度向上あるいは光計測機器、医療機器
等への応用を図るため、青緑色領域での発光が可能な半
導体発光素子、特に半導体レーザの研究開発が盛んに行
われている。このような短波長領域での発光が可能な材
料には、II-VI族化合物半導体が挙げられる。
【０００３】例えばProceeding of the International
Symposium on Blue Laser and Light Emitting Diodes
(1996) 17〜22頁には、ZnMgBeSe混晶の分子線エピタキ
シーおよびこれを用いた発光ダイオードについて記載さ
れている。
Symposium on Blue Laser and Light Emitting Diodes
(1996) 17〜22頁には、ZnMgBeSe混晶の分子線エピタキ
シーおよびこれを用いた発光ダイオードについて記載さ
れている。
【０００４】またElectronics Letters32巻（1996）552
〜553頁には、ZnMgSSe混晶を用いた従来の半導体レーザ
およびその製造方法について記載されている。
〜553頁には、ZnMgSSe混晶を用いた従来の半導体レーザ
およびその製造方法について記載されている。
【０００５】ｎ型GaAs基板上に、GaAsバッファ層、ZnSe
バッファ層およびZnSSeバッファ層を介して、ZnCdSe単
一量子井戸活性層、ZnSSe光ガイド層、ZnMgSSeクラッド
層からなる分離閉じこめヘテロ構造が形成されている。
その上に、p型電極へのコンタクトとして、p型ZnSSeク
ラッド層、p型ZnSeキャップ層、p型ZnSe/ZnTe多重量子
井戸層、ｐ型ZnTeコンタクト層が順次積層されている
（コンタクトについて：特開平６ー５９２０号公報
等）。
バッファ層およびZnSSeバッファ層を介して、ZnCdSe単
一量子井戸活性層、ZnSSe光ガイド層、ZnMgSSeクラッド
層からなる分離閉じこめヘテロ構造が形成されている。
その上に、p型電極へのコンタクトとして、p型ZnSSeク
ラッド層、p型ZnSeキャップ層、p型ZnSe/ZnTe多重量子
井戸層、ｐ型ZnTeコンタクト層が順次積層されている
（コンタクトについて：特開平６ー５９２０号公報
等）。
【０００６】以上の半導体積層構造の製造には分子線エ
ピタキシーが用いられており、GaAsバッファ層を形成す
るための第1の成長室と、ZnSeバッファ層からｐ型ZnTe
コンタクト層までを形成するための第2の成長室と、第1
の成長室と第2の成長室を連結する基板移送室を備えた
装置が用いられている。そして、ZnSSeクラッド層まで
メサストライプ状にエッチングした後、絶縁層を設けて
電流狭窄を行い、利得導波構造のレーザ素子としてい
る。p側電極にはPd/Pt/Auを、n側電極にはInをそれぞれ
用いている。
ピタキシーが用いられており、GaAsバッファ層を形成す
るための第1の成長室と、ZnSeバッファ層からｐ型ZnTe
コンタクト層までを形成するための第2の成長室と、第1
の成長室と第2の成長室を連結する基板移送室を備えた
装置が用いられている。そして、ZnSSeクラッド層まで
メサストライプ状にエッチングした後、絶縁層を設けて
電流狭窄を行い、利得導波構造のレーザ素子としてい
る。p側電極にはPd/Pt/Auを、n側電極にはInをそれぞれ
用いている。
【０００７】このような素子について、波長514.7nmで
の室温連続発振が達成され、20℃において出力1ｍＷで1
01.5時間の連続発振寿命が報告されている。ZnSeバッフ
ァ層を成長する前にGaAsバッファ層のAs安定化面にZn照
射を行うことにより、 GaAsバッファ層とII-VI族半導体
層との界面から発生する積層欠陥や転位を抑制し、素子
寿命に影響を与える活性層中の暗点欠陥密度を3×103cm
-2未満としている。
の室温連続発振が達成され、20℃において出力1ｍＷで1
01.5時間の連続発振寿命が報告されている。ZnSeバッフ
ァ層を成長する前にGaAsバッファ層のAs安定化面にZn照
射を行うことにより、 GaAsバッファ層とII-VI族半導体
層との界面から発生する積層欠陥や転位を抑制し、素子
寿命に影響を与える活性層中の暗点欠陥密度を3×103cm
-2未満としている。
【０００８】
【発明が解決しようとする課題】しかしながら、例えば
Applied Physics Letters第16巻（1994）1331〜1333頁
に記載されているように、通電動作時に活性層中で暗点
欠陥や暗線欠陥が増殖し、素子の劣化を招いている。
Applied Physics Letters第16巻（1994）1331〜1333頁
に記載されているように、通電動作時に活性層中で暗点
欠陥や暗線欠陥が増殖し、素子の劣化を招いている。
【０００９】一方、ZnSeを成長する前にGaAsエピタキシ
ャル層にZnを照射することにより、積層欠陥の発生が抑
制されることがApplied Physics Letters第67巻（199
5）3298〜3300頁やApplied Physics Letters第68巻（19
96）2413〜2415頁等にも記載されている。積層欠陥は界
面におけるGa原子とSe原子との結合に起因しており、Zn
を照射するとGa-Se結合形成が抑制されるので積層欠陥
が1×104cm-2程度の密度に減少すると解釈されている。
ャル層にZnを照射することにより、積層欠陥の発生が抑
制されることがApplied Physics Letters第67巻（199
5）3298〜3300頁やApplied Physics Letters第68巻（19
96）2413〜2415頁等にも記載されている。積層欠陥は界
面におけるGa原子とSe原子との結合に起因しており、Zn
を照射するとGa-Se結合形成が抑制されるので積層欠陥
が1×104cm-2程度の密度に減少すると解釈されている。
【００１０】またZnSeやZnSSeの成長初期過程におい
て、3次元成長を抑制するにはGaAsエピタキシャル層へ
のTe照射が有効であることがProceeding of the Intern
ationalSymposium on Blue Laser and Light Emitting
Diodes (1996) 465〜468頁に記載されている。これはTe
が2次元核形成の触媒として作用し、Zn-Se結合やZn-S結
合の形成時にTeは容易に脱離し、SやSeと置換するため
であると解釈されている。
て、3次元成長を抑制するにはGaAsエピタキシャル層へ
のTe照射が有効であることがProceeding of the Intern
ationalSymposium on Blue Laser and Light Emitting
Diodes (1996) 465〜468頁に記載されている。これはTe
が2次元核形成の触媒として作用し、Zn-Se結合やZn-S結
合の形成時にTeは容易に脱離し、SやSeと置換するため
であると解釈されている。
【００１１】しかしながら、SeやS等のVI族元素は蒸気
圧が高く、高真空下のII-VI族半導体成長室雰囲気にお
いても多数のSe分子やS分子が存在するため、上述のい
ずれの方法によっても、Ga-Se結合やGa-S結合の形成を
完全に阻止することは不可能であり、GaAsエピタキシャ
ル層との界面から発生する結晶欠陥の密度は103cm-2台
以上となる。
圧が高く、高真空下のII-VI族半導体成長室雰囲気にお
いても多数のSe分子やS分子が存在するため、上述のい
ずれの方法によっても、Ga-Se結合やGa-S結合の形成を
完全に阻止することは不可能であり、GaAsエピタキシャ
ル層との界面から発生する結晶欠陥の密度は103cm-2台
以上となる。
【００１２】また、InP基板上にZnCdMgSe系II-VI族半導
体を成長する試みが、電気学会研究会資料、電子材料研
究会EFM-95-21（1995）1〜9頁に記載されている。InP基
板を用いた場合にもGaAs基板を用いた場合と同様に、界
面におけるII族原子とVI族原子との結合に起因して発生
する積層欠陥が結晶の劣化を引き起こすという問題があ
る。
体を成長する試みが、電気学会研究会資料、電子材料研
究会EFM-95-21（1995）1〜9頁に記載されている。InP基
板を用いた場合にもGaAs基板を用いた場合と同様に、界
面におけるII族原子とVI族原子との結合に起因して発生
する積層欠陥が結晶の劣化を引き起こすという問題があ
る。
【００１３】また、n型GaAs基板とn型II-VI族半導体層
との界面にn型AlxGa1-xAs（0<x≦1）層を挿入すること
により、GaAsとZnSeの伝導帯不連続に起因する電子の障
壁が緩和され、発光素子の動作電圧が低減することが、
第43回応用物理学関係連合講演会講演予稿集（1996）第
3分冊、1073頁に記載されている。しかしながら、III-V
族半導体成長室においてGaAs基板にAlxGa1-xAs（0<x≦
1）層を形成した後に基板を移送し、II-VI族半導体成長
室においてII-VI族半導体を成長する場合、AlxGa1-xAs
表面が化学的に極めて活性であるため、移送中に不純物
が付着し、新たな結晶欠陥の発生要因になるという問題
がある。
との界面にn型AlxGa1-xAs（0<x≦1）層を挿入すること
により、GaAsとZnSeの伝導帯不連続に起因する電子の障
壁が緩和され、発光素子の動作電圧が低減することが、
第43回応用物理学関係連合講演会講演予稿集（1996）第
3分冊、1073頁に記載されている。しかしながら、III-V
族半導体成長室においてGaAs基板にAlxGa1-xAs（0<x≦
1）層を形成した後に基板を移送し、II-VI族半導体成長
室においてII-VI族半導体を成長する場合、AlxGa1-xAs
表面が化学的に極めて活性であるため、移送中に不純物
が付着し、新たな結晶欠陥の発生要因になるという問題
がある。
【００１４】II-VI族半導体レーザの素子寿命を実用レ
ベルまで伸長させるには、製造上の歩留まり確保という
観点も含めて、面積1×10-4cm2未満程度の電流注入領域
およびその周辺領域に結晶欠陥を全く存在させないこと
が不可欠である。そのためには、結晶欠陥密度を1×103
cm-2未満に抑制しなければならない。
ベルまで伸長させるには、製造上の歩留まり確保という
観点も含めて、面積1×10-4cm2未満程度の電流注入領域
およびその周辺領域に結晶欠陥を全く存在させないこと
が不可欠である。そのためには、結晶欠陥密度を1×103
cm-2未満に抑制しなければならない。
【００１５】本発明は、このような半導体結晶におい
て、III-V族半導体とII-VI族半導体との界面に発生する
結晶欠陥の密度を低減させることを目的とする。
て、III-V族半導体とII-VI族半導体との界面に発生する
結晶欠陥の密度を低減させることを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第1の発明によるヘテロエピタキシャル半
導体結晶は、III-V族半導体結晶上にZnTe層が形成され
ており、その上に少なくとも1層以上のII-VI族半導体結
晶層が形成されている。前記構成においては、III-V族
半導体結晶がGaAsであり、少なくとも1層以上のII-VI族
半導体結晶層が少なくともZnおよびSeを構成元素とする
ことが好ましい。また、III-V族半導体結晶上に形成さ
れたZnTe層の厚さが該III-V族半導体結晶に対する臨界
膜厚以下であることが好ましい。
に、本発明の第1の発明によるヘテロエピタキシャル半
導体結晶は、III-V族半導体結晶上にZnTe層が形成され
ており、その上に少なくとも1層以上のII-VI族半導体結
晶層が形成されている。前記構成においては、III-V族
半導体結晶がGaAsであり、少なくとも1層以上のII-VI族
半導体結晶層が少なくともZnおよびSeを構成元素とする
ことが好ましい。また、III-V族半導体結晶上に形成さ
れたZnTe層の厚さが該III-V族半導体結晶に対する臨界
膜厚以下であることが好ましい。
【００１７】第2の発明によるヘテロエピタキシャル半
導体結晶は、GaAs結晶上にBeTe層が形成されており、そ
の上に少なくとも1層以上のII-VI族半導体結晶層が形成
されている。前記構成においては、II-VI族半導体結晶
層のうち少なくとも1層以上がZnMgBeSeからなることが
好ましい。また、GaAs結晶上に形成されたZnTe層の厚さ
がGaAsに対する臨界膜厚以下であることが好ましい。
導体結晶は、GaAs結晶上にBeTe層が形成されており、そ
の上に少なくとも1層以上のII-VI族半導体結晶層が形成
されている。前記構成においては、II-VI族半導体結晶
層のうち少なくとも1層以上がZnMgBeSeからなることが
好ましい。また、GaAs結晶上に形成されたZnTe層の厚さ
がGaAsに対する臨界膜厚以下であることが好ましい。
【００１８】第3の発明によるヘテロエピタキシャル半
導体結晶は、III-V族半導体結晶上に形成されたII-VI族
半導体結晶層からなり、II-VI族半導体結晶とIII-V族半
導体結晶との界面から発生する結晶欠陥の密度を1×103
cm-2未満に低減するようなバッファ層がIII-V族半導体
結晶上に備えられている。前記構成においては、III-V
族半導体結晶上に形成されたバッファ層の厚さが該III-
V族半導体結晶に対する臨界膜厚以下であることが好ま
しい。
導体結晶は、III-V族半導体結晶上に形成されたII-VI族
半導体結晶層からなり、II-VI族半導体結晶とIII-V族半
導体結晶との界面から発生する結晶欠陥の密度を1×103
cm-2未満に低減するようなバッファ層がIII-V族半導体
結晶上に備えられている。前記構成においては、III-V
族半導体結晶上に形成されたバッファ層の厚さが該III-
V族半導体結晶に対する臨界膜厚以下であることが好ま
しい。
【００１９】第4の発明による半導体結晶製造装置は、
分子線エピタキシーを用いる装置であって、III-V族半
導体結晶を作製する第1の成長室と、II-VI族半導体結晶
を作製する第2の成長室と、前記第1の成長室と第2の成
長室を連結する基板移送室を有し、前記第1の成長室内
にZnTe層を形成するための加熱蒸発源が備えられてい
る。前記構成において、第1の成長室内にZnを充填した
加熱蒸発源とTeを充填した加熱蒸発源が備えられている
こと、あるいはZnTeを充填した加熱蒸発源が備えられて
いることが好ましい。
分子線エピタキシーを用いる装置であって、III-V族半
導体結晶を作製する第1の成長室と、II-VI族半導体結晶
を作製する第2の成長室と、前記第1の成長室と第2の成
長室を連結する基板移送室を有し、前記第1の成長室内
にZnTe層を形成するための加熱蒸発源が備えられてい
る。前記構成において、第1の成長室内にZnを充填した
加熱蒸発源とTeを充填した加熱蒸発源が備えられている
こと、あるいはZnTeを充填した加熱蒸発源が備えられて
いることが好ましい。
【００２０】第5の発明による半導体結晶製造方法は、
分子線エピタキシーを用いて、第1の成長室においてGaA
s基板上にGaAsエピタキシャル層を形成し、前記GaAs層
上にZnTe層を形成した後、基板移送室を経て第2の成長
室に搬送し、該第2の成長室において前記基板上にII-VI
族半導体結晶を形成する。
分子線エピタキシーを用いて、第1の成長室においてGaA
s基板上にGaAsエピタキシャル層を形成し、前記GaAs層
上にZnTe層を形成した後、基板移送室を経て第2の成長
室に搬送し、該第2の成長室において前記基板上にII-VI
族半導体結晶を形成する。
【００２１】第6の発明による半導体結晶製造方法は、
分子線エピタキシーを用いて、第1の成長室においてInP
基板上にInGaAsエピタキシャル層を形成し、前記InGaAs
層上にZnTe層を形成した後、基板移送室を経て第2の成
長室に搬送し、該第2の成長室において前記基板上にII-
VI族半導体結晶を形成する。
分子線エピタキシーを用いて、第1の成長室においてInP
基板上にInGaAsエピタキシャル層を形成し、前記InGaAs
層上にZnTe層を形成した後、基板移送室を経て第2の成
長室に搬送し、該第2の成長室において前記基板上にII-
VI族半導体結晶を形成する。
【００２２】第7の発明による半導体結晶製造方法は、
分子線エピタキシーを用いて、第1の成長室においてGaA
s基板上にGaAsエピタキシャル層を形成し、前記GaAs層
上にAlxGa1-xAs（0<x≦1）層を形成し、前記AlxGa1-xAs
層上にZnTe層を形成した後、基板移送室を経て第2の成
長室に搬送し、該第2の成長室において前記基板上にII-
VI族半導体結晶を形成する。
分子線エピタキシーを用いて、第1の成長室においてGaA
s基板上にGaAsエピタキシャル層を形成し、前記GaAs層
上にAlxGa1-xAs（0<x≦1）層を形成し、前記AlxGa1-xAs
層上にZnTe層を形成した後、基板移送室を経て第2の成
長室に搬送し、該第2の成長室において前記基板上にII-
VI族半導体結晶を形成する。
【００２３】第8の発明による半導体結晶製造装置は、
分子線エピタキシーを用いる装置であって、III-V族半
導体結晶を作製する第1の成長室と、 少なくともZnTe層
を形成するための加熱蒸発源が備えられた第2の成長室
と、II-VI族半導体結晶を作製する第3の成長室と、 前
記第1の成長室と第2の成長室と第3の成長室を連結する
基板移送室を有する。前記構成において、第2の成長室
内に少なくともZnを充填した加熱蒸発源とTeを充填した
加熱蒸発源が備えられていること、あるいは少なくとも
ZnTeを充填した加熱蒸発源が備えられていることが好ま
しい。
分子線エピタキシーを用いる装置であって、III-V族半
導体結晶を作製する第1の成長室と、 少なくともZnTe層
を形成するための加熱蒸発源が備えられた第2の成長室
と、II-VI族半導体結晶を作製する第3の成長室と、 前
記第1の成長室と第2の成長室と第3の成長室を連結する
基板移送室を有する。前記構成において、第2の成長室
内に少なくともZnを充填した加熱蒸発源とTeを充填した
加熱蒸発源が備えられていること、あるいは少なくとも
ZnTeを充填した加熱蒸発源が備えられていることが好ま
しい。
【００２４】第9の発明による半導体結晶製造方法は、
分子線エピタキシーを用いて、第1の成長室においてGaA
s基板上にGaAsエピタキシャル層を形成した後、基板移
送室を経て該基板を第2の成長室に搬送し、前記GaAs層
上に少なくともZnTe層を形成した後、基板移送室を経て
該基板を第3の成長室に搬送し、該基板上にII-VI族半導
体結晶を形成する。
分子線エピタキシーを用いて、第1の成長室においてGaA
s基板上にGaAsエピタキシャル層を形成した後、基板移
送室を経て該基板を第2の成長室に搬送し、前記GaAs層
上に少なくともZnTe層を形成した後、基板移送室を経て
該基板を第3の成長室に搬送し、該基板上にII-VI族半導
体結晶を形成する。
【００２５】第10の発明による半導体結晶製造方法は、
分子線エピタキシーを用いて、第1の成長室においてInP
基板上にInGaAsエピタキシャル層を形成した後、基板移
送室を経て該基板を第2の成長室に搬送し、前記InGaAs
層上に少なくともZnTe層を形成した後、基板移送室を経
て該基板を第3の成長室に搬送し、該基板上にII-VI族半
導体結晶を形成する。
分子線エピタキシーを用いて、第1の成長室においてInP
基板上にInGaAsエピタキシャル層を形成した後、基板移
送室を経て該基板を第2の成長室に搬送し、前記InGaAs
層上に少なくともZnTe層を形成した後、基板移送室を経
て該基板を第3の成長室に搬送し、該基板上にII-VI族半
導体結晶を形成する。
【００２６】第5、6、7、9および10の発明において、Zn
Te層の厚さは基板に対する臨界膜厚以下であることが好
ましい。また、第5および9の発明において、表面再構成
構造が(2×4)構造であるGaAsエピタキシャル層表面にZn
Te層を形成することが好ましい。また、第5、6、7、9お
よび10の発明において、ZnTe層を形成した後の表面再構
成構造が(2×1) 構造であることが好ましい。また、第6
および10の発明において、表面再構成構造が(2×4) 構
造であるInGaAsエピタキシャル層表面にZnTe層を形成す
ることが好ましい。
Te層の厚さは基板に対する臨界膜厚以下であることが好
ましい。また、第5および9の発明において、表面再構成
構造が(2×4)構造であるGaAsエピタキシャル層表面にZn
Te層を形成することが好ましい。また、第5、6、7、9お
よび10の発明において、ZnTe層を形成した後の表面再構
成構造が(2×1) 構造であることが好ましい。また、第6
および10の発明において、表面再構成構造が(2×4) 構
造であるInGaAsエピタキシャル層表面にZnTe層を形成す
ることが好ましい。
【００２７】第11の発明による半導体結晶製造装置は、
分子線エピタキシーを用いる装置であって、GaAs結晶を
作製する第1の成長室と、II-VI族半導体結晶を作製する
第2の成長室と、前記第1の成長室と第2の成長室を連結
する基板移送室を有し、前記第1の成長室内に、Beを充
填した加熱蒸発源およびTeを充填した加熱蒸発源の少な
くともいずれか一方が備えられている。
分子線エピタキシーを用いる装置であって、GaAs結晶を
作製する第1の成長室と、II-VI族半導体結晶を作製する
第2の成長室と、前記第1の成長室と第2の成長室を連結
する基板移送室を有し、前記第1の成長室内に、Beを充
填した加熱蒸発源およびTeを充填した加熱蒸発源の少な
くともいずれか一方が備えられている。
【００２８】第12の発明による半導体結晶製造装置は、
分子線エピタキシーを用いる装置であって、GaAs結晶を
作製する第1の成長室と、Beを充填した加熱蒸発源およ
びTeを充填した加熱蒸発源の少なくともいずれか一方が
備えられている第2の成長室と、II-VI族半導体結晶を作
製する第3の成長室と、前記第1の成長室と第2の成長室
と第3の成長室を連結する基板移送室を有する。
分子線エピタキシーを用いる装置であって、GaAs結晶を
作製する第1の成長室と、Beを充填した加熱蒸発源およ
びTeを充填した加熱蒸発源の少なくともいずれか一方が
備えられている第2の成長室と、II-VI族半導体結晶を作
製する第3の成長室と、前記第1の成長室と第2の成長室
と第3の成長室を連結する基板移送室を有する。
【００２９】第13の発明による半導体結晶製造方法は、
分子線エピタキシーを用いて、GaAs基板上にGaAsエピタ
キシャル層を形成し、前記GaAs層上にBe分子線を照射し
た後、II-VI族半導体結晶を形成する。
分子線エピタキシーを用いて、GaAs基板上にGaAsエピタ
キシャル層を形成し、前記GaAs層上にBe分子線を照射し
た後、II-VI族半導体結晶を形成する。
【００３０】第14の発明による半導体結晶製造方法は、
分子線エピタキシーを用いて、GaAs基板上にGaAsエピタ
キシャル層を形成し、前記GaAs層上にTe分子線を照射し
た後、II-VI族半導体結晶を形成する。
分子線エピタキシーを用いて、GaAs基板上にGaAsエピタ
キシャル層を形成し、前記GaAs層上にTe分子線を照射し
た後、II-VI族半導体結晶を形成する。
【００３１】第15の発明による半導体結晶製造方法は、
分子線エピタキシーを用いて、GaAs基板上にGaAsエピタ
キシャル層およびBeTe層を介してII-VI族半導体結晶を
形成する際、II-VI族半導体結晶を作製する成長室とは
異なる成長室でBeTe層を作製する。
分子線エピタキシーを用いて、GaAs基板上にGaAsエピタ
キシャル層およびBeTe層を介してII-VI族半導体結晶を
形成する際、II-VI族半導体結晶を作製する成長室とは
異なる成長室でBeTe層を作製する。
【００３２】第16の発明による半導体結晶製造装置は、
分子線エピタキシーを用いる装置であって、III-V族半
導体結晶を作製する第1の成長室と、II-VI族半導体結晶
を作製する第2の成長室と、前記第1の成長室と第2の成
長室を連結する基板移送室を有し、前記第1の成長室内
にZnSe層を形成するための加熱蒸発源が備えられてい
る。前記構成において、第1の成長室内にZnを充填した
加熱蒸発源とSeを充填した加熱蒸発源が備えられている
こと、あるいはZnSeを充填した加熱蒸発源が備えられて
いることが好ましい。また、第1の成長室内において、
基板保持部とSeを充填した加熱蒸発源との間に、あるい
は基板保持部とZnSeを充填した加熱蒸発源との間に分子
線を遮断するバルブ機構が備えられていることが好まし
い。
分子線エピタキシーを用いる装置であって、III-V族半
導体結晶を作製する第1の成長室と、II-VI族半導体結晶
を作製する第2の成長室と、前記第1の成長室と第2の成
長室を連結する基板移送室を有し、前記第1の成長室内
にZnSe層を形成するための加熱蒸発源が備えられてい
る。前記構成において、第1の成長室内にZnを充填した
加熱蒸発源とSeを充填した加熱蒸発源が備えられている
こと、あるいはZnSeを充填した加熱蒸発源が備えられて
いることが好ましい。また、第1の成長室内において、
基板保持部とSeを充填した加熱蒸発源との間に、あるい
は基板保持部とZnSeを充填した加熱蒸発源との間に分子
線を遮断するバルブ機構が備えられていることが好まし
い。
【００３３】第17の発明による半導体結晶製造方法は、
分子線エピタキシーを用いて、第1の成長室においてGaA
s基板上にGaAsエピタキシャル層を形成し、前記GaAs層
上にZnSe層を形成した後、基板移送室を経て第2の成長
室に搬送し、該第2の成長室において前記基板上にII-VI
族半導体結晶を形成する。
分子線エピタキシーを用いて、第1の成長室においてGaA
s基板上にGaAsエピタキシャル層を形成し、前記GaAs層
上にZnSe層を形成した後、基板移送室を経て第2の成長
室に搬送し、該第2の成長室において前記基板上にII-VI
族半導体結晶を形成する。
【００３４】第18の発明による半導体結晶製造方法は、
分子線エピタキシーを用いて、第1の成長室においてInP
基板上にInGaAsエピタキシャル層を形成し、前記InGaAs
層上にZnSe層を形成した後、基板移送室を経て第2の成
長室に搬送し、該第2の成長室において前記基板上にII-
VI族半導体結晶を形成する。
分子線エピタキシーを用いて、第1の成長室においてInP
基板上にInGaAsエピタキシャル層を形成し、前記InGaAs
層上にZnSe層を形成した後、基板移送室を経て第2の成
長室に搬送し、該第2の成長室において前記基板上にII-
VI族半導体結晶を形成する。
【００３５】第19の発明による半導体結晶製造方法は、
分子線エピタキシーを用いて、第1の成長室においてGaA
s基板上にGaAsエピタキシャル層を形成し、前記GaAs層
上にAlxGa1-xAs（0<x≦1）層を形成し、前記AlxGa1-xAs
層上にZnSe層を形成した後、基板移送室を経て第2の成
長室に搬送し、該第2の成長室において前記基板上にII-
VI族半導体結晶を形成する。
分子線エピタキシーを用いて、第1の成長室においてGaA
s基板上にGaAsエピタキシャル層を形成し、前記GaAs層
上にAlxGa1-xAs（0<x≦1）層を形成し、前記AlxGa1-xAs
層上にZnSe層を形成した後、基板移送室を経て第2の成
長室に搬送し、該第2の成長室において前記基板上にII-
VI族半導体結晶を形成する。
【００３６】第20の発明による半導体結晶製造装置は、
分子線エピタキシーを用いる装置であって、III-V族半
導体結晶を作製する第1の成長室と、ZnSe層を形成する
ための加熱蒸発源が備えられた第2の成長室と、II-VI族
半導体結晶を作製する第3の成長室と、 前記第1の成長
室と第2の成長室と第3の成長室を連結する基板移送室を
有する。前記構成において、第2の成長室内にZnを充填
した加熱蒸発源とSeを充填した加熱蒸発源が備えられて
いること、あるいはZnSeを充填した加熱蒸発源が備えら
れていることが好ましい。また、第2の成長室内におい
て、基板保持部とSeを充填した加熱蒸発源との間に、あ
るいは基板保持部とZnSeを充填した加熱蒸発源との間に
分子線を遮断するバルブ機構が備えられていることが好
ましい。
分子線エピタキシーを用いる装置であって、III-V族半
導体結晶を作製する第1の成長室と、ZnSe層を形成する
ための加熱蒸発源が備えられた第2の成長室と、II-VI族
半導体結晶を作製する第3の成長室と、 前記第1の成長
室と第2の成長室と第3の成長室を連結する基板移送室を
有する。前記構成において、第2の成長室内にZnを充填
した加熱蒸発源とSeを充填した加熱蒸発源が備えられて
いること、あるいはZnSeを充填した加熱蒸発源が備えら
れていることが好ましい。また、第2の成長室内におい
て、基板保持部とSeを充填した加熱蒸発源との間に、あ
るいは基板保持部とZnSeを充填した加熱蒸発源との間に
分子線を遮断するバルブ機構が備えられていることが好
ましい。
【００３７】第21の発明による半導体結晶製造方法は、
分子線エピタキシーを用いて、第1の成長室においてGaA
s基板上にGaAsエピタキシャル層を形成した後、基板移
送室を経て該基板を第2の成長室に搬送し、前記GaAs層
上にZnSe層を形成した後、基板移送室を経て該基板を第
3の成長室に搬送し、前記ZnSe層上にII-VI族半導体結晶
を形成する。
分子線エピタキシーを用いて、第1の成長室においてGaA
s基板上にGaAsエピタキシャル層を形成した後、基板移
送室を経て該基板を第2の成長室に搬送し、前記GaAs層
上にZnSe層を形成した後、基板移送室を経て該基板を第
3の成長室に搬送し、前記ZnSe層上にII-VI族半導体結晶
を形成する。
【００３８】第22の発明による半導体結晶製造方法は、
分子線エピタキシーを用いて、第1の成長室においてInP
基板上にInGaAsエピタキシャル層を形成した後、基板移
送室を経て該基板を第2の成長室に搬送し、前記InGaAs
層上にZnSe層を形成した後、基板移送室を経て該基板を
第3の成長室に搬送し、前記ZnSe層上にII-VI族半導体結
晶を形成することを特徴とする半導体結晶製造方法。
分子線エピタキシーを用いて、第1の成長室においてInP
基板上にInGaAsエピタキシャル層を形成した後、基板移
送室を経て該基板を第2の成長室に搬送し、前記InGaAs
層上にZnSe層を形成した後、基板移送室を経て該基板を
第3の成長室に搬送し、前記ZnSe層上にII-VI族半導体結
晶を形成することを特徴とする半導体結晶製造方法。
【００３９】第23の発明による半導体発光素子は、III-
V族半導体基板上に形成された複数のII-VI族半導体層か
らなり、III-V族半導体層上にZnTe層が備えられてい
る。前記構成においては、GaAs基板上にZnTe層が備えら
れていること、あるいはInP基板上にInGaAs層が備えら
れており、該InGaAs層上にZnTe層が備えられているこ
と、あるいはGaAs基板上にAlxGa1-xAs（0<x≦1）層が備
えられており、該AlxGa1-xAs層上にZnTe層が備えられて
いることが好ましい。また、III-V族半導体層上に形成
されたZnTe層の厚さが該III-V族半導体に対する臨界膜
厚以下であることが好ましい。
V族半導体基板上に形成された複数のII-VI族半導体層か
らなり、III-V族半導体層上にZnTe層が備えられてい
る。前記構成においては、GaAs基板上にZnTe層が備えら
れていること、あるいはInP基板上にInGaAs層が備えら
れており、該InGaAs層上にZnTe層が備えられているこ
と、あるいはGaAs基板上にAlxGa1-xAs（0<x≦1）層が備
えられており、該AlxGa1-xAs層上にZnTe層が備えられて
いることが好ましい。また、III-V族半導体層上に形成
されたZnTe層の厚さが該III-V族半導体に対する臨界膜
厚以下であることが好ましい。
【００４０】第24の発明による半導体発光素子は、GaAs
基板上に形成された複数のII-VI族半導体層からなる半
導体発光素子であって、GaAs層上にBeTe層が備えられて
いる。前記構成においては、GaAs層上に形成されたBeTe
層の厚さがGaAsに対する臨界膜厚以下であることが好ま
しい。
基板上に形成された複数のII-VI族半導体層からなる半
導体発光素子であって、GaAs層上にBeTe層が備えられて
いる。前記構成においては、GaAs層上に形成されたBeTe
層の厚さがGaAsに対する臨界膜厚以下であることが好ま
しい。
【００４１】第25の発明による半導体発光素子は、III-
V族半導体基板上に形成された複数のII-VI族半導体層か
らなり、活性層に存在する結晶欠陥の密度を1×103cm-2
未満に低減するようなバッファ層がIII-V族半導体層上
に備えられている。前記構成においては、III-V族半導
体層上に形成されたバッファ層の厚さが該III-V族半導
体に対する臨界膜厚以下であることが好ましい。
V族半導体基板上に形成された複数のII-VI族半導体層か
らなり、活性層に存在する結晶欠陥の密度を1×103cm-2
未満に低減するようなバッファ層がIII-V族半導体層上
に備えられている。前記構成においては、III-V族半導
体層上に形成されたバッファ層の厚さが該III-V族半導
体に対する臨界膜厚以下であることが好ましい。
【００４２】第26の発明による半導体発光素子は、p型I
II-V族半導体基板上に形成された複数のII-VI族半導体
層からなり、p型III-V族半導体層上に、Zn、Cd、Beおよ
びMgのうちの1種類以上の元素とS、SeおよびTeのうちの
1種類以上の元素とからなる1組以上の超格子バッファ層
を有し、該バッファ層の少なくとも一部にTeを含む。
II-V族半導体基板上に形成された複数のII-VI族半導体
層からなり、p型III-V族半導体層上に、Zn、Cd、Beおよ
びMgのうちの1種類以上の元素とS、SeおよびTeのうちの
1種類以上の元素とからなる1組以上の超格子バッファ層
を有し、該バッファ層の少なくとも一部にTeを含む。
【００４３】第27の発明による半導体発光素子は、p型I
II-V族半導体基板上に形成された複数のII-VI族半導体
層からなり、p型III-V族半導体層上に、Zn、Cd、Beおよ
びMgのうちの1種類以上の元素とS、SeおよびTeのうちの
1種類以上の元素とからなる1層以上の混晶層および1層
以上のZnTe層からなるバッファ層を有する。
II-V族半導体基板上に形成された複数のII-VI族半導体
層からなり、p型III-V族半導体層上に、Zn、Cd、Beおよ
びMgのうちの1種類以上の元素とS、SeおよびTeのうちの
1種類以上の元素とからなる1層以上の混晶層および1層
以上のZnTe層からなるバッファ層を有する。
【００４４】第28の発明による半導体発光素子は、p型I
II-V族半導体基板上に形成された複数のII-VI族半導体
層からなり、p型III-V族半導体層上に、1層以上のp型Zn
Se層と1層以上のp型BeTe層からなるバッファ層を有す
る。
II-V族半導体基板上に形成された複数のII-VI族半導体
層からなり、p型III-V族半導体層上に、1層以上のp型Zn
Se層と1層以上のp型BeTe層からなるバッファ層を有す
る。
【００４５】第29の発明による光ディスク装置は、第23
〜28のうちいずれかの発明による半導体レーザと、前記
半導体レーザから出射したレーザ光を記録媒体に集光す
る集光光学系と、前記記録媒体からの反射光を受光する
光検出器とを備えている。前記構成において、レーザ光
により記録媒体の情報を読み取ること、半導体レーザの
近傍に光検出器が設置されていること、光検出器はSiに
より構成され、Si表面に半導体レーザチップが設置され
ていること、半導体レーザチップはSi主面に形成された
凹部に配置され、出射したレーザ光はSiに形成されたマ
イクロミラーにより反射されてSi主面に対してほぼ垂直
方向に進むこと、マイクロミラーの表面には金属薄膜が
形成されていること、および、金属薄膜がAgあるいはAl
からなることが好ましい。
〜28のうちいずれかの発明による半導体レーザと、前記
半導体レーザから出射したレーザ光を記録媒体に集光す
る集光光学系と、前記記録媒体からの反射光を受光する
光検出器とを備えている。前記構成において、レーザ光
により記録媒体の情報を読み取ること、半導体レーザの
近傍に光検出器が設置されていること、光検出器はSiに
より構成され、Si表面に半導体レーザチップが設置され
ていること、半導体レーザチップはSi主面に形成された
凹部に配置され、出射したレーザ光はSiに形成されたマ
イクロミラーにより反射されてSi主面に対してほぼ垂直
方向に進むこと、マイクロミラーの表面には金属薄膜が
形成されていること、および、金属薄膜がAgあるいはAl
からなることが好ましい。
【００４６】
【発明の実施の形態】以下本発明によるヘテロエピタキ
シャル半導体結晶、その製造方法、その製造装置、半導
体発光素子およびこれを用いた光ディスク装置の実施の
形態を詳細に説明する。
シャル半導体結晶、その製造方法、その製造装置、半導
体発光素子およびこれを用いた光ディスク装置の実施の
形態を詳細に説明する。
【００４７】（実施の形態１）図１は第1の発明による
ヘテロエピタキシャル半導体結晶の実施の形態を模式的
に示す構造断面図である。半絶縁性GaAs(100)基板101上
に、GaAsバッファ層102、ZnTeバッファ層103、ZnSeバッ
ファ層104、n型ZnMgSSe層105が順次積層されている。
ヘテロエピタキシャル半導体結晶の実施の形態を模式的
に示す構造断面図である。半絶縁性GaAs(100)基板101上
に、GaAsバッファ層102、ZnTeバッファ層103、ZnSeバッ
ファ層104、n型ZnMgSSe層105が順次積層されている。
【００４８】基板として用いるIII-V族化合物半導体結
晶は本実施の形態で示したGaAs以外に、InP、GaP、InGa
As等が挙げられる。基板の電導型については、ｎ型、ｐ
型あるいは半絶縁性であってもよい。基板面方位につい
ては本実施の形態では(100)面を用いたが、(100)面から
[111]Aあるいは[111]B方向へ傾斜した面を用いてもよ
い。例えば、[111]B方向へ15.8*傾斜した(511)B面を用
いることができる。
晶は本実施の形態で示したGaAs以外に、InP、GaP、InGa
As等が挙げられる。基板の電導型については、ｎ型、ｐ
型あるいは半絶縁性であってもよい。基板面方位につい
ては本実施の形態では(100)面を用いたが、(100)面から
[111]Aあるいは[111]B方向へ傾斜した面を用いてもよ
い。例えば、[111]B方向へ15.8*傾斜した(511)B面を用
いることができる。
【００４９】基板上にエピタキシャル成長されるII-VI
族化合物半導体結晶の組成は、基板との界面でミスフィ
ット転位が発生しないよう、基板にほぼ格子整合する組
成を選ぶことが好ましい。GaAs、InGaAsおよびGaP基板
の場合には、例えばZnMgSSe系やZnMgBeSe系が選ばれ
る。InP基板の場合には、例えばZnCdMgSe系やZnMgSeTe
系が選ばれる。また、基板との格子不整の大きい組成を
用いる場合は、その層の厚さが臨界膜厚を越えないよう
に選ぶことが好ましい。
族化合物半導体結晶の組成は、基板との界面でミスフィ
ット転位が発生しないよう、基板にほぼ格子整合する組
成を選ぶことが好ましい。GaAs、InGaAsおよびGaP基板
の場合には、例えばZnMgSSe系やZnMgBeSe系が選ばれ
る。InP基板の場合には、例えばZnCdMgSe系やZnMgSeTe
系が選ばれる。また、基板との格子不整の大きい組成を
用いる場合は、その層の厚さが臨界膜厚を越えないよう
に選ぶことが好ましい。
【００５０】GaAsバッファ層102は、原子配列のレベル
で表面を平坦化し、その上に積層されるII-VI族化合物
半導体の結晶欠陥の密度を低減し、高品質なヘテロエピ
タキシャル結晶を得るために設けられる。厚さは例えば
0.3mmである。n型不純物としては例えばSiが、p型不純
物としては例えばZnが用いられる。
で表面を平坦化し、その上に積層されるII-VI族化合物
半導体の結晶欠陥の密度を低減し、高品質なヘテロエピ
タキシャル結晶を得るために設けられる。厚さは例えば
0.3mmである。n型不純物としては例えばSiが、p型不純
物としては例えばZnが用いられる。
【００５１】ZnTeバッファ層103は、II-VI族化合物半導
体の成長初期過程において成長雰囲気中のSやSeが直接G
aAsバッファ層102に付着してGa-Se結合やGa-S結合を形
成して結晶欠陥となり、ヘテロエピタキシャル結晶の結
晶品質が低下するのを防ぐために設けられる。ZnTeは格
子定数が0.61024nmであり、GaAsに対して＋7.9％の格子
不整があるため、臨界膜厚は5nmつまり16分子層程度で
ある。そのためZnTeバッファ層103の厚さは、例えば1.2
nmつまり4分子層に選ばれる。
体の成長初期過程において成長雰囲気中のSやSeが直接G
aAsバッファ層102に付着してGa-Se結合やGa-S結合を形
成して結晶欠陥となり、ヘテロエピタキシャル結晶の結
晶品質が低下するのを防ぐために設けられる。ZnTeは格
子定数が0.61024nmであり、GaAsに対して＋7.9％の格子
不整があるため、臨界膜厚は5nmつまり16分子層程度で
ある。そのためZnTeバッファ層103の厚さは、例えば1.2
nmつまり4分子層に選ばれる。
【００５２】ZnSeバッファ層104は、その上に形成され
るn型ZnMgSSe層105の成長初期過程において2次元核生成
・成長を促進させるために設けられる。ZnSeは格子定数
が0.56693nmであり、GaAsに対して＋0.28％の格子不整
があるため、臨界膜厚は150nm程度である。そのためZnS
eバッファ層104の厚さは、例えば30nmに選ばれる。
るn型ZnMgSSe層105の成長初期過程において2次元核生成
・成長を促進させるために設けられる。ZnSeは格子定数
が0.56693nmであり、GaAsに対して＋0.28％の格子不整
があるため、臨界膜厚は150nm程度である。そのためZnS
eバッファ層104の厚さは、例えば30nmに選ばれる。
【００５３】n型ZnMgSSe層105の組成はMg混晶比0.1、S
混晶比0.2であり、この組成を有するZnMgSSeはGaAsと格
子整合する。また、室温でのバンドギャップは2.86eVで
ある。ZnMgSSeはその組成を選ぶことにより、GaAsと格
子整合させながら、バンドギャップを2.7eVから3.1eV程
度の間で変化させることができる。n型ZnMgSSe層105の
厚さは例えば1.5mm、有効ドナー密度は例えば3×1017cm
-3であり、ｎ型不純物としては例えばClが用いられる。
本実施の形態ではこの層のみn型不純物を添加したが、
フォトルミネッセンススペクトルや蛍光顕微鏡による結
晶品質の評価を容易に行うためであり、この層に限らず
各層の不純物はn型であっても、p型であっても、また無
添加であってもかまわず、不純物密度が1019cm-3程度以
下であれば結晶品質の低下はない。
混晶比0.2であり、この組成を有するZnMgSSeはGaAsと格
子整合する。また、室温でのバンドギャップは2.86eVで
ある。ZnMgSSeはその組成を選ぶことにより、GaAsと格
子整合させながら、バンドギャップを2.7eVから3.1eV程
度の間で変化させることができる。n型ZnMgSSe層105の
厚さは例えば1.5mm、有効ドナー密度は例えば3×1017cm
-3であり、ｎ型不純物としては例えばClが用いられる。
本実施の形態ではこの層のみn型不純物を添加したが、
フォトルミネッセンススペクトルや蛍光顕微鏡による結
晶品質の評価を容易に行うためであり、この層に限らず
各層の不純物はn型であっても、p型であっても、また無
添加であってもかまわず、不純物密度が1019cm-3程度以
下であれば結晶品質の低下はない。
【００５４】上記ヘテロエピタキシャル半導体結晶の製
造方法としては、分子線エピタキシー（以下、MBEと略
す）法や有機金属気相成長（以下、MOVPEと略す）法が
挙げられる。1mm/h程度の成長速度を用いた場合、 ZnTe
バッファ層103は5〜10秒以内で形成されることになる
が、層厚の制御は成長時間の制御により十分なされる。
分子層あるいは原子層レベルの精密な制御が必要な場合
は、高速電子線回折による成長表面のモニタや、原子層
エピタキシー（以下、ALEと略す）法あるいはマイグレ
ーションエンハンストエピタキシー（以下、MEEと略
す）法を適宜併用することができる。
造方法としては、分子線エピタキシー（以下、MBEと略
す）法や有機金属気相成長（以下、MOVPEと略す）法が
挙げられる。1mm/h程度の成長速度を用いた場合、 ZnTe
バッファ層103は5〜10秒以内で形成されることになる
が、層厚の制御は成長時間の制御により十分なされる。
分子層あるいは原子層レベルの精密な制御が必要な場合
は、高速電子線回折による成長表面のモニタや、原子層
エピタキシー（以下、ALEと略す）法あるいはマイグレ
ーションエンハンストエピタキシー（以下、MEEと略
す）法を適宜併用することができる。
【００５５】上記構成のヘテロエピタキシャル半導体結
晶の表面を蛍光顕微鏡により観察したところ、結晶欠陥
に起因する非発光領域が暗点として存在し、その密度は
4.3×102cm-2であった。また、0.2％ブロムメタノール
または濃塩酸で結晶表面をエッチングしたところ、エッ
チピットが観察され、その密度は前述の暗点密度と一致
した。エッチピットを透過電子顕微鏡で観察したとこ
ろ、II-VI半導体層とGaAs層との界面から発生し、(111)
面上に[011]方向に伸びる積層欠陥対が存在した。
晶の表面を蛍光顕微鏡により観察したところ、結晶欠陥
に起因する非発光領域が暗点として存在し、その密度は
4.3×102cm-2であった。また、0.2％ブロムメタノール
または濃塩酸で結晶表面をエッチングしたところ、エッ
チピットが観察され、その密度は前述の暗点密度と一致
した。エッチピットを透過電子顕微鏡で観察したとこ
ろ、II-VI半導体層とGaAs層との界面から発生し、(111)
面上に[011]方向に伸びる積層欠陥対が存在した。
【００５６】一方、比較のため、図2に構造を示したZnT
eバッファ層のない従来構成のヘテロエピタキシャル半
導体結晶に対して同様の評価を行ったところ、同様の積
層欠陥が存在し、その密度は3.6×103cm-2であった。ま
た、室温におけるバンド端発光強度を比較すると、本発
明によるヘテロエピタキシャル半導体結晶の方が約2.8
倍大きかった。なお、2結晶X線ロッキングカーブの半値
幅はいずれも20arc secであった。
eバッファ層のない従来構成のヘテロエピタキシャル半
導体結晶に対して同様の評価を行ったところ、同様の積
層欠陥が存在し、その密度は3.6×103cm-2であった。ま
た、室温におけるバンド端発光強度を比較すると、本発
明によるヘテロエピタキシャル半導体結晶の方が約2.8
倍大きかった。なお、2結晶X線ロッキングカーブの半値
幅はいずれも20arc secであった。
【００５７】TeがSeやSと異なり積層欠陥の発生を抑制
する理由は定かではないが、TeはSやSeに比べて蒸気圧
が低いこと、また積層欠陥の核となる可能性のあるGa-T
e結合は、Ga-S結合やGa-Se結合に比べて結合エネルギー
が小さく、化学的に不安定であること等から、Ga-Te結
合が形成されにくいためであると考えられる。
する理由は定かではないが、TeはSやSeに比べて蒸気圧
が低いこと、また積層欠陥の核となる可能性のあるGa-T
e結合は、Ga-S結合やGa-Se結合に比べて結合エネルギー
が小さく、化学的に不安定であること等から、Ga-Te結
合が形成されにくいためであると考えられる。
【００５８】以上のことから、本実施の形態によれば、
II-VI族半導体ヘテロエピタキシャル結晶の積層欠陥密
度を低減させることができる。そのため、これらの結晶
を応用して構成される発光ダイオード、半導体レーザ、
光変調器、非線形光学素子、光スイッチ、フォトダイオ
ード、その他の受発光素子等のオプトエレクトロニクス
素子は、動作中の劣化が抑制され高い信頼性を得ること
ができる。
II-VI族半導体ヘテロエピタキシャル結晶の積層欠陥密
度を低減させることができる。そのため、これらの結晶
を応用して構成される発光ダイオード、半導体レーザ、
光変調器、非線形光学素子、光スイッチ、フォトダイオ
ード、その他の受発光素子等のオプトエレクトロニクス
素子は、動作中の劣化が抑制され高い信頼性を得ること
ができる。
【００５９】（実施の形態2）第2の発明によるヘテロエ
ピタキシャル半導体結晶は、前掲の図1に示したヘテロ
エピタキシャル半導体結晶におけるZnTeバッファ層103
の代わりにBeTeバッファ層が、またn型ZnMgSSe層105の
代わりにn型ZnMgBeSe層が積層されているものである。
ピタキシャル半導体結晶は、前掲の図1に示したヘテロ
エピタキシャル半導体結晶におけるZnTeバッファ層103
の代わりにBeTeバッファ層が、またn型ZnMgSSe層105の
代わりにn型ZnMgBeSe層が積層されているものである。
【００６０】以下、第2の発明によるヘテロエピタキシ
ャル半導体結晶の実施の形態として、前述した実施の形
態1と異なる点についてのみ述べる。
ャル半導体結晶の実施の形態として、前述した実施の形
態1と異なる点についてのみ述べる。
【００６１】BeTeバッファ層は、II-VI族化合物半導体
の成長初期過程において成長雰囲気中のSやSeが直接GaA
sバッファ層に付着してGa-Se結合やGa-S結合を形成して
結晶欠陥となり、ヘテロエピタキシャル結晶の結晶品質
が低下するのを防ぐために設けられる。BeTeは格子定数
が0.56269nmであり、GaAsに対して−0.47%の格子不整が
あるため、臨界膜厚は90nm程度である。そのためBeTeバ
ッファ層の厚さは、例えば20nmに選ばれる。
の成長初期過程において成長雰囲気中のSやSeが直接GaA
sバッファ層に付着してGa-Se結合やGa-S結合を形成して
結晶欠陥となり、ヘテロエピタキシャル結晶の結晶品質
が低下するのを防ぐために設けられる。BeTeは格子定数
が0.56269nmであり、GaAsに対して−0.47%の格子不整が
あるため、臨界膜厚は90nm程度である。そのためBeTeバ
ッファ層の厚さは、例えば20nmに選ばれる。
【００６２】n型ZnMgBeSe層の組成はMg混晶比0.1、Be混
晶比0.1であり、この組成を有するZnMgBeSeはGaAsとほ
ぼ格子整合する。また、室温でのバンドギャップは2.89
eVである。ZnMgBeSeはその組成を選ぶことにより、GaAs
と格子整合させながら、バンドギャップを2.7eVから3.2
eV程度の間で変化させることができる。n型ZnMgBeSe層
の厚さは例えば1.5mm、有効ドナー密度は例えば5×1017
cm-3であり、ｎ型不純物としては例えばClが用いられ
る。
晶比0.1であり、この組成を有するZnMgBeSeはGaAsとほ
ぼ格子整合する。また、室温でのバンドギャップは2.89
eVである。ZnMgBeSeはその組成を選ぶことにより、GaAs
と格子整合させながら、バンドギャップを2.7eVから3.2
eV程度の間で変化させることができる。n型ZnMgBeSe層
の厚さは例えば1.5mm、有効ドナー密度は例えば5×1017
cm-3であり、ｎ型不純物としては例えばClが用いられ
る。
【００６３】上記構成の半導体結晶について実施の形態
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は6.7×102cm-2であった。
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は6.7×102cm-2であった。
【００６４】BeTeがZnSe等と異なり積層欠陥の発生を抑
制する理由は定かではないが、TeはSやSeに比べて蒸気
圧が低いこと、また積層欠陥の核となる可能性のあるGa
-Te結合は、Ga-S結合やGa-Se結合に比べて結合エネルギ
ーが小さく、化学的に不安定であること、またBeはZnに
比べて付着係数が高いこと等から、Ga-Te結合が形成さ
れにくいためであると考えられる。また、II-VI族半導
体はイオン結合性が高く、積層欠陥生成エネルギーが低
いために積層欠陥が発生しやすいと考えられるが、Beは
共有結合性が高いので、積層欠陥の発生を抑制する効果
があると考えられる。
制する理由は定かではないが、TeはSやSeに比べて蒸気
圧が低いこと、また積層欠陥の核となる可能性のあるGa
-Te結合は、Ga-S結合やGa-Se結合に比べて結合エネルギ
ーが小さく、化学的に不安定であること、またBeはZnに
比べて付着係数が高いこと等から、Ga-Te結合が形成さ
れにくいためであると考えられる。また、II-VI族半導
体はイオン結合性が高く、積層欠陥生成エネルギーが低
いために積層欠陥が発生しやすいと考えられるが、Beは
共有結合性が高いので、積層欠陥の発生を抑制する効果
があると考えられる。
【００６５】なお、実施の形態1および2で述べたZnTeバ
ッファ層およびBeTeバッファ層以外にも、II-VI族半導
体結晶とIII-V族半導体結晶との界面から発生する結晶
欠陥の密度を1×103cm-2未満に低減する作用を有するバ
ッファ層材料があれば、それをIII-V族半導体結晶上に
備えることができる。
ッファ層およびBeTeバッファ層以外にも、II-VI族半導
体結晶とIII-V族半導体結晶との界面から発生する結晶
欠陥の密度を1×103cm-2未満に低減する作用を有するバ
ッファ層材料があれば、それをIII-V族半導体結晶上に
備えることができる。
【００６６】（実施の形態3）図3は第4の発明による半
導体結晶製造装置（MBE装置）の実施の形態を模式的に
示す概念図である。このMBE装置は、ロードロック室30
1、III-V族半導体成長室302、基板移送室303およびII-V
I族半導体成長室304により構成される。各室はゲートバ
ルブにより仕切られており、それぞれに排気装置を備
え、ロードロック室301を除いて真空度は10-10Torr台に
保たれる。成長室は少なくとも基板保持加熱機構305と
加熱蒸発源306〜312を備えており、さらに高速電子線回
折像観察装置、残留ガス分析装置および基板温度の測定
手段等も付加される。
導体結晶製造装置（MBE装置）の実施の形態を模式的に
示す概念図である。このMBE装置は、ロードロック室30
1、III-V族半導体成長室302、基板移送室303およびII-V
I族半導体成長室304により構成される。各室はゲートバ
ルブにより仕切られており、それぞれに排気装置を備
え、ロードロック室301を除いて真空度は10-10Torr台に
保たれる。成長室は少なくとも基板保持加熱機構305と
加熱蒸発源306〜312を備えており、さらに高速電子線回
折像観察装置、残留ガス分析装置および基板温度の測定
手段等も付加される。
【００６７】例えば、図1に示したヘテロエピタキシャ
ル半導体結晶を製造するためには、III-V族半導体成長
室302には例えばGaを充填した加熱蒸発源306、Asを充填
した加熱蒸発源307およびZnTeを充填した加熱蒸発源308
が備えられ、II-VI族半導体成長室304には例えばZnSeを
充填した加熱蒸発源309、ZnSを充填した加熱蒸発源31
0、Mgを充填した加熱蒸発源311およびZnCl2を充填した
加熱蒸発源312が備えられる。本実施の形態では、III-V
族半導体成長室302にZnTeを充填した加熱蒸発源308を備
えたが、この代わりにZnを充填した加熱蒸発源およびTe
を充填した加熱蒸発源を備えてもかまわない。また同様
に、II-VI族半導体成長室304におけるZnSeを充填した加
熱蒸発源309やZnSを充填した加熱蒸発源310の代わり
に、Znを充填した加熱蒸発源およびSeを充填した加熱蒸
発源やSを充填した加熱蒸発源を備えてもかまわない。
ル半導体結晶を製造するためには、III-V族半導体成長
室302には例えばGaを充填した加熱蒸発源306、Asを充填
した加熱蒸発源307およびZnTeを充填した加熱蒸発源308
が備えられ、II-VI族半導体成長室304には例えばZnSeを
充填した加熱蒸発源309、ZnSを充填した加熱蒸発源31
0、Mgを充填した加熱蒸発源311およびZnCl2を充填した
加熱蒸発源312が備えられる。本実施の形態では、III-V
族半導体成長室302にZnTeを充填した加熱蒸発源308を備
えたが、この代わりにZnを充填した加熱蒸発源およびTe
を充填した加熱蒸発源を備えてもかまわない。また同様
に、II-VI族半導体成長室304におけるZnSeを充填した加
熱蒸発源309やZnSを充填した加熱蒸発源310の代わり
に、Znを充填した加熱蒸発源およびSeを充填した加熱蒸
発源やSを充填した加熱蒸発源を備えてもかまわない。
【００６８】このMBE装置では、III-V族半導体成長室30
2において基板上にIII-V族半導体結晶を形成した直後、
Te以外のVI族分子が存在しない雰囲気中でZnTe層を形成
することができるので、II-VI族半導体とGaAsとの界面
におけるGa-Se結合やGa-S結合の形成を阻止し、これら
に起因する積層欠陥の発生を抑制できる。
2において基板上にIII-V族半導体結晶を形成した直後、
Te以外のVI族分子が存在しない雰囲気中でZnTe層を形成
することができるので、II-VI族半導体とGaAsとの界面
におけるGa-Se結合やGa-S結合の形成を阻止し、これら
に起因する積層欠陥の発生を抑制できる。
【００６９】なお、III-V族半導体に対してII族元素はp
型不純物として、またVI族元素はn型不純物として作用
するので、III-V族半導体成長室にII族およびVI族の加
熱蒸発源を備えることは不純物密度制御に関して懸念さ
れるが、例えばII-VI族半導体発光素子におけるIII-V族
半導体バッファ層の不純物密度制御に関しては全く問題
ないことを確認した。
型不純物として、またVI族元素はn型不純物として作用
するので、III-V族半導体成長室にII族およびVI族の加
熱蒸発源を備えることは不純物密度制御に関して懸念さ
れるが、例えばII-VI族半導体発光素子におけるIII-V族
半導体バッファ層の不純物密度制御に関しては全く問題
ないことを確認した。
【００７０】（実施の形態4）第5の発明による半導体結
晶製造方法（MBE法）を、図1に示したヘテロエピタキシ
ャル半導体結晶の製造に即して図3を用いて説明する。
基板には半絶縁性GaAs(100)基板101を用いた。基板はロ
ードロック室301において350℃でプリベークされた後、
基板移送室303を経てIII-V族半導体成長室302に搬送さ
れる。III-V族半導体成長室302において、Asを充填した
加熱蒸発源307よりAs分子線を照射しながらGaAs基板101
を約600℃まで加熱して自然酸化膜の除去を行った後、G
aおよびAs分子線を照射することによりGaAsバッファ層1
02（層厚0.3mm）を成長させた。GaおよびAs分子線強度
をそれぞれ5×10-7および1×10-5Torrとし、基板温度を
590℃とした。成長速度は0.9mm/hであった。
晶製造方法（MBE法）を、図1に示したヘテロエピタキシ
ャル半導体結晶の製造に即して図3を用いて説明する。
基板には半絶縁性GaAs(100)基板101を用いた。基板はロ
ードロック室301において350℃でプリベークされた後、
基板移送室303を経てIII-V族半導体成長室302に搬送さ
れる。III-V族半導体成長室302において、Asを充填した
加熱蒸発源307よりAs分子線を照射しながらGaAs基板101
を約600℃まで加熱して自然酸化膜の除去を行った後、G
aおよびAs分子線を照射することによりGaAsバッファ層1
02（層厚0.3mm）を成長させた。GaおよびAs分子線強度
をそれぞれ5×10-7および1×10-5Torrとし、基板温度を
590℃とした。成長速度は0.9mm/hであった。
【００７１】GaAsバッファ層102の成長後、基板温度を2
70℃まで下げてGaAsバッファ層102の表面にZnTeを充填
した加熱蒸発源308から分子線を照射することにより、Z
nTeバッファ層103（層厚1.2nm）を形成した。加熱蒸発
源308からの分子線強度は1×10-7Torr、成長時間は6秒
間とした。表面再構成構造はGaAsのAs安定化面を示す(2
×4)構造からZnTeの成長開始と同時に Te安定化面を示
す(2×1)構造に変化することが高速電子線回折により確
認された。
70℃まで下げてGaAsバッファ層102の表面にZnTeを充填
した加熱蒸発源308から分子線を照射することにより、Z
nTeバッファ層103（層厚1.2nm）を形成した。加熱蒸発
源308からの分子線強度は1×10-7Torr、成長時間は6秒
間とした。表面再構成構造はGaAsのAs安定化面を示す(2
×4)構造からZnTeの成長開始と同時に Te安定化面を示
す(2×1)構造に変化することが高速電子線回折により確
認された。
【００７２】GaAsバッファ層102およびZnTeバッファ層1
03を形成した基板101を基板移送室303を経てII-VI族半
導体成長室304に搬送した。基板移送室303の真空度は1
×10-10Torrであった。II-VI族半導体成長室304におい
て、ZnTeバッファ層103上にZnSeバッファ層104（層厚30
nm）およびn型ZnMgSSe層105（層厚1.5mm、有効ドナー密
度3×1017cm-3）を積層した。n型不純物原料としてZnCl
2を用いた。n型ZnMgSSe層105成長中の基板温度は290
℃、成長速度は0.7mm/hとした。一般に、MBE法によるII
-VI族半導体結晶成長中の基板温度は200〜350℃に維持
されることが好ましく、成長速度は0.4〜3.0 mm/hが好
ましい。
03を形成した基板101を基板移送室303を経てII-VI族半
導体成長室304に搬送した。基板移送室303の真空度は1
×10-10Torrであった。II-VI族半導体成長室304におい
て、ZnTeバッファ層103上にZnSeバッファ層104（層厚30
nm）およびn型ZnMgSSe層105（層厚1.5mm、有効ドナー密
度3×1017cm-3）を積層した。n型不純物原料としてZnCl
2を用いた。n型ZnMgSSe層105成長中の基板温度は290
℃、成長速度は0.7mm/hとした。一般に、MBE法によるII
-VI族半導体結晶成長中の基板温度は200〜350℃に維持
されることが好ましく、成長速度は0.4〜3.0 mm/hが好
ましい。
【００７３】上記構成の半導体結晶の積層欠陥密度は4.
3×102cm-2であった。 （実施の形態5）第6の発明による半導体結晶製造方法に
より図4に示したヘテロエピタキシャル半導体結晶を成
長させた。基板には半絶縁性InP(100)基板401を用い
た。基板はロードロック室において350℃でプリベーク
された後、基板移送室を経てIII-V族半導体成長室に搬
送される。III-V族半導体成長室には加熱蒸発源としてI
n、Ga、AsおよびZnTeが備えられている。Asを充填した
加熱蒸発源よりAs分子線を照射しながらInP基板401を52
0℃まで加熱して自然酸化膜の除去を行った後、In、Ga
およびAsの分子線を照射することによりInGaAsバッファ
層402（層厚0.5mm)を成長させた。In混晶比は0.47であ
り、この組成はInPとほぼ格子整合する。InGaAsバッフ
ァ層402は、原子配列のレベルで表面を平坦化し、その
上に積層されるII-VI族化合物半導体の結晶欠陥の密度
を低減し、高品質なヘテロエピタキシャル結晶を得るた
めに設けられる。In、GaおよびAs分子線強度はそれぞれ
3×10-7、3×10-7および1×10-5Torrとした。
3×102cm-2であった。 （実施の形態5）第6の発明による半導体結晶製造方法に
より図4に示したヘテロエピタキシャル半導体結晶を成
長させた。基板には半絶縁性InP(100)基板401を用い
た。基板はロードロック室において350℃でプリベーク
された後、基板移送室を経てIII-V族半導体成長室に搬
送される。III-V族半導体成長室には加熱蒸発源としてI
n、Ga、AsおよびZnTeが備えられている。Asを充填した
加熱蒸発源よりAs分子線を照射しながらInP基板401を52
0℃まで加熱して自然酸化膜の除去を行った後、In、Ga
およびAsの分子線を照射することによりInGaAsバッファ
層402（層厚0.5mm)を成長させた。In混晶比は0.47であ
り、この組成はInPとほぼ格子整合する。InGaAsバッフ
ァ層402は、原子配列のレベルで表面を平坦化し、その
上に積層されるII-VI族化合物半導体の結晶欠陥の密度
を低減し、高品質なヘテロエピタキシャル結晶を得るた
めに設けられる。In、GaおよびAs分子線強度はそれぞれ
3×10-7、3×10-7および1×10-5Torrとした。
【００７４】InGaAsバッファ層402の成長後、基板温度
を300℃まで下げてInGaAsバッファ層402の表面にZnTeを
充填した加熱蒸発源から分子線を照射することにより、
ZnTeバッファ層403を形成した。ZnTeはInPに対して＋4.
0％の格子不整があるため、臨界膜厚は10nm程度であ
る。そのためZnTeバッファ層403の厚さは、例えば3nmつ
まり10分子層に選ばれる。加熱蒸発源からの分子線強度
は1×10-7Torr、成長時間は25秒間とした。表面再構成
構造はInGaAsの(2×4)構造からZnTeの成長開始と同時に
Te安定化面を示す (2×1)構造に変化することが高速電
子線回折により確認された。
を300℃まで下げてInGaAsバッファ層402の表面にZnTeを
充填した加熱蒸発源から分子線を照射することにより、
ZnTeバッファ層403を形成した。ZnTeはInPに対して＋4.
0％の格子不整があるため、臨界膜厚は10nm程度であ
る。そのためZnTeバッファ層403の厚さは、例えば3nmつ
まり10分子層に選ばれる。加熱蒸発源からの分子線強度
は1×10-7Torr、成長時間は25秒間とした。表面再構成
構造はInGaAsの(2×4)構造からZnTeの成長開始と同時に
Te安定化面を示す (2×1)構造に変化することが高速電
子線回折により確認された。
【００７５】InGaAsバッファ層402およびZnTeバッファ
層403を形成した基板401を基板移送室を経てII-VI族半
導体成長室に搬送した。基板移送室の真空度は1×10-10
Torrであった。II-VI族半導体成長室には加熱蒸発源と
して例えばZnSe、Cd、MgおよびZnCl2が備えられてい
る。II-VI族半導体成長室において、ZnTeバッファ層403
上にZnSeバッファ層404およびn型ZnCdMgSe層405を積層
した。ZnSeバッファ層404は、その上に形成されるn型Zn
MgCdSe層405の成長初期過程において2次元核生成・成長
を促進させるために設けられる。ZnSeはInPに対して−
3.4％の格子不整があるため、臨界膜厚は12nm程度であ
る。そのためZnSeバッファ層404の厚さは、例えば7nmに
選ばれる。
層403を形成した基板401を基板移送室を経てII-VI族半
導体成長室に搬送した。基板移送室の真空度は1×10-10
Torrであった。II-VI族半導体成長室には加熱蒸発源と
して例えばZnSe、Cd、MgおよびZnCl2が備えられてい
る。II-VI族半導体成長室において、ZnTeバッファ層403
上にZnSeバッファ層404およびn型ZnCdMgSe層405を積層
した。ZnSeバッファ層404は、その上に形成されるn型Zn
MgCdSe層405の成長初期過程において2次元核生成・成長
を促進させるために設けられる。ZnSeはInPに対して−
3.4％の格子不整があるため、臨界膜厚は12nm程度であ
る。そのためZnSeバッファ層404の厚さは、例えば7nmに
選ばれる。
【００７６】n型ZnCdMgSe層405の組成はCd混晶比0.38、
Mg混晶比0.27であり、この組成を有するZnCdMgSeはInP
と格子整合する。また、室温でのバンドギャップは2.5e
Vである。ZnCdMgSeはその組成を選ぶことにより、InPと
格子整合させながら、バンドギャップを2.2eVから2.9eV
程度の間で変化させることができる。n型ZnCdMgSe層405
の厚さは例えば1.5mm、有効ドナー密度は例えば2×1017
cm-3である。n型不純物原料にはZnCl2を用いた。本実施
の形態ではこの層のみn型不純物を添加したが、フォト
ルミネッセンススペクトルや蛍光顕微鏡による結晶品質
の評価を容易に行うためであり、この層に限らず各層の
不純物はn型であっても、p型であっても、また無添加で
あってもかまわず、不純物密度が1019cm-3程度以下であ
れば結晶品質の低下はない。
Mg混晶比0.27であり、この組成を有するZnCdMgSeはInP
と格子整合する。また、室温でのバンドギャップは2.5e
Vである。ZnCdMgSeはその組成を選ぶことにより、InPと
格子整合させながら、バンドギャップを2.2eVから2.9eV
程度の間で変化させることができる。n型ZnCdMgSe層405
の厚さは例えば1.5mm、有効ドナー密度は例えば2×1017
cm-3である。n型不純物原料にはZnCl2を用いた。本実施
の形態ではこの層のみn型不純物を添加したが、フォト
ルミネッセンススペクトルや蛍光顕微鏡による結晶品質
の評価を容易に行うためであり、この層に限らず各層の
不純物はn型であっても、p型であっても、また無添加で
あってもかまわず、不純物密度が1019cm-3程度以下であ
れば結晶品質の低下はない。
【００７７】上記構成の半導体結晶について実施の形態
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は7.3×102cm-2であった。
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は7.3×102cm-2であった。
【００７８】（実施の形態6）第7の発明による半導体結
晶製造方法により図5に示したヘテロエピタキシャル半
導体結晶を成長させた。基板には半絶縁性GaAs(100)基
板501を用いた。基板はロードロック室において350℃で
プリベークされた後、基板移送室を経てIII-V族半導体
成長室に搬送される。III-V族半導体成長室には加熱蒸
発源としてAl、Ga、As、ZnおよびTeが備えられている。
As分子線を照射しながらGaAs基板501を約600℃まで加熱
して自然酸化膜の除去を行った後、GaおよびAs分子線を
照射することによりGaAsバッファ層502（層厚0.3mm）を
成長させた。引き続きAl、GaおよびAs分子線を照射する
ことによりAlGaAsバッファ層（層厚0.2 mm）503を成長
させた。Al混晶比は0.3である。
晶製造方法により図5に示したヘテロエピタキシャル半
導体結晶を成長させた。基板には半絶縁性GaAs(100)基
板501を用いた。基板はロードロック室において350℃で
プリベークされた後、基板移送室を経てIII-V族半導体
成長室に搬送される。III-V族半導体成長室には加熱蒸
発源としてAl、Ga、As、ZnおよびTeが備えられている。
As分子線を照射しながらGaAs基板501を約600℃まで加熱
して自然酸化膜の除去を行った後、GaおよびAs分子線を
照射することによりGaAsバッファ層502（層厚0.3mm）を
成長させた。引き続きAl、GaおよびAs分子線を照射する
ことによりAlGaAsバッファ層（層厚0.2 mm）503を成長
させた。Al混晶比は0.3である。
【００７９】AlGaAsバッファ層503の成長後、基板温度
を300℃まで下げてAlGaAsバッファ層503の表面にZnおよ
びTe分子線を照射することにより、ZnTeバッファ層504
（層厚1.2nm）を形成した。成長時間は10秒間とした。
表面再構成構造はAlGaAsの(2×4)構造からZnTeの成長開
始と同時に Te安定化面を示す (2×1)構造に変化するこ
とが高速電子線回折により確認された。また本実施の形
態においては、ZnTeバッファ層504の成長用原料としてZ
nおよびTeを用いているので、Zn分子線とTe分子線を交
互に供給してZn原子層とTe原子層を1層ずつ成長させるA
LE法あるいはMEE法により原子層レベルで精密にバッフ
ァ層を成長させることができる。以上の方法により化学
的に活性なAlGaAs表面がZnTe層によって不活性化される
ため、基板搬送中に起こる汚染不純物の付着が抑制さ
れ、II-VI族半導体とAlGaAsとの界面における積層欠陥
の発生を抑制することができる。
を300℃まで下げてAlGaAsバッファ層503の表面にZnおよ
びTe分子線を照射することにより、ZnTeバッファ層504
（層厚1.2nm）を形成した。成長時間は10秒間とした。
表面再構成構造はAlGaAsの(2×4)構造からZnTeの成長開
始と同時に Te安定化面を示す (2×1)構造に変化するこ
とが高速電子線回折により確認された。また本実施の形
態においては、ZnTeバッファ層504の成長用原料としてZ
nおよびTeを用いているので、Zn分子線とTe分子線を交
互に供給してZn原子層とTe原子層を1層ずつ成長させるA
LE法あるいはMEE法により原子層レベルで精密にバッフ
ァ層を成長させることができる。以上の方法により化学
的に活性なAlGaAs表面がZnTe層によって不活性化される
ため、基板搬送中に起こる汚染不純物の付着が抑制さ
れ、II-VI族半導体とAlGaAsとの界面における積層欠陥
の発生を抑制することができる。
【００８０】ZnTeバッファ層504を形成した基板501を基
板移送室を経てII-VI族半導体成長室に搬送した。基板
移送室の真空度は1×10-10Torrであった。II-VI族半導
体成長室には加熱蒸発源として例えばZnSe、ZnS、Mgお
よびZnCl2が備えられている。II-VI族半導体成長室にお
いて、ZnTeバッファ層504上にZnSeバッファ層505（層厚
30nm）およびn型ZnMgSSe層506（層厚1.5mm、有効ドナー
密度3×1017cm-3）を積層した。n型不純物原料としてZn
Cl2を用いた。n型ZnMgSSe層506成長中の基板温度は290
℃、成長速度は0.7mm/hとした。
板移送室を経てII-VI族半導体成長室に搬送した。基板
移送室の真空度は1×10-10Torrであった。II-VI族半導
体成長室には加熱蒸発源として例えばZnSe、ZnS、Mgお
よびZnCl2が備えられている。II-VI族半導体成長室にお
いて、ZnTeバッファ層504上にZnSeバッファ層505（層厚
30nm）およびn型ZnMgSSe層506（層厚1.5mm、有効ドナー
密度3×1017cm-3）を積層した。n型不純物原料としてZn
Cl2を用いた。n型ZnMgSSe層506成長中の基板温度は290
℃、成長速度は0.7mm/hとした。
【００８１】上記構成の半導体結晶について実施の形態
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は8.5×102cm-2であった。
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は8.5×102cm-2であった。
【００８２】（実施の形態7）図6は第8の発明による半
導体結晶製造装置の実施の形態を模式的に示す概念図で
ある。このMBE装置は、ロードロック室601、III-V族半
導体成長室602、基板移送室603、ZnTe成長室604およびI
I-VI族半導体成長室605により構成される。各室はゲー
トバルブにより仕切られており、それぞれに排気装置を
備え、ロードロック室601を除いて真空度は10-10Torr台
に保たれる。成長室は少なくとも基板保持加熱機構606
と加熱蒸発源607〜613を備えており、さらに高速電子線
回折像観察装置、残留ガス分析装置および基板温度の測
定手段等も付加される。
導体結晶製造装置の実施の形態を模式的に示す概念図で
ある。このMBE装置は、ロードロック室601、III-V族半
導体成長室602、基板移送室603、ZnTe成長室604およびI
I-VI族半導体成長室605により構成される。各室はゲー
トバルブにより仕切られており、それぞれに排気装置を
備え、ロードロック室601を除いて真空度は10-10Torr台
に保たれる。成長室は少なくとも基板保持加熱機構606
と加熱蒸発源607〜613を備えており、さらに高速電子線
回折像観察装置、残留ガス分析装置および基板温度の測
定手段等も付加される。
【００８３】例えば、図1に示したヘテロエピタキシャ
ル半導体結晶を製造するためには、III-V族半導体成長
室602には例えばGaを充填した加熱蒸発源607およびAsを
充填した加熱蒸発源608が備えられ、ZnTe成長室604には
例えばZnTeを充填した加熱蒸発源609が備えられ、II-VI
族半導体成長室605には例えばZnSeを充填した加熱蒸発
源610、ZnSを充填した加熱蒸発源611、Mgを充填した加
熱蒸発源612およびZnCl2を充填した加熱蒸発源613が備
えられる。本実施の形態では、ZnTe成長室604にZnTeを
充填した加熱蒸発源609を備えたが、この代わりにZnを
充填した加熱蒸発源およびTeを充填した加熱蒸発源を備
えてもかまわない。また同様に、II-VI族半導体成長室6
05におけるZnSeを充填した加熱蒸発源610やZnSを充填し
た加熱蒸発源611の代わりに、Znを充填した加熱蒸発源
およびSeを充填した加熱蒸発源やSを充填した加熱蒸発
源を備えてもかまわない。
ル半導体結晶を製造するためには、III-V族半導体成長
室602には例えばGaを充填した加熱蒸発源607およびAsを
充填した加熱蒸発源608が備えられ、ZnTe成長室604には
例えばZnTeを充填した加熱蒸発源609が備えられ、II-VI
族半導体成長室605には例えばZnSeを充填した加熱蒸発
源610、ZnSを充填した加熱蒸発源611、Mgを充填した加
熱蒸発源612およびZnCl2を充填した加熱蒸発源613が備
えられる。本実施の形態では、ZnTe成長室604にZnTeを
充填した加熱蒸発源609を備えたが、この代わりにZnを
充填した加熱蒸発源およびTeを充填した加熱蒸発源を備
えてもかまわない。また同様に、II-VI族半導体成長室6
05におけるZnSeを充填した加熱蒸発源610やZnSを充填し
た加熱蒸発源611の代わりに、Znを充填した加熱蒸発源
およびSeを充填した加熱蒸発源やSを充填した加熱蒸発
源を備えてもかまわない。
【００８４】このMBE装置では、III-V族半導体成長室60
2において基板上にIII-V族半導体結晶を形成した後、V
族分子およびTe以外のVI族分子が存在しない雰囲気中で
ZnTe層を形成することのできるZnTe成長室604へ基板を
搬送できるので、II-VI族半導体とGaAsとの界面におけ
るGa-Se結合やGa-S結合の形成を阻止し、これらに起因
する積層欠陥の発生を抑制できる。
2において基板上にIII-V族半導体結晶を形成した後、V
族分子およびTe以外のVI族分子が存在しない雰囲気中で
ZnTe層を形成することのできるZnTe成長室604へ基板を
搬送できるので、II-VI族半導体とGaAsとの界面におけ
るGa-Se結合やGa-S結合の形成を阻止し、これらに起因
する積層欠陥の発生を抑制できる。
【００８５】なお、ZnTe成長室604にZnTe成長用以外の
加熱蒸発源を備えてもよい。例えばZnSeを形成するため
に、ZnSeを充填した加熱蒸発源を備えることができる。
このとき、ZnTe成長室604の雰囲気中にSe分子を存在さ
せないよう、基板保持加熱機構606とZnSeを充填した加
熱蒸発源との間にSeの分子線を遮断するバルブ機構を設
けることが好ましい。
加熱蒸発源を備えてもよい。例えばZnSeを形成するため
に、ZnSeを充填した加熱蒸発源を備えることができる。
このとき、ZnTe成長室604の雰囲気中にSe分子を存在さ
せないよう、基板保持加熱機構606とZnSeを充填した加
熱蒸発源との間にSeの分子線を遮断するバルブ機構を設
けることが好ましい。
【００８６】（実施の形態8）第9の発明による半導体結
晶製造方法を、図1に示したヘテロエピタキシャル半導
体結晶の製造に即して図6を用いて説明する。基板には
半絶縁性GaAs(100)基板101を用いた。基板はロードロッ
ク室601において350℃でプリベークされた後、基板移送
室603を経てIII-V族半導体成長室602に搬送される。III
-V族半導体成長室602において、Asを充填した加熱蒸発
源608よりAs分子線を照射しながらGaAs基板101を約600
℃まで加熱して自然酸化膜の除去を行った後、Gaおよび
As分子線を照射することによりGaAsバッファ層102（層
厚0.3mm）を成長させた。GaおよびAs分子線強度をそれ
ぞれ5×10-7および1×10-5Torrとし、基板温度を590℃
とした。成長速度は0.9mm/hであった。
晶製造方法を、図1に示したヘテロエピタキシャル半導
体結晶の製造に即して図6を用いて説明する。基板には
半絶縁性GaAs(100)基板101を用いた。基板はロードロッ
ク室601において350℃でプリベークされた後、基板移送
室603を経てIII-V族半導体成長室602に搬送される。III
-V族半導体成長室602において、Asを充填した加熱蒸発
源608よりAs分子線を照射しながらGaAs基板101を約600
℃まで加熱して自然酸化膜の除去を行った後、Gaおよび
As分子線を照射することによりGaAsバッファ層102（層
厚0.3mm）を成長させた。GaおよびAs分子線強度をそれ
ぞれ5×10-7および1×10-5Torrとし、基板温度を590℃
とした。成長速度は0.9mm/hであった。
【００８７】GaAsバッファ層102を形成した基板101を基
板移送室603を経てZnTe成長室604に搬送した。基板移送
室603の真空度は1×10-10Torrであった。基板温度270℃
でGaAsバッファ層102の表面にZnTeを充填した加熱蒸発
源609から分子線を照射することにより、ZnTeバッファ
層103（層厚1.2nm）を形成した。加熱蒸発源609からの
分子線強度は1×10-7Torr、成長時間は6秒間とした。表
面再構成構造はGaAsの(2×4)構造からZnTeの成長開始と
同時に (2×1)構造に変化することが高速電子線回折に
より確認された。
板移送室603を経てZnTe成長室604に搬送した。基板移送
室603の真空度は1×10-10Torrであった。基板温度270℃
でGaAsバッファ層102の表面にZnTeを充填した加熱蒸発
源609から分子線を照射することにより、ZnTeバッファ
層103（層厚1.2nm）を形成した。加熱蒸発源609からの
分子線強度は1×10-7Torr、成長時間は6秒間とした。表
面再構成構造はGaAsの(2×4)構造からZnTeの成長開始と
同時に (2×1)構造に変化することが高速電子線回折に
より確認された。
【００８８】ZnTeバッファ層103を形成した基板101を基
板移送室603を経てII-VI族半導体成長室605に搬送し
た。II-VI族半導体成長室605において、ZnTeバッファ層
103上にZnSeバッファ層104（層厚30nm）およびn型ZnMgS
Se層105（層厚1.5mm、有効ドナー密度3×1017cm-3）を
積層した。n型不純物原料としてZnCl2を用いた。n型ZnM
gSSe層105成長中の基板温度は290℃、成長速度は0.7mm/
hとした。
板移送室603を経てII-VI族半導体成長室605に搬送し
た。II-VI族半導体成長室605において、ZnTeバッファ層
103上にZnSeバッファ層104（層厚30nm）およびn型ZnMgS
Se層105（層厚1.5mm、有効ドナー密度3×1017cm-3）を
積層した。n型不純物原料としてZnCl2を用いた。n型ZnM
gSSe層105成長中の基板温度は290℃、成長速度は0.7mm/
hとした。
【００８９】上記構成の半導体結晶について実施の形態
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は3.6×102cm-2であった。
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は3.6×102cm-2であった。
【００９０】（実施の形態9）第10の発明による半導体
結晶製造方法により図4に示したヘテロエピタキシャル
半導体結晶を成長させた。基板には半絶縁性InP(100)基
板401を用いた。基板はロードロック室において350℃で
プリベークされた後、基板移送室を経てIII-V族半導体
成長室に搬送される。III-V族半導体成長室には加熱蒸
発源としてIn、GaおよびAsが備えられている。Asを充填
した加熱蒸発源よりAs分子線を照射しながらInP基板401
を520℃まで加熱して自然酸化膜の除去を行った後、I
n、GaおよびAsの分子線を照射することによりInGaAsバ
ッファ層402（層厚0.5mm)を成長させた。In混晶比は0.4
7であり、この組成はInPとほぼ格子整合する。InGaAsバ
ッファ層402は、原子配列のレベルで表面を平坦化し、
その上に積層されるII-VI族化合物半導体の結晶欠陥の
密度を低減し、高品質なヘテロエピタキシャル結晶を得
るために設けられる。In、GaおよびAs分子線強度はそれ
ぞれ3×10-7、3×10-7および1×10-5Torrとした。
結晶製造方法により図4に示したヘテロエピタキシャル
半導体結晶を成長させた。基板には半絶縁性InP(100)基
板401を用いた。基板はロードロック室において350℃で
プリベークされた後、基板移送室を経てIII-V族半導体
成長室に搬送される。III-V族半導体成長室には加熱蒸
発源としてIn、GaおよびAsが備えられている。Asを充填
した加熱蒸発源よりAs分子線を照射しながらInP基板401
を520℃まで加熱して自然酸化膜の除去を行った後、I
n、GaおよびAsの分子線を照射することによりInGaAsバ
ッファ層402（層厚0.5mm)を成長させた。In混晶比は0.4
7であり、この組成はInPとほぼ格子整合する。InGaAsバ
ッファ層402は、原子配列のレベルで表面を平坦化し、
その上に積層されるII-VI族化合物半導体の結晶欠陥の
密度を低減し、高品質なヘテロエピタキシャル結晶を得
るために設けられる。In、GaおよびAs分子線強度はそれ
ぞれ3×10-7、3×10-7および1×10-5Torrとした。
【００９１】InGaAsバッファ層402を形成した基板401を
基板移送室を経てZnTe成長室に搬送した。基板移送室の
真空度は1×10-10Torrであった。ZnTe成長室には加熱蒸
発源として例えばZnおよびTeが備えられている。InGaAs
バッファ層402の表面にZnを充填した加熱蒸発源およびT
eを充填した加熱蒸発源からZnおよびTe分子線を照射す
ることにより、ZnTeバッファ層403（層厚3nm）を形成し
た。基板温度は270℃、成長時間は15秒間とした。表面
再構成構造はInGaAsの(2×4)構造からZnTeの成長開始と
同時に (2×1)構造に変化することが高速電子線回折に
より確認された。
基板移送室を経てZnTe成長室に搬送した。基板移送室の
真空度は1×10-10Torrであった。ZnTe成長室には加熱蒸
発源として例えばZnおよびTeが備えられている。InGaAs
バッファ層402の表面にZnを充填した加熱蒸発源およびT
eを充填した加熱蒸発源からZnおよびTe分子線を照射す
ることにより、ZnTeバッファ層403（層厚3nm）を形成し
た。基板温度は270℃、成長時間は15秒間とした。表面
再構成構造はInGaAsの(2×4)構造からZnTeの成長開始と
同時に (2×1)構造に変化することが高速電子線回折に
より確認された。
【００９２】ZnTeバッファ層403を形成した基板401を基
板移送室を経てII-VI族半導体成長室に搬送した。II-VI
族半導体成長室には加熱蒸発源として例えばZnSe、Cd、
MgおよびZnCl2が備えられている。II-VI族半導体成長室
において、ZnTeバッファ層403上にZnSeバッファ層404
（層厚7nm）およびn型ZnCdMgSe層405（層厚1.5mm、有効
ドナー密度2×1017cm-3）を積層した。n型不純物原料に
はZnCl2を用いた。
板移送室を経てII-VI族半導体成長室に搬送した。II-VI
族半導体成長室には加熱蒸発源として例えばZnSe、Cd、
MgおよびZnCl2が備えられている。II-VI族半導体成長室
において、ZnTeバッファ層403上にZnSeバッファ層404
（層厚7nm）およびn型ZnCdMgSe層405（層厚1.5mm、有効
ドナー密度2×1017cm-3）を積層した。n型不純物原料に
はZnCl2を用いた。
【００９３】上記構成の半導体結晶について実施の形態
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は6.2×102cm-2であった。
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は6.2×102cm-2であった。
【００９４】（実施の形態10）第11の発明による半導体
結晶製造装置は、前掲の図3に示した半導体結晶製造装
置におけるZnTeを充填した加熱蒸発源308の代わりにBe
を充填した加熱蒸発源およびTeを充填した加熱蒸発源
が、ZnSを充填した加熱蒸発源310の代わりにBeを充填し
た加熱蒸発源が備えられているものである。
結晶製造装置は、前掲の図3に示した半導体結晶製造装
置におけるZnTeを充填した加熱蒸発源308の代わりにBe
を充填した加熱蒸発源およびTeを充填した加熱蒸発源
が、ZnSを充填した加熱蒸発源310の代わりにBeを充填し
た加熱蒸発源が備えられているものである。
【００９５】例えば、実施の形態2に示したヘテロエピ
タキシャル半導体結晶を製造するためには、III-V族半
導体成長室には加熱蒸発源としてGa、As、BeおよびTeが
それぞれ充填され、II-VI族半導体成長室には加熱蒸発
源として例えばZnSe、Mg、BeおよびZnCl2が充填され
る。
タキシャル半導体結晶を製造するためには、III-V族半
導体成長室には加熱蒸発源としてGa、As、BeおよびTeが
それぞれ充填され、II-VI族半導体成長室には加熱蒸発
源として例えばZnSe、Mg、BeおよびZnCl2が充填され
る。
【００９６】このMBE装置では、III-V族半導体成長室に
おいてGaAs基板上にGaAs結晶を形成した直後、Te以外の
VI族分子が存在しない雰囲気中でBe分子線、Te分子線を
照射することやBeTe層を形成することができるので、II
-VI族半導体とGaAsとの界面におけるGa-Se結合の形成を
阻止し、またBeの添加によりII-VI族半導体の共有結合
性が高まり、積層欠陥の発生を抑制できる。
おいてGaAs基板上にGaAs結晶を形成した直後、Te以外の
VI族分子が存在しない雰囲気中でBe分子線、Te分子線を
照射することやBeTe層を形成することができるので、II
-VI族半導体とGaAsとの界面におけるGa-Se結合の形成を
阻止し、またBeの添加によりII-VI族半導体の共有結合
性が高まり、積層欠陥の発生を抑制できる。
【００９７】（実施の形態11）第12の発明による半導体
結晶製造装置は、前掲の図6に示した半導体結晶製造装
置におけるZnTe成長室604の代わりにBeを充填した加熱
蒸発源およびTeを充填した加熱蒸発源が備えられている
成長室を有し、ZnTeを充填した加熱蒸発源609の代わり
にBeを充填した加熱蒸発源およびTeを充填した加熱蒸発
源が、ZnSを充填した加熱蒸発源611の代わりにBeを充填
した加熱蒸発源が備えられているものである。
結晶製造装置は、前掲の図6に示した半導体結晶製造装
置におけるZnTe成長室604の代わりにBeを充填した加熱
蒸発源およびTeを充填した加熱蒸発源が備えられている
成長室を有し、ZnTeを充填した加熱蒸発源609の代わり
にBeを充填した加熱蒸発源およびTeを充填した加熱蒸発
源が、ZnSを充填した加熱蒸発源611の代わりにBeを充填
した加熱蒸発源が備えられているものである。
【００９８】例えば、実施の形態2に示したヘテロエピ
タキシャル半導体結晶を製造するためには、III-V族半
導体成長室には加熱蒸発源としてGaおよびAsが充填さ
れ、II-VI族半導体成長室には加熱蒸発源として例えばZ
nSe、Mg、BeおよびZnCl2が充填され、これらとは異なる
成長室には加熱蒸発源としてBeおよびTeが充填される。
タキシャル半導体結晶を製造するためには、III-V族半
導体成長室には加熱蒸発源としてGaおよびAsが充填さ
れ、II-VI族半導体成長室には加熱蒸発源として例えばZ
nSe、Mg、BeおよびZnCl2が充填され、これらとは異なる
成長室には加熱蒸発源としてBeおよびTeが充填される。
【００９９】このMBE装置では、III-V族半導体成長室に
おいてGaAs基板上にGaAs結晶を形成した後、Te以外のVI
族分子が存在しない雰囲気中でBe分子線、Te分子線を照
射することやBeTe層を形成することのできる成長室へ搬
送できるので、II-VI族半導体とGaAsとの界面におけるG
a-Se結合の形成を阻止し、またBeの添加によりII-VI族
半導体の共有結合性が高まり、積層欠陥の発生を抑制で
きる。
おいてGaAs基板上にGaAs結晶を形成した後、Te以外のVI
族分子が存在しない雰囲気中でBe分子線、Te分子線を照
射することやBeTe層を形成することのできる成長室へ搬
送できるので、II-VI族半導体とGaAsとの界面におけるG
a-Se結合の形成を阻止し、またBeの添加によりII-VI族
半導体の共有結合性が高まり、積層欠陥の発生を抑制で
きる。
【０１００】（実施の形態12）第13の発明による半導体
結晶製造方法の実施の形態は、実施の形態10に示したよ
うなMBE装置を用いて、GaAs基板上にGaAsエピタキシャ
ル層を形成し、同じ成長室でBe分子線を照射した後、II
-VI族半導体成長室に基板を搬送してII-VI族半導体を形
成するものである。基板には半絶縁性GaAs(100)基板を
用いた。基板はロードロック室において350℃でプリベ
ークされた後、基板移送室を経てIII-V族半導体成長室
に搬送される。III-V族半導体成長室において、As分子
線を照射しながらGaAs基板を約600℃まで加熱して自然
酸化膜の除去を行った後、GaおよびAs分子線を照射する
ことによりGaAsバッファ層（層厚0.3mm）を成長させ
た。GaおよびAs分子線強度をそれぞれ5×10-7および1×
10-5Torrとし、基板温度を590℃とした。成長速度は0.9
mm/hであった。
結晶製造方法の実施の形態は、実施の形態10に示したよ
うなMBE装置を用いて、GaAs基板上にGaAsエピタキシャ
ル層を形成し、同じ成長室でBe分子線を照射した後、II
-VI族半導体成長室に基板を搬送してII-VI族半導体を形
成するものである。基板には半絶縁性GaAs(100)基板を
用いた。基板はロードロック室において350℃でプリベ
ークされた後、基板移送室を経てIII-V族半導体成長室
に搬送される。III-V族半導体成長室において、As分子
線を照射しながらGaAs基板を約600℃まで加熱して自然
酸化膜の除去を行った後、GaおよびAs分子線を照射する
ことによりGaAsバッファ層（層厚0.3mm）を成長させ
た。GaおよびAs分子線強度をそれぞれ5×10-7および1×
10-5Torrとし、基板温度を590℃とした。成長速度は0.9
mm/hであった。
【０１０１】GaAsバッファ層の成長後、基板温度を300
℃まで下げてGaAsバッファ層の表面にBeを充填した加熱
蒸発源からBe分子線を照射した。Be分子線強度は3×10-
8Torr、照射時間は30秒間とした。表面再構成構造はGaA
sのAs安定化面を示す(2×4)構造がBe分子線照射により
(1×4)構造に変化することが高速電子線回折により確認
された。GaAsバッファ層上に2〜3原子層以下のBe層が形
成されたと考えられる。
℃まで下げてGaAsバッファ層の表面にBeを充填した加熱
蒸発源からBe分子線を照射した。Be分子線強度は3×10-
8Torr、照射時間は30秒間とした。表面再構成構造はGaA
sのAs安定化面を示す(2×4)構造がBe分子線照射により
(1×4)構造に変化することが高速電子線回折により確認
された。GaAsバッファ層上に2〜3原子層以下のBe層が形
成されたと考えられる。
【０１０２】GaAsバッファ層上にBeを照射した基板を基
板移送室を経てII-VI族半導体成長室に搬送した。II-VI
族半導体成長室において、Beを照射した基板上にZnSeバ
ッファ層（層厚30nm）およびn型ZnMgBeSe層（層厚1.5m
m、有効ドナー密度5×1017cm-3）を積層した。n型不純
物原料としてZnCl2を用いた。n型ZnMgBeSe層成長中の基
板温度は300℃、成長速度は0.7mm/hとした。
板移送室を経てII-VI族半導体成長室に搬送した。II-VI
族半導体成長室において、Beを照射した基板上にZnSeバ
ッファ層（層厚30nm）およびn型ZnMgBeSe層（層厚1.5m
m、有効ドナー密度5×1017cm-3）を積層した。n型不純
物原料としてZnCl2を用いた。n型ZnMgBeSe層成長中の基
板温度は300℃、成長速度は0.7mm/hとした。
【０１０３】上記構成の半導体結晶について実施の形態
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は5.1×102cm-2であった。この半導体結晶製造方法で
は、GaAs結晶を形成した直後、VI族分子が存在しない雰
囲気中でBe分子線を照射することができるので、II-VI
族半導体とGaAsとの界面におけるGa-Se結合の形成を阻
止し、またBeの添加によりII-VI族半導体の共有結合性
が高まり、積層欠陥の発生を抑制できる。
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は5.1×102cm-2であった。この半導体結晶製造方法で
は、GaAs結晶を形成した直後、VI族分子が存在しない雰
囲気中でBe分子線を照射することができるので、II-VI
族半導体とGaAsとの界面におけるGa-Se結合の形成を阻
止し、またBeの添加によりII-VI族半導体の共有結合性
が高まり、積層欠陥の発生を抑制できる。
【０１０４】（実施の形態13）第14の発明による半導体
結晶製造方法の実施の形態は、実施の形態10に示したよ
うなMBE装置を用いて、GaAs基板上にGaAsエピタキシャ
ル層を形成し、同じ成長室でTe分子線を照射した後、II
-VI族半導体成長室に基板を搬送してII-VI族半導体を形
成するものである。以下、前述した実施の形態12と異な
る点について述べる。
結晶製造方法の実施の形態は、実施の形態10に示したよ
うなMBE装置を用いて、GaAs基板上にGaAsエピタキシャ
ル層を形成し、同じ成長室でTe分子線を照射した後、II
-VI族半導体成長室に基板を搬送してII-VI族半導体を形
成するものである。以下、前述した実施の形態12と異な
る点について述べる。
【０１０５】GaAsバッファ層の成長後、基板温度を300
℃まで下げてGaAsバッファ層の表面にTeを充填した加熱
蒸発源からTe分子線を照射した。Te分子線強度は1×10-
7Torr、照射時間は1分間とした。表面再構成構造はGaAs
のAs安定化面を示す(2×4)構造がTe分子線照射により(2
×1)構造に変化することが高速電子線回折により確認さ
れた。GaAsバッファ層上に2〜3原子層以下のTe層が形成
されたと考えられる。
℃まで下げてGaAsバッファ層の表面にTeを充填した加熱
蒸発源からTe分子線を照射した。Te分子線強度は1×10-
7Torr、照射時間は1分間とした。表面再構成構造はGaAs
のAs安定化面を示す(2×4)構造がTe分子線照射により(2
×1)構造に変化することが高速電子線回折により確認さ
れた。GaAsバッファ層上に2〜3原子層以下のTe層が形成
されたと考えられる。
【０１０６】GaAsバッファ層上にTeを照射した基板を基
板移送室を経てII-VI族半導体成長室に搬送した。II-VI
族半導体成長室において、Teを照射した基板上にZnSeバ
ッファ層（層厚30nm）およびn型ZnMgBeSe層（層厚1.5m
m、有効ドナー密度5×1017cm-3）を積層した。n型不純
物原料としてZnCl2を用いた。n型ZnMgBeSe層成長中の基
板温度は300℃、成長速度は0.7mm/hとした。
板移送室を経てII-VI族半導体成長室に搬送した。II-VI
族半導体成長室において、Teを照射した基板上にZnSeバ
ッファ層（層厚30nm）およびn型ZnMgBeSe層（層厚1.5m
m、有効ドナー密度5×1017cm-3）を積層した。n型不純
物原料としてZnCl2を用いた。n型ZnMgBeSe層成長中の基
板温度は300℃、成長速度は0.7mm/hとした。
【０１０７】上記構成の半導体結晶について実施の形態
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は8.8×102cm-2であった。この半導体結晶製造方法で
は、GaAs結晶を形成した直後、Te以外のVI族分子が存在
しない雰囲気中でTe分子線を照射することができるの
で、II-VI族半導体とGaAsとの界面におけるGa-Se結合の
形成を阻止し、またBeの添加によりII-VI族半導体の共
有結合性が高まり、積層欠陥の発生を抑制できる。
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は8.8×102cm-2であった。この半導体結晶製造方法で
は、GaAs結晶を形成した直後、Te以外のVI族分子が存在
しない雰囲気中でTe分子線を照射することができるの
で、II-VI族半導体とGaAsとの界面におけるGa-Se結合の
形成を阻止し、またBeの添加によりII-VI族半導体の共
有結合性が高まり、積層欠陥の発生を抑制できる。
【０１０８】（実施の形態14）第15の発明による半導体
結晶製造方法の実施の形態は、実施の形態11に示したよ
うなMBE装置を用いて、GaAs基板上にGaAsエピタキシャ
ル層を形成し、 Beを充填した加熱蒸発源およびTeを充
填した加熱蒸発源が備えられている成長室でBeTeバッフ
ァ層を形成した後、II-VI族半導体成長室に基板を搬送
してII-VI族半導体を形成するものである。基板には半
絶縁性GaAs(100)基板を用いた。基板はロードロック室
において350℃でプリベークされた後、基板移送室を経
てIII-V族半導体成長室に搬送される。III-V族半導体成
長室において、As分子線を照射しながらGaAs基板を約60
0℃まで加熱して自然酸化膜の除去を行った後、GaAsバ
ッファ層（層厚0.3mm）を成長させた。
結晶製造方法の実施の形態は、実施の形態11に示したよ
うなMBE装置を用いて、GaAs基板上にGaAsエピタキシャ
ル層を形成し、 Beを充填した加熱蒸発源およびTeを充
填した加熱蒸発源が備えられている成長室でBeTeバッフ
ァ層を形成した後、II-VI族半導体成長室に基板を搬送
してII-VI族半導体を形成するものである。基板には半
絶縁性GaAs(100)基板を用いた。基板はロードロック室
において350℃でプリベークされた後、基板移送室を経
てIII-V族半導体成長室に搬送される。III-V族半導体成
長室において、As分子線を照射しながらGaAs基板を約60
0℃まで加熱して自然酸化膜の除去を行った後、GaAsバ
ッファ層（層厚0.3mm）を成長させた。
【０１０９】GaAsバッファ層を形成した基板を基板移送
室を経てBeTe成長室に搬送し、GaAsバッファ層上にBe分
子線およびTe分子線を照射することにより、BeTeバッフ
ァ層（層厚20nm）を形成した。基板温度は280℃とし
た。表面再構成構造はGaAsのAs安定化面を示す(2×4)構
造がBeTeの成長開始と同時にTe安定化面を示す(2×1)構
造に変化することが高速電子線回折により確認された。
室を経てBeTe成長室に搬送し、GaAsバッファ層上にBe分
子線およびTe分子線を照射することにより、BeTeバッフ
ァ層（層厚20nm）を形成した。基板温度は280℃とし
た。表面再構成構造はGaAsのAs安定化面を示す(2×4)構
造がBeTeの成長開始と同時にTe安定化面を示す(2×1)構
造に変化することが高速電子線回折により確認された。
【０１１０】GaAsバッファ層上にBeTeバッファ層を形成
した基板を基板移送室を経てII-VI族半導体成長室に搬
送した。II-VI族半導体成長室において、BeTeバッファ
層上にZnSeバッファ層（層厚30nm）およびn型ZnMgBeSe
層（層厚1.5mm、有効ドナー密度5×1017cm-3）を積層し
た。n型不純物原料としてZnCl2を用いた。n型ZnMgBeSe
層成長中の基板温度は300℃、成長速度は0.7mm/hとし
た。
した基板を基板移送室を経てII-VI族半導体成長室に搬
送した。II-VI族半導体成長室において、BeTeバッファ
層上にZnSeバッファ層（層厚30nm）およびn型ZnMgBeSe
層（層厚1.5mm、有効ドナー密度5×1017cm-3）を積層し
た。n型不純物原料としてZnCl2を用いた。n型ZnMgBeSe
層成長中の基板温度は300℃、成長速度は0.7mm/hとし
た。
【０１１１】上記構成の半導体結晶について実施の形態
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は4.7×102cm-2であった。この半導体結晶製造方法で
は、GaAs結晶を形成した後、V族分子およびTe以外のVI
族分子が存在しない雰囲気中でBeTe層を形成することが
できるので、II-VI族半導体とGaAsとの界面におけるGa-
Se結合の形成を阻止し、またBeの添加によりII-VI族半
導体の共有結合性が高まり、積層欠陥の発生を抑制でき
る。
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は4.7×102cm-2であった。この半導体結晶製造方法で
は、GaAs結晶を形成した後、V族分子およびTe以外のVI
族分子が存在しない雰囲気中でBeTe層を形成することが
できるので、II-VI族半導体とGaAsとの界面におけるGa-
Se結合の形成を阻止し、またBeの添加によりII-VI族半
導体の共有結合性が高まり、積層欠陥の発生を抑制でき
る。
【０１１２】（実施の形態15）図7は第16の発明による
半導体結晶製造装置の実施の形態を模式的に示す概念図
である。このMBE装置は、ロードロック室701、III-V族
半導体成長室702、基板移送室703およびII-VI族半導体
成長室704により構成される。各室はゲートバルブによ
り仕切られており、それぞれに排気装置を備え、ロード
ロック室701を除いて真空度は10-10Torr台に保たれる。
成長室は少なくとも基板保持加熱機構705と加熱蒸発源7
06〜709および711〜714を備えており、さらに高速電子
線回折像観察装置、残留ガス分析装置および基板温度の
測定手段等も付加される。
半導体結晶製造装置の実施の形態を模式的に示す概念図
である。このMBE装置は、ロードロック室701、III-V族
半導体成長室702、基板移送室703およびII-VI族半導体
成長室704により構成される。各室はゲートバルブによ
り仕切られており、それぞれに排気装置を備え、ロード
ロック室701を除いて真空度は10-10Torr台に保たれる。
成長室は少なくとも基板保持加熱機構705と加熱蒸発源7
06〜709および711〜714を備えており、さらに高速電子
線回折像観察装置、残留ガス分析装置および基板温度の
測定手段等も付加される。
【０１１３】例えば、図2に示したヘテロエピタキシャ
ル半導体結晶を製造するためには、III-V族半導体成長
室702には例えばGaを充填した加熱蒸発源706、Asを充填
した加熱蒸発源707、Znを充填した加熱蒸発源708、Seを
充填した加熱蒸発源709および、基板保持加熱機構705と
Seを充填した加熱蒸発源709との間にSeの分子線を遮断
するバルブ機構710が備えられ、II-VI族半導体成長室70
4には例えばZnSeを充填した加熱蒸発源711、ZnSを充填
した加熱蒸発源712、Mgを充填した加熱蒸発源713および
ZnCl2を充填した加熱蒸発源714が備えられる。Seの分子
線を遮断するバルブ機構710は具体的には、バルブドセ
ルのようにSeを充填した加熱蒸発源709の先端に設けら
れたニードルバルブでもよいし、基板保持加熱機構705
とSeを充填した加熱蒸発源709との間に設けられたゲー
トバルブであってもよい。
ル半導体結晶を製造するためには、III-V族半導体成長
室702には例えばGaを充填した加熱蒸発源706、Asを充填
した加熱蒸発源707、Znを充填した加熱蒸発源708、Seを
充填した加熱蒸発源709および、基板保持加熱機構705と
Seを充填した加熱蒸発源709との間にSeの分子線を遮断
するバルブ機構710が備えられ、II-VI族半導体成長室70
4には例えばZnSeを充填した加熱蒸発源711、ZnSを充填
した加熱蒸発源712、Mgを充填した加熱蒸発源713および
ZnCl2を充填した加熱蒸発源714が備えられる。Seの分子
線を遮断するバルブ機構710は具体的には、バルブドセ
ルのようにSeを充填した加熱蒸発源709の先端に設けら
れたニードルバルブでもよいし、基板保持加熱機構705
とSeを充填した加熱蒸発源709との間に設けられたゲー
トバルブであってもよい。
【０１１４】本実施の形態では、III-V族半導体成長室7
02にZnを充填した加熱蒸発源708およびSeを充填した加
熱蒸発源709を備えたが、これらの代わりにZnSeを充填
した加熱蒸発源を備えてもかまわない。また同様に、II
-VI族半導体成長室704におけるZnSeを充填した加熱蒸発
源711やZnSを充填した加熱蒸発源712の代わりに、Znを
充填した加熱蒸発源およびSeを充填した加熱蒸発源やS
を充填した加熱蒸発源を備えてもかまわない。
02にZnを充填した加熱蒸発源708およびSeを充填した加
熱蒸発源709を備えたが、これらの代わりにZnSeを充填
した加熱蒸発源を備えてもかまわない。また同様に、II
-VI族半導体成長室704におけるZnSeを充填した加熱蒸発
源711やZnSを充填した加熱蒸発源712の代わりに、Znを
充填した加熱蒸発源およびSeを充填した加熱蒸発源やS
を充填した加熱蒸発源を備えてもかまわない。
【０１１５】このMBE装置では、III-V族半導体成長室70
2においてSeの分子線を遮断するバルブ機構710を閉じた
状態で基板上にIII-V族半導体結晶を形成した直後、雰
囲気中にSe分子が存在しない状態からバルブ機構710を
開いてZnSe層を形成することができるので、ZnSeとGaAs
との界面におけるGa-Se結合の形成を抑制し、これに起
因する積層欠陥の発生を抑制できる。
2においてSeの分子線を遮断するバルブ機構710を閉じた
状態で基板上にIII-V族半導体結晶を形成した直後、雰
囲気中にSe分子が存在しない状態からバルブ機構710を
開いてZnSe層を形成することができるので、ZnSeとGaAs
との界面におけるGa-Se結合の形成を抑制し、これに起
因する積層欠陥の発生を抑制できる。
【０１１６】（実施の形態16）第17の発明による半導体
結晶製造方法を、図2に示したヘテロエピタキシャル半
導体結晶の製造に即して図7を用いて説明する。基板に
は半絶縁性GaAs(100)基板201を用いた。基板はロードロ
ック室701において350℃でプリベークされた後、基板移
送室703を経てIII-V族半導体成長室702に搬送される。I
II-V族半導体成長室702において、Asを充填した加熱蒸
発源707よりAs分子線を照射しながらGaAs基板201を約60
0℃まで加熱して自然酸化膜の除去を行った後、Gaおよ
びAs分子線を照射することによりGaAsバッファ層202
（層厚0.3mm）を成長させた。GaおよびAs分子線強度を
それぞれ5×10-7および1×10-5Torrとし、基板温度を59
0℃とした。成長速度は0.9mm/hであった。このとき、Se
の分子線を遮断するバルブ機構710は閉じた状態であ
り、雰囲気中にSe分子は存在しない。
結晶製造方法を、図2に示したヘテロエピタキシャル半
導体結晶の製造に即して図7を用いて説明する。基板に
は半絶縁性GaAs(100)基板201を用いた。基板はロードロ
ック室701において350℃でプリベークされた後、基板移
送室703を経てIII-V族半導体成長室702に搬送される。I
II-V族半導体成長室702において、Asを充填した加熱蒸
発源707よりAs分子線を照射しながらGaAs基板201を約60
0℃まで加熱して自然酸化膜の除去を行った後、Gaおよ
びAs分子線を照射することによりGaAsバッファ層202
（層厚0.3mm）を成長させた。GaおよびAs分子線強度を
それぞれ5×10-7および1×10-5Torrとし、基板温度を59
0℃とした。成長速度は0.9mm/hであった。このとき、Se
の分子線を遮断するバルブ機構710は閉じた状態であ
り、雰囲気中にSe分子は存在しない。
【０１１７】GaAsバッファ層202の成長後、基板温度を3
00℃まで下げてGaAsバッファ層202の表面にZnを充填し
た加熱蒸発源708およびSeを充填した加熱蒸発源709より
ZnおよびSeの分子線を照射することにより、ZnSeバッフ
ァ層203（層厚15nm）を形成した。Seの分子線を遮断す
るバルブ機構710はSeの分子線を照射し始めると同時に
開いた。また、このときSeの分子線を照射するに先立
ち、Znの分子線を照射しておくと、GaAs界面でのGa-Se
結合形成が抑制されて好ましい。表面再構成構造はGaAs
の(2×4)構造からZnSeの成長開始と同時に (2×1)構造
に変化することが高速電子線回折により確認された。
00℃まで下げてGaAsバッファ層202の表面にZnを充填し
た加熱蒸発源708およびSeを充填した加熱蒸発源709より
ZnおよびSeの分子線を照射することにより、ZnSeバッフ
ァ層203（層厚15nm）を形成した。Seの分子線を遮断す
るバルブ機構710はSeの分子線を照射し始めると同時に
開いた。また、このときSeの分子線を照射するに先立
ち、Znの分子線を照射しておくと、GaAs界面でのGa-Se
結合形成が抑制されて好ましい。表面再構成構造はGaAs
の(2×4)構造からZnSeの成長開始と同時に (2×1)構造
に変化することが高速電子線回折により確認された。
【０１１８】GaAsバッファ層202およびZnSeバッファ層2
03を形成した基板201を基板移送室703を経てII-VI族半
導体成長室704に搬送した。基板移送室703の真空度は1
×10-10Torrであった。II-VI族半導体成長室704におい
て、ZnSeバッファ層203上にその層厚が30nmになるよう
引き続きZnSeバッファ層203を形成し、さらにn型ZnMgSS
e層204（層厚1.5mm、有効ドナー密度3×1017cm-3）を積
層した。n型不純物原料としてZnCl2を用いた。n型ZnMgS
Se層804成長中の基板温度は290℃、成長速度は0.7mm/h
とした。
03を形成した基板201を基板移送室703を経てII-VI族半
導体成長室704に搬送した。基板移送室703の真空度は1
×10-10Torrであった。II-VI族半導体成長室704におい
て、ZnSeバッファ層203上にその層厚が30nmになるよう
引き続きZnSeバッファ層203を形成し、さらにn型ZnMgSS
e層204（層厚1.5mm、有効ドナー密度3×1017cm-3）を積
層した。n型不純物原料としてZnCl2を用いた。n型ZnMgS
Se層804成長中の基板温度は290℃、成長速度は0.7mm/h
とした。
【０１１９】上記構成の半導体結晶について実施の形態
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は1.7×103cm-2であった。
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は1.7×103cm-2であった。
【０１２０】（実施の形態17）第18の発明による半導体
結晶製造方法により図8に示したヘテロエピタキシャル
半導体結晶を成長させた。基板には半絶縁性InP(100)基
板801を用いた。基板はロードロック室において350℃で
プリベークされた後、基板移送室を経てIII-V族半導体
成長室に搬送される。III-V族半導体成長室には加熱蒸
発源としてIn、Ga、AsおよびZnSeが備えられている。As
を充填した加熱蒸発源よりAs分子線を照射しながらInP
基板801を520℃まで加熱して自然酸化膜の除去を行った
後、In、GaおよびAsの分子線を照射することによりInGa
Asバッファ層802（層厚0.5mm)を成長させた。In混晶比
は0.47であり、この組成はInPとほぼ格子整合する。InG
aAsバッファ層802は、原子配列のレベルで表面を平坦化
し、その上に積層されるII-VI族化合物半導体の結晶欠
陥の密度を低減し、高品質なヘテロエピタキシャル結晶
を得るために設けられる。In、GaおよびAs分子線強度は
それぞれ3×10-7、3×10-7および1×10-5Torrとした。
結晶製造方法により図8に示したヘテロエピタキシャル
半導体結晶を成長させた。基板には半絶縁性InP(100)基
板801を用いた。基板はロードロック室において350℃で
プリベークされた後、基板移送室を経てIII-V族半導体
成長室に搬送される。III-V族半導体成長室には加熱蒸
発源としてIn、Ga、AsおよびZnSeが備えられている。As
を充填した加熱蒸発源よりAs分子線を照射しながらInP
基板801を520℃まで加熱して自然酸化膜の除去を行った
後、In、GaおよびAsの分子線を照射することによりInGa
Asバッファ層802（層厚0.5mm)を成長させた。In混晶比
は0.47であり、この組成はInPとほぼ格子整合する。InG
aAsバッファ層802は、原子配列のレベルで表面を平坦化
し、その上に積層されるII-VI族化合物半導体の結晶欠
陥の密度を低減し、高品質なヘテロエピタキシャル結晶
を得るために設けられる。In、GaおよびAs分子線強度は
それぞれ3×10-7、3×10-7および1×10-5Torrとした。
【０１２１】InGaAsバッファ層802の成長後、基板温度
を300℃まで下げてInGaAsバッファ層802の表面にZnSeを
充填した加熱蒸発源からの分子線を照射することによ
り、ZnSeバッファ層803を形成した。ZnSeはInPに対して
−3.1％の格子不整があるため、臨界膜厚は13nm程度で
ある。そのためZnSeバッファ層803の厚さは、例えば7nm
に選ばれる。表面再構成構造はInGaAsの(2×4)構造から
ZnSeの成長開始と同時に (2×1)構造に変化することが
高速電子線回折により確認された。
を300℃まで下げてInGaAsバッファ層802の表面にZnSeを
充填した加熱蒸発源からの分子線を照射することによ
り、ZnSeバッファ層803を形成した。ZnSeはInPに対して
−3.1％の格子不整があるため、臨界膜厚は13nm程度で
ある。そのためZnSeバッファ層803の厚さは、例えば7nm
に選ばれる。表面再構成構造はInGaAsの(2×4)構造から
ZnSeの成長開始と同時に (2×1)構造に変化することが
高速電子線回折により確認された。
【０１２２】InGaAsバッファ層802およびZnSeバッファ
層803を形成した基板801を基板移送室を経てII-VI族半
導体成長室に搬送した。基板移送室の真空度は1×10-10
Torrであった。II-VI族半導体成長室には加熱蒸発源と
して例えばZnSe、CdSe、MgおよびZnCl2が備えられてい
る。II-VI族半導体成長室において、ZnSeバッファ層803
上にn型ZnCdMgSe層804を積層した。n型ZnCdMgSe層804の
組成はCd混晶比0.38、Mg混晶比0.27であり、この組成を
有するZnCdMgSeはInPと格子整合する。また、室温での
バンドギャップは2.5eVである。ZnCdMgSeはその組成を
選ぶことにより、InPと格子整合させながら、バンドギ
ャップを2.2eVから2.9eV程度の間で変化させることがで
きる。n型ZnCdMgSe層804の厚さは例えば1.5mm、有効ド
ナー密度は例えば2×1017cm-3である。n型不純物原料に
はZnCl2を用いた。本実施の形態ではこの層のみn型不純
物を添加したが、フォトルミネッセンススペクトルや蛍
光顕微鏡による結晶品質の評価を容易に行うためであ
り、この層に限らず各層の不純物はn型であっても、p型
であっても、また無添加であってもかまわず、不純物密
度が1019cm-3程度以下であれば結晶品質の低下はない。
層803を形成した基板801を基板移送室を経てII-VI族半
導体成長室に搬送した。基板移送室の真空度は1×10-10
Torrであった。II-VI族半導体成長室には加熱蒸発源と
して例えばZnSe、CdSe、MgおよびZnCl2が備えられてい
る。II-VI族半導体成長室において、ZnSeバッファ層803
上にn型ZnCdMgSe層804を積層した。n型ZnCdMgSe層804の
組成はCd混晶比0.38、Mg混晶比0.27であり、この組成を
有するZnCdMgSeはInPと格子整合する。また、室温での
バンドギャップは2.5eVである。ZnCdMgSeはその組成を
選ぶことにより、InPと格子整合させながら、バンドギ
ャップを2.2eVから2.9eV程度の間で変化させることがで
きる。n型ZnCdMgSe層804の厚さは例えば1.5mm、有効ド
ナー密度は例えば2×1017cm-3である。n型不純物原料に
はZnCl2を用いた。本実施の形態ではこの層のみn型不純
物を添加したが、フォトルミネッセンススペクトルや蛍
光顕微鏡による結晶品質の評価を容易に行うためであ
り、この層に限らず各層の不純物はn型であっても、p型
であっても、また無添加であってもかまわず、不純物密
度が1019cm-3程度以下であれば結晶品質の低下はない。
【０１２３】上記構成の半導体結晶について実施の形態
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は2.9×103cm-2であった。
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は2.9×103cm-2であった。
【０１２４】（実施の形態18）第19の発明による半導体
結晶製造方法により図9に示したヘテロエピタキシャル
半導体結晶を成長させた。基板には半絶縁性GaAs(100)
基板901を用いた。基板はロードロック室において350℃
でプリベークされた後、基板移送室を経てIII-V族半導
体成長室に搬送される。III-V族半導体成長室には加熱
蒸発源としてAl、Ga、As、ZnおよびSeが備えられてい
る。なお、Seの加熱蒸発源にはバルブドクラッキングセ
ルを用いている。Asを充填した加熱蒸発源よりAs分子線
を照射しながらGaAs基板901を約600℃まで加熱して自然
酸化膜の除去を行った後、GaおよびAs分子線を照射する
ことによりGaAsバッファ層902（層厚0.3mm）を成長させ
た。引き続きAl、GaおよびAs分子線を照射することによ
りAlGaAsバッファ層（層厚0.2mm）903を成長させた。Al
混晶比は0.3である。このときSeバルブドクラッキング
セルは閉じているので、雰囲気中にSe分子は存在しな
い。
結晶製造方法により図9に示したヘテロエピタキシャル
半導体結晶を成長させた。基板には半絶縁性GaAs(100)
基板901を用いた。基板はロードロック室において350℃
でプリベークされた後、基板移送室を経てIII-V族半導
体成長室に搬送される。III-V族半導体成長室には加熱
蒸発源としてAl、Ga、As、ZnおよびSeが備えられてい
る。なお、Seの加熱蒸発源にはバルブドクラッキングセ
ルを用いている。Asを充填した加熱蒸発源よりAs分子線
を照射しながらGaAs基板901を約600℃まで加熱して自然
酸化膜の除去を行った後、GaおよびAs分子線を照射する
ことによりGaAsバッファ層902（層厚0.3mm）を成長させ
た。引き続きAl、GaおよびAs分子線を照射することによ
りAlGaAsバッファ層（層厚0.2mm）903を成長させた。Al
混晶比は0.3である。このときSeバルブドクラッキング
セルは閉じているので、雰囲気中にSe分子は存在しな
い。
【０１２５】AlGaAsバッファ層903の成長後、基板温度
を300℃まで下げてAlGaAsバッファ層903の表面にZnおよ
びSeの分子線を照射することにより、ZnSeバッファ層90
4（層厚15nm）を形成した。このときSeの分子線を照射
するに先立ち、Znの分子線を照射しておくと、GaAs界面
でのGa-Se結合形成が抑制されて好ましい。表面再構成
構造はAlGaAsの(2×4)構造からZnSeの成長開始と同時に
(2×1)構造に変化することが高速電子線回折により確
認された。また本実施の形態においては、ZnSeバッファ
層904の成長用原料としてZnおよびSeを用いているの
で、Zn分子線とSe分子線を交互に供給してZn原子層とSe
原子層を1層ずつ成長させるALE法あるいはMEE法により
原子層レベルで精密にバッファ層を成長させることがで
きる。以上の方法により化学的に活性なAlGaAs表面がZn
Se層によって不活性化されるため、基板搬送中に起こる
汚染不純物の付着が抑制され、II-VI族半導体とAlGaAs
との界面における積層欠陥の発生を抑制することができ
る。
を300℃まで下げてAlGaAsバッファ層903の表面にZnおよ
びSeの分子線を照射することにより、ZnSeバッファ層90
4（層厚15nm）を形成した。このときSeの分子線を照射
するに先立ち、Znの分子線を照射しておくと、GaAs界面
でのGa-Se結合形成が抑制されて好ましい。表面再構成
構造はAlGaAsの(2×4)構造からZnSeの成長開始と同時に
(2×1)構造に変化することが高速電子線回折により確
認された。また本実施の形態においては、ZnSeバッファ
層904の成長用原料としてZnおよびSeを用いているの
で、Zn分子線とSe分子線を交互に供給してZn原子層とSe
原子層を1層ずつ成長させるALE法あるいはMEE法により
原子層レベルで精密にバッファ層を成長させることがで
きる。以上の方法により化学的に活性なAlGaAs表面がZn
Se層によって不活性化されるため、基板搬送中に起こる
汚染不純物の付着が抑制され、II-VI族半導体とAlGaAs
との界面における積層欠陥の発生を抑制することができ
る。
【０１２６】ZnSeバッファ層904を形成した基板901を基
板移送室を経てII-VI族半導体成長室に搬送した。基板
移送室の真空度は1×10-10Torrであった。II-VI族半導
体成長室には加熱蒸発源として例えばZnSe、ZnS、Mgお
よびZnCl2が備えられている。II-VI族半導体成長室にお
いて、ZnSeバッファ層904上にその層厚が30nmになるよ
う引き続きZnSeバッファ層904を成長させ、さらにn型Zn
MgSSe層905（層厚1.5mm、有効ドナー密度3×1017cm-3）
を積層した。n型不純物原料としてZnCl2を用いた。n型Z
nMgSSe層905成長中の基板温度は290℃、成長速度は0.7m
m/hとした。
板移送室を経てII-VI族半導体成長室に搬送した。基板
移送室の真空度は1×10-10Torrであった。II-VI族半導
体成長室には加熱蒸発源として例えばZnSe、ZnS、Mgお
よびZnCl2が備えられている。II-VI族半導体成長室にお
いて、ZnSeバッファ層904上にその層厚が30nmになるよ
う引き続きZnSeバッファ層904を成長させ、さらにn型Zn
MgSSe層905（層厚1.5mm、有効ドナー密度3×1017cm-3）
を積層した。n型不純物原料としてZnCl2を用いた。n型Z
nMgSSe層905成長中の基板温度は290℃、成長速度は0.7m
m/hとした。
【０１２７】上記構成の半導体結晶について実施の形態
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は3.4×103cm-2であった。
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は3.4×103cm-2であった。
【０１２８】（実施の形態19）図10は第20の発明による
半導体結晶製造装置の実施の形態を模式的に示す概念図
である。このMBE装置は、ロードロック室1001、III-V族
半導体成長室1002、基板移送室1003、ZnSe成長室1004お
よびII-VI族半導体成長室1005により構成される。各室
はゲートバルブにより仕切られており、それぞれに排気
装置を備え、ロードロック室1001を除いて真空度は10-1
0Torr台に保たれる。成長室は少なくとも基板保持加熱
機構1006と加熱蒸発源1007〜1010および1012〜1015を備
えており、さらに高速電子線回折像観察装置、残留ガス
分析装置および基板温度の測定手段等も付加される。
半導体結晶製造装置の実施の形態を模式的に示す概念図
である。このMBE装置は、ロードロック室1001、III-V族
半導体成長室1002、基板移送室1003、ZnSe成長室1004お
よびII-VI族半導体成長室1005により構成される。各室
はゲートバルブにより仕切られており、それぞれに排気
装置を備え、ロードロック室1001を除いて真空度は10-1
0Torr台に保たれる。成長室は少なくとも基板保持加熱
機構1006と加熱蒸発源1007〜1010および1012〜1015を備
えており、さらに高速電子線回折像観察装置、残留ガス
分析装置および基板温度の測定手段等も付加される。
【０１２９】例えば、図2に示したヘテロエピタキシャ
ル半導体結晶を製造するためには、III-V族半導体成長
室1002には例えばGaを充填した加熱蒸発源1007およびAs
を充填した加熱蒸発源1008が備えられ、ZnSe成長室1004
には例えばZnを充填した加熱蒸発源1009、Seを充填した
加熱蒸発源1010および、基板保持加熱機構1005とSeを充
填した加熱蒸発源1010との間にSeの分子線を遮断するバ
ルブ機構1011が備えられ、II-VI族半導体成長室1005に
は例えばZnSeを充填した加熱蒸発源1012、ZnSを充填し
た加熱蒸発源1013、Mgを充填した加熱蒸発源1014および
ZnCl2を充填した加熱蒸発源1015が備えられる。Seの分
子線を遮断するバルブ機構1011は具体的には、バルブド
セルのようにSeを充填した加熱蒸発源1010の先端に設け
られたニードルバルブでもよいし、基板保持加熱機構10
05とSeを充填した加熱蒸発源1010との間に設けられたゲ
ートバルブであってもよい。
ル半導体結晶を製造するためには、III-V族半導体成長
室1002には例えばGaを充填した加熱蒸発源1007およびAs
を充填した加熱蒸発源1008が備えられ、ZnSe成長室1004
には例えばZnを充填した加熱蒸発源1009、Seを充填した
加熱蒸発源1010および、基板保持加熱機構1005とSeを充
填した加熱蒸発源1010との間にSeの分子線を遮断するバ
ルブ機構1011が備えられ、II-VI族半導体成長室1005に
は例えばZnSeを充填した加熱蒸発源1012、ZnSを充填し
た加熱蒸発源1013、Mgを充填した加熱蒸発源1014および
ZnCl2を充填した加熱蒸発源1015が備えられる。Seの分
子線を遮断するバルブ機構1011は具体的には、バルブド
セルのようにSeを充填した加熱蒸発源1010の先端に設け
られたニードルバルブでもよいし、基板保持加熱機構10
05とSeを充填した加熱蒸発源1010との間に設けられたゲ
ートバルブであってもよい。
【０１３０】本実施の形態では、ZnSe成長室1004にZnを
充填した加熱蒸発源1009およびSeを充填した加熱蒸発源
1010を備えたが、この代わりにZnSeを充填した加熱蒸発
源を備えてもかまわない。また同様に、II-VI族半導体
成長室1005におけるZnSeを充填した加熱蒸発源1012やZn
Sを充填した加熱蒸発源1013の代わりに、Znを充填した
加熱蒸発源およびSeを充填した加熱蒸発源やSを充填し
た加熱蒸発源を備えてもかまわない。
充填した加熱蒸発源1009およびSeを充填した加熱蒸発源
1010を備えたが、この代わりにZnSeを充填した加熱蒸発
源を備えてもかまわない。また同様に、II-VI族半導体
成長室1005におけるZnSeを充填した加熱蒸発源1012やZn
Sを充填した加熱蒸発源1013の代わりに、Znを充填した
加熱蒸発源およびSeを充填した加熱蒸発源やSを充填し
た加熱蒸発源を備えてもかまわない。
【０１３１】このMBE装置では、III-V族半導体成長室10
02において基板上にIII-V族半導体結晶を形成した後ZnS
e成長室1004へ基板を搬送し、雰囲気中にV族分子および
Se分子が存在しない状態からバルブ機構1011を開いてZn
Se層を形成することができるので、ZnSeとGaAsとの界面
におけるGa-Se結合の形成を抑制し、これに起因する積
層欠陥の発生を抑制できる。
02において基板上にIII-V族半導体結晶を形成した後ZnS
e成長室1004へ基板を搬送し、雰囲気中にV族分子および
Se分子が存在しない状態からバルブ機構1011を開いてZn
Se層を形成することができるので、ZnSeとGaAsとの界面
におけるGa-Se結合の形成を抑制し、これに起因する積
層欠陥の発生を抑制できる。
【０１３２】（実施の形態20）第21の発明による半導体
結晶製造方法を、図2に示したヘテロエピタキシャル半
導体結晶の製造に即して図10を用いて説明する。基板に
は半絶縁性GaAs(100)基板201を用いた。基板はロードロ
ック室1001において350℃でプリベークされた後、基板
移送室1003を経てIII-V族半導体成長室1002に搬送され
る。III-V族半導体成長室1002において、Asを充填した
加熱蒸発源1008よりAs分子線を照射しながらGaAs基板20
1を約600℃まで加熱して自然酸化膜の除去を行った後、
GaおよびAs分子線を照射することによりGaAsバッファ層
202（層厚0.3mm）を成長させた。GaおよびAs分子線強度
をそれぞれ5×10-7および1×10-5Torrとし、基板温度を
590℃とした。成長速度は0.9mm/hであった。
結晶製造方法を、図2に示したヘテロエピタキシャル半
導体結晶の製造に即して図10を用いて説明する。基板に
は半絶縁性GaAs(100)基板201を用いた。基板はロードロ
ック室1001において350℃でプリベークされた後、基板
移送室1003を経てIII-V族半導体成長室1002に搬送され
る。III-V族半導体成長室1002において、Asを充填した
加熱蒸発源1008よりAs分子線を照射しながらGaAs基板20
1を約600℃まで加熱して自然酸化膜の除去を行った後、
GaおよびAs分子線を照射することによりGaAsバッファ層
202（層厚0.3mm）を成長させた。GaおよびAs分子線強度
をそれぞれ5×10-7および1×10-5Torrとし、基板温度を
590℃とした。成長速度は0.9mm/hであった。
【０１３３】GaAsバッファ層202を形成した基板201を基
板移送室1003を経てZnSe成長室1004に搬送した。基板移
送室1003の真空度は1×10-10Torrであった。基板温度27
0℃でGaAsバッファ層202の表面にZnを充填した加熱蒸発
源1009およびTeを充填した加熱蒸発源1010よりZnおよび
Seの分子線を照射することにより、ZnSeバッファ層203
（層厚15nm）を形成した。Seの分子線を遮断するバルブ
機構1011はSeの分子線を照射し始めると同時に開いたの
で、成長前のZnSe成長室1004雰囲気中にはSe分子は存在
しない。また、このときSeの分子線を照射するに先立
ち、Znの分子線を照射しておくと、GaAs界面でのGa-Se
結合形成が抑制されて好ましい。表面再構成構造はGaAs
の(2×4)構造からZnSeの成長開始と同時に (2×1)構造
に変化することが高速電子線回折により確認された。
板移送室1003を経てZnSe成長室1004に搬送した。基板移
送室1003の真空度は1×10-10Torrであった。基板温度27
0℃でGaAsバッファ層202の表面にZnを充填した加熱蒸発
源1009およびTeを充填した加熱蒸発源1010よりZnおよび
Seの分子線を照射することにより、ZnSeバッファ層203
（層厚15nm）を形成した。Seの分子線を遮断するバルブ
機構1011はSeの分子線を照射し始めると同時に開いたの
で、成長前のZnSe成長室1004雰囲気中にはSe分子は存在
しない。また、このときSeの分子線を照射するに先立
ち、Znの分子線を照射しておくと、GaAs界面でのGa-Se
結合形成が抑制されて好ましい。表面再構成構造はGaAs
の(2×4)構造からZnSeの成長開始と同時に (2×1)構造
に変化することが高速電子線回折により確認された。
【０１３４】ZnSeバッファ層203を形成した基板201を基
板移送室1003を経てII-VI族半導体成長室1005に搬送し
た。II-VI族半導体成長室1005において、ZnSeバッファ
層203上にその層厚が30nmになるよう引き続きZnSeバッ
ファ層203を形成し、さらにn型ZnMgSSe層204（層厚1.5m
m、有効ドナー密度3×1017cm-3）を積層した。n型不純
物原料としてZnCl2を用いた。n型ZnMgSSe層804成長中の
基板温度は290℃、成長速度は0.7mm/hとした。
板移送室1003を経てII-VI族半導体成長室1005に搬送し
た。II-VI族半導体成長室1005において、ZnSeバッファ
層203上にその層厚が30nmになるよう引き続きZnSeバッ
ファ層203を形成し、さらにn型ZnMgSSe層204（層厚1.5m
m、有効ドナー密度3×1017cm-3）を積層した。n型不純
物原料としてZnCl2を用いた。n型ZnMgSSe層804成長中の
基板温度は290℃、成長速度は0.7mm/hとした。
【０１３５】上記構成の半導体結晶について実施の形態
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は1.5×103cm-2であった。
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は1.5×103cm-2であった。
【０１３６】（実施の形態21）第22の発明による半導体
結晶製造方法により図8に示したヘテロエピタキシャル
半導体結晶を成長させた。基板には半絶縁性InP(100)基
板801を用いた。基板はロードロック室において350℃で
プリベークされた後、基板移送室を経てIII-V族半導体
成長室に搬送される。III-V族半導体成長室には加熱蒸
発源としてIn、GaおよびAsが備えられている。Asを充填
した加熱蒸発源よりAs分子線を照射しながらInP基板801
を520℃まで加熱して自然酸化膜の除去を行った後、I
n、GaおよびAsの分子線を照射することによりInGaAsバ
ッファ層802（層厚0.5mm)を成長させた。In混晶比は0.4
7であり、この組成はInPとほぼ格子整合する。InGaAsバ
ッファ層802は、原子配列のレベルで表面を平坦化し、
その上に積層されるII-VI族化合物半導体の結晶欠陥の
密度を低減し、高品質なヘテロエピタキシャル結晶を得
るために設けられる。In、GaおよびAs分子線強度はそれ
ぞれ3×10-7、3×10-7および1×10-5Torrとした。
結晶製造方法により図8に示したヘテロエピタキシャル
半導体結晶を成長させた。基板には半絶縁性InP(100)基
板801を用いた。基板はロードロック室において350℃で
プリベークされた後、基板移送室を経てIII-V族半導体
成長室に搬送される。III-V族半導体成長室には加熱蒸
発源としてIn、GaおよびAsが備えられている。Asを充填
した加熱蒸発源よりAs分子線を照射しながらInP基板801
を520℃まで加熱して自然酸化膜の除去を行った後、I
n、GaおよびAsの分子線を照射することによりInGaAsバ
ッファ層802（層厚0.5mm)を成長させた。In混晶比は0.4
7であり、この組成はInPとほぼ格子整合する。InGaAsバ
ッファ層802は、原子配列のレベルで表面を平坦化し、
その上に積層されるII-VI族化合物半導体の結晶欠陥の
密度を低減し、高品質なヘテロエピタキシャル結晶を得
るために設けられる。In、GaおよびAs分子線強度はそれ
ぞれ3×10-7、3×10-7および1×10-5Torrとした。
【０１３７】InGaAsバッファ層802を形成した基板801を
基板移送室を経てZnSe成長室に搬送した。基板移送室の
真空度は1×10-10Torrであった。ZnSe成長室には加熱蒸
発源として例えばZnSeが備えられている。また基板保持
部とZnSeを充填した加熱蒸発源との間には分子線を完全
に遮断するゲートバルブが設けられている。InGaAsバッ
ファ層802の表面にZnSeを充填した加熱蒸発源からZnとS
eの分子線を照射することにより、ZnSeバッファ層803を
形成した。ZnSeバッファ層803を成長開始と同時にゲー
トバルブを開いたので、成長前の基板保持部の雰囲気中
にSe分子は存在しない。基板温度は270℃とした。ZnSe
はInPに対して−3.4％の格子不整があるため、臨界膜厚
は12nm程度である。そのためZnSeバッファ層803の厚さ
は、例えば7nmに選ばれる。表面再構成構造はInGaAsの
(2×4)構造からZnSeの成長開始と同時に (2×1)構造に
変化することが高速電子線回折により確認された。
基板移送室を経てZnSe成長室に搬送した。基板移送室の
真空度は1×10-10Torrであった。ZnSe成長室には加熱蒸
発源として例えばZnSeが備えられている。また基板保持
部とZnSeを充填した加熱蒸発源との間には分子線を完全
に遮断するゲートバルブが設けられている。InGaAsバッ
ファ層802の表面にZnSeを充填した加熱蒸発源からZnとS
eの分子線を照射することにより、ZnSeバッファ層803を
形成した。ZnSeバッファ層803を成長開始と同時にゲー
トバルブを開いたので、成長前の基板保持部の雰囲気中
にSe分子は存在しない。基板温度は270℃とした。ZnSe
はInPに対して−3.4％の格子不整があるため、臨界膜厚
は12nm程度である。そのためZnSeバッファ層803の厚さ
は、例えば7nmに選ばれる。表面再構成構造はInGaAsの
(2×4)構造からZnSeの成長開始と同時に (2×1)構造に
変化することが高速電子線回折により確認された。
【０１３８】ZnSeバッファ層803を形成した基板801を基
板移送室を経てII-VI族半導体成長室に搬送した。II-VI
族半導体成長室には加熱蒸発源として例えばZnSe、CdS
e、MgおよびZnCl2が備えられている。 II-VI族半導体成
長室において、ZnSeバッファ層803上にn型ZnCdMgSe層80
4を積層した。 n型ZnCdMgSe層804の組成はCd混晶比0.3
8、Mg混晶比0.27であり、この組成を有するZnCdMgSeはI
nPと格子整合する。また、室温でのバンドギャップは2.
5eVである。ZnCdMgSeはその組成を選ぶことにより、InP
と格子整合させながら、バンドギャップを2.2eVから2.9
eV程度の間で変化させることができる。n型ZnCdMgSe層8
04の厚さは例えば1.5mm、有効ドナー密度は例えば2×10
17cm-3である。n型不純物原料にはZnCl2を用いた。
板移送室を経てII-VI族半導体成長室に搬送した。II-VI
族半導体成長室には加熱蒸発源として例えばZnSe、CdS
e、MgおよびZnCl2が備えられている。 II-VI族半導体成
長室において、ZnSeバッファ層803上にn型ZnCdMgSe層80
4を積層した。 n型ZnCdMgSe層804の組成はCd混晶比0.3
8、Mg混晶比0.27であり、この組成を有するZnCdMgSeはI
nPと格子整合する。また、室温でのバンドギャップは2.
5eVである。ZnCdMgSeはその組成を選ぶことにより、InP
と格子整合させながら、バンドギャップを2.2eVから2.9
eV程度の間で変化させることができる。n型ZnCdMgSe層8
04の厚さは例えば1.5mm、有効ドナー密度は例えば2×10
17cm-3である。n型不純物原料にはZnCl2を用いた。
【０１３９】上記構成の半導体結晶について実施の形態
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は3.0×103cm-2であった。
1で述べた結晶欠陥の評価を行ったところ、積層欠陥密
度は3.0×103cm-2であった。
【０１４０】（実施の形態22）図11は第23の発明による
半導体レーザの実施の形態を模式的に示す構造断面図で
ある。n型GaAs(100)基板1101上に、n型GaAsバッファ層1
102、ZnTeバッファ層1103、n型ZnSeバッファ層1104、n
型ZnSSeバッファ層1105、n型ZnMgSSeクラッド層1106、n
型ZnSSe光ガイド層1107、ZnCdSSe活性層1108、p型ZnSSe
光ガイド層1109、p型ZnMgSSeクラッド層1110、p型ZnSSe
クラッド層1111、p型ZnSeキャップ層1112、p型ZnTe/ZnS
e疑似傾斜層1113、p型ZnTeコンタクト層1114が順次積層
されている。また、p型ZnSSeクラッド層1111の上部、p
型ZnSeキャップ層1112、p型ZnTe/ZnSe疑似傾斜層1113お
よびp型ZnTeコンタクト層1114はメサストライプ状にエ
ッチングされている。このメサストライプ部の幅は例え
ば10mmである。さらに、上述のメサストライプ部以外の
部分のp型ZnSSeクラッド層1111上には電流狭窄層1115が
形成されている。そして、p型ZnTeコンタクト層1114お
よび電流狭窄層1115の上には、p型電極1116が形成され
ている。p型電極1116としては、例えば厚さ10nmのPd膜
と厚さ300nmのAu膜が順次積層されたPd/Au電極が用いら
れる。一方、n型GaAs基板1101の裏面には、例えばAuGeN
i電極のようなn型電極1117が形成されている。図11に示
した構造は利得導波型であるが、メサストライプの幅、
高さおよび電流狭窄層の屈折率を適当に選ぶことによっ
て、単一モード動作する屈折率導波型構造とすることも
できる。
半導体レーザの実施の形態を模式的に示す構造断面図で
ある。n型GaAs(100)基板1101上に、n型GaAsバッファ層1
102、ZnTeバッファ層1103、n型ZnSeバッファ層1104、n
型ZnSSeバッファ層1105、n型ZnMgSSeクラッド層1106、n
型ZnSSe光ガイド層1107、ZnCdSSe活性層1108、p型ZnSSe
光ガイド層1109、p型ZnMgSSeクラッド層1110、p型ZnSSe
クラッド層1111、p型ZnSeキャップ層1112、p型ZnTe/ZnS
e疑似傾斜層1113、p型ZnTeコンタクト層1114が順次積層
されている。また、p型ZnSSeクラッド層1111の上部、p
型ZnSeキャップ層1112、p型ZnTe/ZnSe疑似傾斜層1113お
よびp型ZnTeコンタクト層1114はメサストライプ状にエ
ッチングされている。このメサストライプ部の幅は例え
ば10mmである。さらに、上述のメサストライプ部以外の
部分のp型ZnSSeクラッド層1111上には電流狭窄層1115が
形成されている。そして、p型ZnTeコンタクト層1114お
よび電流狭窄層1115の上には、p型電極1116が形成され
ている。p型電極1116としては、例えば厚さ10nmのPd膜
と厚さ300nmのAu膜が順次積層されたPd/Au電極が用いら
れる。一方、n型GaAs基板1101の裏面には、例えばAuGeN
i電極のようなn型電極1117が形成されている。図11に示
した構造は利得導波型であるが、メサストライプの幅、
高さおよび電流狭窄層の屈折率を適当に選ぶことによっ
て、単一モード動作する屈折率導波型構造とすることも
できる。
【０１４１】基板として用いるIII-V族化合物半導体結
晶は本実施の形態で示したGaAs以外に、InP、GaP、InGa
As等が挙げられる。基板の電導型についてはｐ型であっ
てもよい。基板面方位については本実施の形態では(10
0)面を用いたが、(100)面から[111]Aあるいは[111]B方
向へ傾斜した面を用いてもよい。例えば、[111]B方向へ
15.8*傾斜した(511)B面を用いることができる。
晶は本実施の形態で示したGaAs以外に、InP、GaP、InGa
As等が挙げられる。基板の電導型についてはｐ型であっ
てもよい。基板面方位については本実施の形態では(10
0)面を用いたが、(100)面から[111]Aあるいは[111]B方
向へ傾斜した面を用いてもよい。例えば、[111]B方向へ
15.8*傾斜した(511)B面を用いることができる。
【０１４２】基板上にエピタキシャル成長されるII-VI
族化合物半導体レーザ結晶の組成は、基板との界面でミ
スフィット転位が発生しないよう、基板にほぼ格子整合
する組成を選ぶことが好ましい。GaAs、InGaAsおよびGa
P基板の場合には、例えばZnMgSSe系やZnMgBeSe系が選ば
れる。InP基板の場合には、例えばZnCdMgSe系やZnMgSeT
e系が選ばれる。また、基板との格子不整の大きい組成
を用いる場合は、その層の厚さが臨界膜厚を越えないよ
うに選ぶことが好ましい。
族化合物半導体レーザ結晶の組成は、基板との界面でミ
スフィット転位が発生しないよう、基板にほぼ格子整合
する組成を選ぶことが好ましい。GaAs、InGaAsおよびGa
P基板の場合には、例えばZnMgSSe系やZnMgBeSe系が選ば
れる。InP基板の場合には、例えばZnCdMgSe系やZnMgSeT
e系が選ばれる。また、基板との格子不整の大きい組成
を用いる場合は、その層の厚さが臨界膜厚を越えないよ
うに選ぶことが好ましい。
【０１４３】GaAsバッファ層1102は、原子配列のレベル
で表面を平坦化し、その上に積層されるII-VI族化合物
半導体の結晶欠陥の密度を低減し、高品質な半導体レー
ザ結晶を得るために設けられる。厚さは例えば0.3mmで
ある。n型不純物としては例えばSiが、p型不純物として
は例えばZnが用いられる。
で表面を平坦化し、その上に積層されるII-VI族化合物
半導体の結晶欠陥の密度を低減し、高品質な半導体レー
ザ結晶を得るために設けられる。厚さは例えば0.3mmで
ある。n型不純物としては例えばSiが、p型不純物として
は例えばZnが用いられる。
【０１４４】ZnTeバッファ層1103は、II-VI族化合物半
導体の成長初期過程において成長雰囲気中のSやSeが直
接GaAsバッファ層1102に付着してGa-Se結合やGa-S結合
を形成して積層欠陥の原因となり、ヘテロエピタキシャ
ル結晶の結晶品質が低下するのを防ぐために設けられ
る。ZnTeはGaAsに対して＋7.9％の格子不整があるた
め、臨界膜厚は5nmつまり16分子層程度である。そのた
めZnTeバッファ層1103の厚さは、例えば1.2nmつまり4分
子層に選ばれる。ZnTeはn型化が困難であるが、この程
度の厚さのバッファ層であれば不純物を添加する必要は
ない。むしろ、GaAsバッファ層1102との界面に向かって
不純物が拡散し、欠陥を生成する可能性もあるので、不
純物を添加しない方が好ましい。また、GaAsとZnTeとの
間には約1.1eVの伝導帯不連続が存在するが、この程度
の厚さのZnTe層ではそのようなバンド構造は形成され
ず、n型GaAsバッファ層1102に直接n型ZnSeバッファ層11
04を接合した場合を上回るような電子注入の障壁とはな
らない。
導体の成長初期過程において成長雰囲気中のSやSeが直
接GaAsバッファ層1102に付着してGa-Se結合やGa-S結合
を形成して積層欠陥の原因となり、ヘテロエピタキシャ
ル結晶の結晶品質が低下するのを防ぐために設けられ
る。ZnTeはGaAsに対して＋7.9％の格子不整があるた
め、臨界膜厚は5nmつまり16分子層程度である。そのた
めZnTeバッファ層1103の厚さは、例えば1.2nmつまり4分
子層に選ばれる。ZnTeはn型化が困難であるが、この程
度の厚さのバッファ層であれば不純物を添加する必要は
ない。むしろ、GaAsバッファ層1102との界面に向かって
不純物が拡散し、欠陥を生成する可能性もあるので、不
純物を添加しない方が好ましい。また、GaAsとZnTeとの
間には約1.1eVの伝導帯不連続が存在するが、この程度
の厚さのZnTe層ではそのようなバンド構造は形成され
ず、n型GaAsバッファ層1102に直接n型ZnSeバッファ層11
04を接合した場合を上回るような電子注入の障壁とはな
らない。
【０１４５】n型ZnSeバッファ層1104は、その上に形成
されるn型ZnSSeクラッド層1105の成長初期過程において
2次元核生成・成長を促進させるためおよび積層欠陥生
成を抑制させるために設けられる。ZnSeはGaAsに対して
＋0.28％の格子不整があるため、臨界膜厚は150nm程度
である。そのためZnSeバッファ層1104の厚さは、例えば
30nmに選ばれる。また、有効ドナー密度は例えば8×101
7cm-3であり、ｎ型不純物としては例えばClが用いられ
る。また、前述したように不純物の拡散を防ぐために、
ZnTeバッファ層1103に隣接する2〜3nm程度の領域にはn
型不純物を添加しない方が好ましい。
されるn型ZnSSeクラッド層1105の成長初期過程において
2次元核生成・成長を促進させるためおよび積層欠陥生
成を抑制させるために設けられる。ZnSeはGaAsに対して
＋0.28％の格子不整があるため、臨界膜厚は150nm程度
である。そのためZnSeバッファ層1104の厚さは、例えば
30nmに選ばれる。また、有効ドナー密度は例えば8×101
7cm-3であり、ｎ型不純物としては例えばClが用いられ
る。また、前述したように不純物の拡散を防ぐために、
ZnTeバッファ層1103に隣接する2〜3nm程度の領域にはn
型不純物を添加しない方が好ましい。
【０１４６】n型ZnSSeバッファ層1105は、その上に形成
されるn型ZnMgSSeクラッド層1106の成長初期過程におい
て積層欠陥生成を抑制させるために設けられる。 ZnSSe
バッファ層1105の組成はS混晶比0.06であり、この組成
を有するZnSSeはGaAsと格子整合する。また室温でのバ
ンドギャップは2.75eVである。n型ZnSSeバッファ層1105
の厚さは例えば0.2mm、有効ドナー密度は例えば5×1017
cm-3である。
されるn型ZnMgSSeクラッド層1106の成長初期過程におい
て積層欠陥生成を抑制させるために設けられる。 ZnSSe
バッファ層1105の組成はS混晶比0.06であり、この組成
を有するZnSSeはGaAsと格子整合する。また室温でのバ
ンドギャップは2.75eVである。n型ZnSSeバッファ層1105
の厚さは例えば0.2mm、有効ドナー密度は例えば5×1017
cm-3である。
【０１４７】n型ZnMgSSeクラッド層1106およびp型ZnMgS
Seクラッド層1110の組成はMg混晶比0.1、S混晶比0.2で
あり、この組成を有するZnMgSSeはGaAsと格子整合す
る。また室温でのバンドギャップは2.86eVである。ZnMg
SSeはその組成を選ぶことにより、GaAsと格子整合させ
ながら、バンドギャップを2.7eVから3.1eV程度の間で変
化させることができる。n型ZnMgSSeクラッド層1106の厚
さは例えば0.8mm、有効ドナー密度は例えば5×1017cm-3
であり、p型ZnMgSSeクラッド層1110の厚さは例えば0.6m
m、有効アクセプタ密度は例えば2×1017cm-3である。p
型不純物としては例えばNが用いられる。
Seクラッド層1110の組成はMg混晶比0.1、S混晶比0.2で
あり、この組成を有するZnMgSSeはGaAsと格子整合す
る。また室温でのバンドギャップは2.86eVである。ZnMg
SSeはその組成を選ぶことにより、GaAsと格子整合させ
ながら、バンドギャップを2.7eVから3.1eV程度の間で変
化させることができる。n型ZnMgSSeクラッド層1106の厚
さは例えば0.8mm、有効ドナー密度は例えば5×1017cm-3
であり、p型ZnMgSSeクラッド層1110の厚さは例えば0.6m
m、有効アクセプタ密度は例えば2×1017cm-3である。p
型不純物としては例えばNが用いられる。
【０１４８】n型ZnSSe光ガイド層1107およびp型ZnSSe光
ガイド層1109の組成は、n型ZnSSeバッファ層1105と同様
S混晶比0.06であり、この組成を有するZnSSeはGaAsと格
子整合する。光ガイド層の組成は、活性層の発光波長に
おける屈折率がクラッド層の屈折率よりも大きく、活性
層の屈折率よりも小さくなるように選ばれ、また、バン
ドギャップがクラッド層のバンドギャップよりも小さ
く、活性層のバンドギャップよりも大きくなるように選
ばれる。層厚は例えばそれぞれ130nmである。なお、ZnC
dSSe活性層1108での不純物準位形成を防ぐため、光ガイ
ド層1107および1109のうちZnCdSSe活性層1108との界面
近傍領域にはn型、p型いずれの不純物も添加しないのが
好ましい。極端には、光ガイド層全体にn型、p型いずれ
の不純物も添加しないでも構わない。不純物を添加した
領域の有効ドナー密度および有効アクセプタ密度は例え
ばそれぞれ5×1017cm-3および3×1017cm-3である。
ガイド層1109の組成は、n型ZnSSeバッファ層1105と同様
S混晶比0.06であり、この組成を有するZnSSeはGaAsと格
子整合する。光ガイド層の組成は、活性層の発光波長に
おける屈折率がクラッド層の屈折率よりも大きく、活性
層の屈折率よりも小さくなるように選ばれ、また、バン
ドギャップがクラッド層のバンドギャップよりも小さ
く、活性層のバンドギャップよりも大きくなるように選
ばれる。層厚は例えばそれぞれ130nmである。なお、ZnC
dSSe活性層1108での不純物準位形成を防ぐため、光ガイ
ド層1107および1109のうちZnCdSSe活性層1108との界面
近傍領域にはn型、p型いずれの不純物も添加しないのが
好ましい。極端には、光ガイド層全体にn型、p型いずれ
の不純物も添加しないでも構わない。不純物を添加した
領域の有効ドナー密度および有効アクセプタ密度は例え
ばそれぞれ5×1017cm-3および3×1017cm-3である。
【０１４９】ZnCdSSe活性層1108の組成は例えばCd混晶
比0.25、S混晶比0.06である。この組成ではGaAsに対し
て+1.8％程度の格子不整があるため、臨界膜厚は20nm程
度であり、そのためZnCdSSe活性層1108の厚さは例えば5
nmに選ばれ、量子井戸構造が形成される。室温でのバン
ドギャップは2.45eVである。活性層の組成は、そのバン
ドギャップがクラッド層および光ガイド層のバンドギャ
ップより小さくなるように選ばれる。本実施の形態のよ
うにクラッド層がZnMgSSe系の場合には例えばZnCdSSe系
が、またクラッド層がZnMgBeSe系やZnCdMgSe系の場合に
は例えばZnCdSe系が、クラッド層がZnMgSeTe系の場合に
は例えばZnSeTe系がそれぞれ選ばれる。活性層の構造
は、本実施の形態においては単一量子井戸構造とした
が、必要に応じて多重量子井戸構造とすることもでき、
また活性層の歪量を制御して歪量子井戸構造としたり、
歪補償量子井戸構造とすることもできる。なお、活性層
での不純物準位形成を防ぐため、井戸層および障壁層に
はｎ型、ｐ型いずれの不純物も添加しないのが好まし
い。
比0.25、S混晶比0.06である。この組成ではGaAsに対し
て+1.8％程度の格子不整があるため、臨界膜厚は20nm程
度であり、そのためZnCdSSe活性層1108の厚さは例えば5
nmに選ばれ、量子井戸構造が形成される。室温でのバン
ドギャップは2.45eVである。活性層の組成は、そのバン
ドギャップがクラッド層および光ガイド層のバンドギャ
ップより小さくなるように選ばれる。本実施の形態のよ
うにクラッド層がZnMgSSe系の場合には例えばZnCdSSe系
が、またクラッド層がZnMgBeSe系やZnCdMgSe系の場合に
は例えばZnCdSe系が、クラッド層がZnMgSeTe系の場合に
は例えばZnSeTe系がそれぞれ選ばれる。活性層の構造
は、本実施の形態においては単一量子井戸構造とした
が、必要に応じて多重量子井戸構造とすることもでき、
また活性層の歪量を制御して歪量子井戸構造としたり、
歪補償量子井戸構造とすることもできる。なお、活性層
での不純物準位形成を防ぐため、井戸層および障壁層に
はｎ型、ｐ型いずれの不純物も添加しないのが好まし
い。
【０１５０】p型ZnSSeクラッド層1111はレーザ素子の熱
抵抗低減とバンド不連続の緩和を目的として設けられ、
p型ZnMgSSeクラッド層1110の厚さを薄くできる効果を有
する。p型ZnMgSSeクラッド層1110のバンドギャップおよ
び有効アクセプタ密度の設定いかんによっては、p型ZnS
Seクラッド層1111が不要となる場合もある。
抵抗低減とバンド不連続の緩和を目的として設けられ、
p型ZnMgSSeクラッド層1110の厚さを薄くできる効果を有
する。p型ZnMgSSeクラッド層1110のバンドギャップおよ
び有効アクセプタ密度の設定いかんによっては、p型ZnS
Seクラッド層1111が不要となる場合もある。
【０１５１】p型ZnSeキャップ層1112、p型ZnTe/ZnSe疑
似傾斜層1113およびp型ZnTeコンタクト層1114はp型オー
ミックコンタクトを形成するために設けられる。p型ZnS
eキャップ層1112は例えば厚さ80nm、有効アクセプタ密
度8×1017cm-3であり、p型ZnTeコンタクト層1114は例え
ば厚さ10nm、キャリア密度は1×1019cm-3である。p型Zn
Teコンタクト層1114の上に容易にオーミック電極を形成
することはできるが、ZnSeとZnTeとの間には1.1eV程度
の価電子帯不連続が存在し、ホール注入に対する障壁と
なるので、この障壁を除くためにp型ZnTe/ZnSe疑似傾斜
層1113が設けられる。その構造は、例えば2.1nm周期で1
2層からなり、p型ZnSeキャップ層1112に隣接する第1層
は0.3nmのp型ZnTe層と1.8nmのp型ZnSe層で構成され、第
2層は0.4nmのp型ZnTe層と1.7nmのp型ZnSe層で構成さ
れ、順次p型ZnTe層は厚く、p型ZnSe層は薄くなっていく
構造で、p型ZnTeコンタクト層1114に隣接する第12層は
1.8nmのp型ZnTe層と0.3nmのp型ZnSe層で構成される。
似傾斜層1113およびp型ZnTeコンタクト層1114はp型オー
ミックコンタクトを形成するために設けられる。p型ZnS
eキャップ層1112は例えば厚さ80nm、有効アクセプタ密
度8×1017cm-3であり、p型ZnTeコンタクト層1114は例え
ば厚さ10nm、キャリア密度は1×1019cm-3である。p型Zn
Teコンタクト層1114の上に容易にオーミック電極を形成
することはできるが、ZnSeとZnTeとの間には1.1eV程度
の価電子帯不連続が存在し、ホール注入に対する障壁と
なるので、この障壁を除くためにp型ZnTe/ZnSe疑似傾斜
層1113が設けられる。その構造は、例えば2.1nm周期で1
2層からなり、p型ZnSeキャップ層1112に隣接する第1層
は0.3nmのp型ZnTe層と1.8nmのp型ZnSe層で構成され、第
2層は0.4nmのp型ZnTe層と1.7nmのp型ZnSe層で構成さ
れ、順次p型ZnTe層は厚く、p型ZnSe層は薄くなっていく
構造で、p型ZnTeコンタクト層1114に隣接する第12層は
1.8nmのp型ZnTe層と0.3nmのp型ZnSe層で構成される。
【０１５２】本実施の形態ではこのような構造をとった
が、これに限らず、巨視的にバンド構造がZnSeからZnTe
へと連続的に変化するような構造、あるいはホールがZn
TeとZnSeとの間の障壁をトンネル効果で流れるような構
造であればよい。また、p型オーミックコンタクトの形
成にはBeTeを用いることもでき、同様のp型BeTe/ZnSe疑
似傾斜層等を組み合わせることにより半導体発光素子に
適用できる。BeTeはGaAsに対して−0.47％程度の格子不
整であり、ZnTeの場合と異なり臨界膜厚未満の厚さで結
晶品質の高いオーミックコンタクトを形成できるという
利点を有する。
が、これに限らず、巨視的にバンド構造がZnSeからZnTe
へと連続的に変化するような構造、あるいはホールがZn
TeとZnSeとの間の障壁をトンネル効果で流れるような構
造であればよい。また、p型オーミックコンタクトの形
成にはBeTeを用いることもでき、同様のp型BeTe/ZnSe疑
似傾斜層等を組み合わせることにより半導体発光素子に
適用できる。BeTeはGaAsに対して−0.47％程度の格子不
整であり、ZnTeの場合と異なり臨界膜厚未満の厚さで結
晶品質の高いオーミックコンタクトを形成できるという
利点を有する。
【０１５３】電流狭窄層1115は、クラッド層の屈折率に
応じて組成が選ばれるが、ZnMgSSe系クラッド層に対し
てはZnMgSSeまたはZnO等が好ましい。
応じて組成が選ばれるが、ZnMgSSe系クラッド層に対し
てはZnMgSSeまたはZnO等が好ましい。
【０１５４】上記半導体レーザ構造の成長方法として
は、MBE法やMOVPE法が挙げられる。分子層あるいは原子
層レベルの精密な制御が必要な場合は、ALE法あるいはM
EE法を適宜併用することができる。本実施の形態におい
ては、MBE法を用いたので、以下MBE法による製造装置お
よび製造方法を述べる。
は、MBE法やMOVPE法が挙げられる。分子層あるいは原子
層レベルの精密な制御が必要な場合は、ALE法あるいはM
EE法を適宜併用することができる。本実施の形態におい
ては、MBE法を用いたので、以下MBE法による製造装置お
よび製造方法を述べる。
【０１５５】用いたMBE装置は、ロードロック室、III-V
族半導体成長室、基板移送室およびII-VI族半導体成長
室により構成される。III-V族半導体成長室には加熱蒸
発源として例えばGa、As、SiおよびZnTeが備えられ、II
-VI族半導体成長室には加熱蒸発源として例えばZnSe、Z
nS、Mg、CdSe、ZnTeおよびZnCl2が備えられ、さらにRF
放電管を有するN2ラジカル源が備えられている。このMB
E装置では、III-V族半導体成長室において基板上にn型G
aAsバッファ層1102を形成した直後、Te以外のVI族分子
が存在しない雰囲気中でZnTeバッファ層1103を形成する
ことができるので、II-VI族半導体とGaAsとの界面にお
けるGa-Se結合やGa-S結合の形成を阻止し、これらに起
因する積層欠陥の発生を抑制できる。なお、本実施の形
態ではIII-V族半導体成長室にZnTeを充填した加熱蒸発
源を備えたが、この代わりにZnを充填した加熱蒸発源お
よびTeを充填した加熱蒸発源を備えてもかまわない。ま
た同様に、II-VI族半導体成長室において、ZnSe、ZnS、
CdSe等の代わりに、Zn、Se、S、Cd等を充填した加熱蒸
発源を備えてもかまわない。
族半導体成長室、基板移送室およびII-VI族半導体成長
室により構成される。III-V族半導体成長室には加熱蒸
発源として例えばGa、As、SiおよびZnTeが備えられ、II
-VI族半導体成長室には加熱蒸発源として例えばZnSe、Z
nS、Mg、CdSe、ZnTeおよびZnCl2が備えられ、さらにRF
放電管を有するN2ラジカル源が備えられている。このMB
E装置では、III-V族半導体成長室において基板上にn型G
aAsバッファ層1102を形成した直後、Te以外のVI族分子
が存在しない雰囲気中でZnTeバッファ層1103を形成する
ことができるので、II-VI族半導体とGaAsとの界面にお
けるGa-Se結合やGa-S結合の形成を阻止し、これらに起
因する積層欠陥の発生を抑制できる。なお、本実施の形
態ではIII-V族半導体成長室にZnTeを充填した加熱蒸発
源を備えたが、この代わりにZnを充填した加熱蒸発源お
よびTeを充填した加熱蒸発源を備えてもかまわない。ま
た同様に、II-VI族半導体成長室において、ZnSe、ZnS、
CdSe等の代わりに、Zn、Se、S、Cd等を充填した加熱蒸
発源を備えてもかまわない。
【０１５６】Siドープｎ型GaAs(100)基板1101（キャリ
ア密度2x1018cm-3）は、ロードロック室において350℃
でプリベークされた後、基板移送室を経てIII-V族半導
体成長室に搬送される。III-V族半導体成長室におい
て、As分子線を照射しながらGaAs基板1101を約600℃ま
で加熱して自然酸化膜の除去を行った後、Ga、Asおよび
Si分子線を照射することによりSiドープn型GaAsバッフ
ァ層1102を成長させた。GaおよびAs分子線強度をそれぞ
れ5×10-7および1×10-5Torrとし、基板温度を590℃と
した。成長速度は0.9mm/hであった。
ア密度2x1018cm-3）は、ロードロック室において350℃
でプリベークされた後、基板移送室を経てIII-V族半導
体成長室に搬送される。III-V族半導体成長室におい
て、As分子線を照射しながらGaAs基板1101を約600℃ま
で加熱して自然酸化膜の除去を行った後、Ga、Asおよび
Si分子線を照射することによりSiドープn型GaAsバッフ
ァ層1102を成長させた。GaおよびAs分子線強度をそれぞ
れ5×10-7および1×10-5Torrとし、基板温度を590℃と
した。成長速度は0.9mm/hであった。
【０１５７】n型GaAsバッファ層1102の成長後、基板温
度を300℃まで下げてGaAsバッファ層1102の表面にZnTe
を充填した加熱蒸発源から分子線を照射することによ
り、ZnTeバッファ層1103を形成した。加熱蒸発源からの
分子線強度は1×10-7Torr、成長時間は11秒間とした。
表面再構成構造はGaAsのAs安定化面を示す(2×4)構造か
らZnTeの成長開始と同時に Te安定化面を示す(2×1)構
造に変化することが高速電子線回折により確認された。
度を300℃まで下げてGaAsバッファ層1102の表面にZnTe
を充填した加熱蒸発源から分子線を照射することによ
り、ZnTeバッファ層1103を形成した。加熱蒸発源からの
分子線強度は1×10-7Torr、成長時間は11秒間とした。
表面再構成構造はGaAsのAs安定化面を示す(2×4)構造か
らZnTeの成長開始と同時に Te安定化面を示す(2×1)構
造に変化することが高速電子線回折により確認された。
【０１５８】n型GaAsバッファ層1102およびZnTeバッフ
ァ層1103を形成した基板1101を基板移送室（真空度1×1
0-10Torr）を経てII-VI族半導体成長室に搬送した。II-
VI族半導体成長室においてZnTeバッファ層1103上に、n
型ZnSeバッファ層1104、n型ZnSSeバッファ層1105、n型Z
nMgSSeクラッド層1106、n型ZnSSe光ガイド層1107、ZnCd
SSe活性層1108、p型ZnSSe光ガイド層1109、p型ZnMgSSe
クラッド層1110、p型ZnSSeクラッド層1111、p型ZnSeキ
ャップ層1112、p型ZnTe/ZnSe疑似傾斜層1113およびp型Z
nTeコンタクト層1114を順次積層した。n型不純物原料と
してZnCl2を、p型不純物原料としてRFプラズマ放電によ
り生成された活性N2を用いた。結晶成長中の基板温度は
290℃、ZnMgSSe層の成長速度は0.7mm/hとした。
ァ層1103を形成した基板1101を基板移送室（真空度1×1
0-10Torr）を経てII-VI族半導体成長室に搬送した。II-
VI族半導体成長室においてZnTeバッファ層1103上に、n
型ZnSeバッファ層1104、n型ZnSSeバッファ層1105、n型Z
nMgSSeクラッド層1106、n型ZnSSe光ガイド層1107、ZnCd
SSe活性層1108、p型ZnSSe光ガイド層1109、p型ZnMgSSe
クラッド層1110、p型ZnSSeクラッド層1111、p型ZnSeキ
ャップ層1112、p型ZnTe/ZnSe疑似傾斜層1113およびp型Z
nTeコンタクト層1114を順次積層した。n型不純物原料と
してZnCl2を、p型不純物原料としてRFプラズマ放電によ
り生成された活性N2を用いた。結晶成長中の基板温度は
290℃、ZnMgSSe層の成長速度は0.7mm/hとした。
【０１５９】以上のエピタキシャル成長で得られた半導
体レーザ構造のウェハを、利得導波型レーザ素子に加工
する。すなわち、例えば幅10mmのストライプ状レジスト
パターンをマスクとして、p型ZnSSeクラッド層1111の途
中までエッチングしてメサストライプを形成する。エッ
チングには例えば重クロム酸カリウム飽和水溶液と濃硫
酸が容積比３：２で混合されたエッチング液を用いる。
引き続き、電流狭窄層1115として例えばZnOをスパッタ
リング蒸着し、リフトオフによってp型ZnTeコンタクト
層1114を露出させる。なお電流狭窄層1115として、MBE
法によりZnMgSSe層を埋込再成長させることもできる。
その後ウェハ全面に例えばPdとAuを順次真空蒸着してp
型電極1116とする。一方、n型GaAs基板1101の裏面には
例えばAu、GeおよびNiを真空蒸着してn型電極1117とす
る。
体レーザ構造のウェハを、利得導波型レーザ素子に加工
する。すなわち、例えば幅10mmのストライプ状レジスト
パターンをマスクとして、p型ZnSSeクラッド層1111の途
中までエッチングしてメサストライプを形成する。エッ
チングには例えば重クロム酸カリウム飽和水溶液と濃硫
酸が容積比３：２で混合されたエッチング液を用いる。
引き続き、電流狭窄層1115として例えばZnOをスパッタ
リング蒸着し、リフトオフによってp型ZnTeコンタクト
層1114を露出させる。なお電流狭窄層1115として、MBE
法によりZnMgSSe層を埋込再成長させることもできる。
その後ウェハ全面に例えばPdとAuを順次真空蒸着してp
型電極1116とする。一方、n型GaAs基板1101の裏面には
例えばAu、GeおよびNiを真空蒸着してn型電極1117とす
る。
【０１６０】このウェハを劈開して、共振器長を例えば
750mmとし、両端面ともコーティングを施さずに、例え
ば幅400 mmのチップに分離して、Cuヒートシンクにジャ
ンクションダウンで実装する。
750mmとし、両端面ともコーティングを施さずに、例え
ば幅400 mmのチップに分離して、Cuヒートシンクにジャ
ンクションダウンで実装する。
【０１６１】この半導体レーザ素子の室温での連続動作
特性を評価したところ、発振波長は約510nm、しきい値
電流は42mA、外部微分量子効率は67％、レーザ発振開始
時の印加電圧は約9Vであった。また、20℃における出力
1mWでの連続動作寿命は平均2.5時間であり、素子ごとの
ばらつきは小さかった。また、活性層における暗点欠陥
密度を評価したところ、5.6×102cm-2であった。
特性を評価したところ、発振波長は約510nm、しきい値
電流は42mA、外部微分量子効率は67％、レーザ発振開始
時の印加電圧は約9Vであった。また、20℃における出力
1mWでの連続動作寿命は平均2.5時間であり、素子ごとの
ばらつきは小さかった。また、活性層における暗点欠陥
密度を評価したところ、5.6×102cm-2であった。
【０１６２】一方、比較のため、ZnTeバッファ層1103の
ない従来構成の半導体レーザ素子に対して同様の評価を
行ったところ、初期的なレーザ発振特性に大きな差異は
認められなかったが、連続動作寿命は平均6分であり、
素子ごとのばらつきは大きかった。また、活性層におけ
る暗点欠陥密度は2.8×104cm-2であった。
ない従来構成の半導体レーザ素子に対して同様の評価を
行ったところ、初期的なレーザ発振特性に大きな差異は
認められなかったが、連続動作寿命は平均6分であり、
素子ごとのばらつきは大きかった。また、活性層におけ
る暗点欠陥密度は2.8×104cm-2であった。
【０１６３】ZnTeバッファ層の導入がレーザ素子の動作
寿命を伸長させる理由は定かではないが、TeはSやSeに
比べて蒸気圧が低いこと、また積層欠陥の核となる可能
性のあるGa-Te結合は、Ga-S結合やGa-Se結合に比べて結
合エネルギーが小さく、化学的に不安定であること等か
ら、Ga-Te結合が形成されにくいために、活性層中の暗
点欠陥密度が低減されたことによると考えられる。
寿命を伸長させる理由は定かではないが、TeはSやSeに
比べて蒸気圧が低いこと、また積層欠陥の核となる可能
性のあるGa-Te結合は、Ga-S結合やGa-Se結合に比べて結
合エネルギーが小さく、化学的に不安定であること等か
ら、Ga-Te結合が形成されにくいために、活性層中の暗
点欠陥密度が低減されたことによると考えられる。
【０１６４】なお、InP基板上にInGaAsバッファ層を介
してZnCdMgSe系レーザを構成する場合、InGaAsバッファ
層上にZnTeバッファ層を備えると、上記と同様の効果が
得られる。また、GaAs基板上にAlxGa1-xAs（0<x≦1）層
を介してII-VI族半導体レーザを構成する場合、AlxGa1-
xAs層上にZnTeバッファ層を備えると、上記と同様の効
果が得られる。
してZnCdMgSe系レーザを構成する場合、InGaAsバッファ
層上にZnTeバッファ層を備えると、上記と同様の効果が
得られる。また、GaAs基板上にAlxGa1-xAs（0<x≦1）層
を介してII-VI族半導体レーザを構成する場合、AlxGa1-
xAs層上にZnTeバッファ層を備えると、上記と同様の効
果が得られる。
【０１６５】以上のことから、本実施の形態によれば、
II-VI族半導体レーザ素子の動作寿命を伸長させ、また
信頼性の歩留まりを向上させることができる。
II-VI族半導体レーザ素子の動作寿命を伸長させ、また
信頼性の歩留まりを向上させることができる。
【０１６６】（実施の形態23）図12は第24の発明による
半導体レーザの実施の形態を模式的に示す構造断面図で
ある。n型GaAs(100)基板1201上に、n型GaAsバッファ層1
202、BeTeバッファ層1203、n型ZnSeバッファ層1204、n
型ZnMgBeSeクラッド層1205、 ZnCdSe多重量子井戸層120
6、ZnMgBeSe障壁層1207、p型ZnMgBeSeクラッド層1208、
p型ZnSeキャップ層1209、p型BeTe/ZnSe疑似傾斜層1210
およびp型BeTeコンタクト層1211が順次積層されてい
る。また、p型ZnMgBeSeクラッド層1208の上部、p型ZnSe
キャップ層1209、p型BeTe/ZnSe疑似傾斜層1210およびp
型BeTeコンタクト層1211はメサストライプ状にエッチン
グされている。このメサストライプ部の幅は例えば10mm
である。さらに、上述のメサストライプ部以外の部分の
p型ZnMgBeSeクラッド層1208上には電流狭窄層1212が形
成されている。そして、p型BeTeコンタクト層1211およ
び電流狭窄層1212の上には、p型電極1213が形成されて
いる。一方、n型GaAs基板1201の裏面には、例えばAuGeN
i電極のようなn型電極1214が形成されている。図12に示
した構造は利得導波型であるが、メサストライプの幅、
高さおよび電流狭窄層の屈折率を適当に選ぶことによっ
て、単一モード動作する屈折率導波型構造とすることも
できる。
半導体レーザの実施の形態を模式的に示す構造断面図で
ある。n型GaAs(100)基板1201上に、n型GaAsバッファ層1
202、BeTeバッファ層1203、n型ZnSeバッファ層1204、n
型ZnMgBeSeクラッド層1205、 ZnCdSe多重量子井戸層120
6、ZnMgBeSe障壁層1207、p型ZnMgBeSeクラッド層1208、
p型ZnSeキャップ層1209、p型BeTe/ZnSe疑似傾斜層1210
およびp型BeTeコンタクト層1211が順次積層されてい
る。また、p型ZnMgBeSeクラッド層1208の上部、p型ZnSe
キャップ層1209、p型BeTe/ZnSe疑似傾斜層1210およびp
型BeTeコンタクト層1211はメサストライプ状にエッチン
グされている。このメサストライプ部の幅は例えば10mm
である。さらに、上述のメサストライプ部以外の部分の
p型ZnMgBeSeクラッド層1208上には電流狭窄層1212が形
成されている。そして、p型BeTeコンタクト層1211およ
び電流狭窄層1212の上には、p型電極1213が形成されて
いる。一方、n型GaAs基板1201の裏面には、例えばAuGeN
i電極のようなn型電極1214が形成されている。図12に示
した構造は利得導波型であるが、メサストライプの幅、
高さおよび電流狭窄層の屈折率を適当に選ぶことによっ
て、単一モード動作する屈折率導波型構造とすることも
できる。
【０１６７】以下、第24の発明による半導体レーザの実
施の形態として、前述した実施の形態22と大きく異なる
点についてのみ述べる。
施の形態として、前述した実施の形態22と大きく異なる
点についてのみ述べる。
【０１６８】BeTeバッファ層1203は、II-VI族化合物半
導体の成長初期過程において成長雰囲気中のSeが直接Ga
Asバッファ層1202に付着してGa-Se結合を形成して積層
欠陥の原因となり、ヘテロエピタキシャル結晶の結晶品
質が低下するのを防ぐために設けられる。BeTeは格子定
数が0.56269nmであり、GaAsに対して−0.47%の格子不整
があるため、臨界膜厚は90nm程度である。そのためBeTe
バッファ層の厚さは例えば10nmに選ばれる。BeTeはn型
化が困難であるが、この程度の厚さのバッファ層であれ
ば不純物を添加する必要はない。むしろ、GaAsバッファ
層1202との界面に向かって不純物が拡散し、欠陥を生成
する可能性もあるので、不純物を添加しない方が好まし
い。また、GaAsとBeTeとの間には約1.3eVの伝導帯不連
続が存在するが、この程度の厚さのBeTe層ではそのよう
なバンド構造は形成されず、n型GaAsバッファ層1202に
直接n型ZnSeバッファ層1204を接合した場合を上回るよ
うな電子注入の障壁とはならない。
導体の成長初期過程において成長雰囲気中のSeが直接Ga
Asバッファ層1202に付着してGa-Se結合を形成して積層
欠陥の原因となり、ヘテロエピタキシャル結晶の結晶品
質が低下するのを防ぐために設けられる。BeTeは格子定
数が0.56269nmであり、GaAsに対して−0.47%の格子不整
があるため、臨界膜厚は90nm程度である。そのためBeTe
バッファ層の厚さは例えば10nmに選ばれる。BeTeはn型
化が困難であるが、この程度の厚さのバッファ層であれ
ば不純物を添加する必要はない。むしろ、GaAsバッファ
層1202との界面に向かって不純物が拡散し、欠陥を生成
する可能性もあるので、不純物を添加しない方が好まし
い。また、GaAsとBeTeとの間には約1.3eVの伝導帯不連
続が存在するが、この程度の厚さのBeTe層ではそのよう
なバンド構造は形成されず、n型GaAsバッファ層1202に
直接n型ZnSeバッファ層1204を接合した場合を上回るよ
うな電子注入の障壁とはならない。
【０１６９】n型ZnMgBeSeクラッド層1205、ZnMgBeSe障
壁層1207およびp型ZnMgBeSeクラッド層1208の組成はMg
混晶比0.1、Be混晶比0.1であり、この組成を有するZnMg
BeSeはGaAsとほぼ格子整合する。また、室温でのバンド
ギャップは2.89eVである。ZnMgBeSeはその組成を選ぶこ
とにより、GaAsと格子整合させながら、バンドギャップ
を2.7eVから3.2eV程度の間で変化させることができる。
n型ZnMgBeSeクラッド層1205の厚さは例えば1.0mm、有効
ドナー密度は例えば5×1017cm-3であり、p型ZnMgBeSeク
ラッド層1208の厚さは例えば1.0mm、有効アクセプタ密
度は例えば3×1017cm-3である。p型不純物としては例え
ばNが用いられる。
壁層1207およびp型ZnMgBeSeクラッド層1208の組成はMg
混晶比0.1、Be混晶比0.1であり、この組成を有するZnMg
BeSeはGaAsとほぼ格子整合する。また、室温でのバンド
ギャップは2.89eVである。ZnMgBeSeはその組成を選ぶこ
とにより、GaAsと格子整合させながら、バンドギャップ
を2.7eVから3.2eV程度の間で変化させることができる。
n型ZnMgBeSeクラッド層1205の厚さは例えば1.0mm、有効
ドナー密度は例えば5×1017cm-3であり、p型ZnMgBeSeク
ラッド層1208の厚さは例えば1.0mm、有効アクセプタ密
度は例えば3×1017cm-3である。p型不純物としては例え
ばNが用いられる。
【０１７０】ZnCdSe多重量子井戸層1206の組成は例えば
Cd混晶比0.2である。この組成ではGaAsに対して+1.7％
程度の格子不整があるため、臨界膜厚は25nm程度であ
る。そのため、例えば4層からなるZnMgBeSe障壁層1207
（厚さ各6nm）と3層からなるZnCdSe量子井戸層1206（厚
さ各4nm）が交互に積層される多重量子井戸構造とし
た。室温でのZnCdSe量子井戸層1206のバンドギャップは
2.45eVである。なお、不純物準位形成を防ぐため、ZnCd
Se量子井戸層1206にはｎ型、ｐ型いずれの不純物も添加
しないのが好ましい。
Cd混晶比0.2である。この組成ではGaAsに対して+1.7％
程度の格子不整があるため、臨界膜厚は25nm程度であ
る。そのため、例えば4層からなるZnMgBeSe障壁層1207
（厚さ各6nm）と3層からなるZnCdSe量子井戸層1206（厚
さ各4nm）が交互に積層される多重量子井戸構造とし
た。室温でのZnCdSe量子井戸層1206のバンドギャップは
2.45eVである。なお、不純物準位形成を防ぐため、ZnCd
Se量子井戸層1206にはｎ型、ｐ型いずれの不純物も添加
しないのが好ましい。
【０１７１】ZnMgBeSe障壁層1207の厚さは例えばそれぞ
れ60nmである。なお、ZnCdSe多重量子井戸層1206での不
純物準位形成を防ぐため、障壁層1207のうちZnCdSe多重
量子井戸層1206との界面近傍領域にはn型、p型いずれの
不純物も添加しないのが好ましい。極端には、障壁層12
07全体にn型、p型いずれの不純物も添加しないでも構わ
ない。
れ60nmである。なお、ZnCdSe多重量子井戸層1206での不
純物準位形成を防ぐため、障壁層1207のうちZnCdSe多重
量子井戸層1206との界面近傍領域にはn型、p型いずれの
不純物も添加しないのが好ましい。極端には、障壁層12
07全体にn型、p型いずれの不純物も添加しないでも構わ
ない。
【０１７２】p型ZnSeキャップ層1209、p型BeTe/ZnSe疑
似傾斜層1210およびp型BeTeコンタクト層1211はp型オー
ミックコンタクトを形成するために設けられる。 BeTe
はGaAsに対して−0.47％程度の格子不整であり、ZnTeの
場合と異なり臨界膜厚未満の厚さで結晶品質の高いオー
ミックコンタクトを形成できるという利点を有する。p
型ZnSeキャップ層1209は例えば厚さ80nm、有効アクセプ
タ密度8×1017cm-3であり、p型BeTeコンタクト層1211は
例えば厚さ10nm、キャリア密度は5×1018cm-3である。
p型BeTeコンタクト層1211の上に容易にオーミック電極
を形成することはできるが、ZnSeとBeTeとの間には0.9e
V程度の価電子帯不連続が存在し、ホール注入に対する
障壁となるので、この障壁を除くためにp型BeTe/ZnSe疑
似傾斜層1210が設けられる。その構造は、例えば4.2nm
周期で14層からなり、p型ZnSeキャップ層1209に隣接す
る第1層は0.3nmのp型BeTe層と3.9nmのp型ZnSe層で構成
され、第2層は0.6nmのp型BeTe層と3.6nmのp型ZnSe層で
構成され、順次p型BeTe層は厚く、p型ZnSe層は薄くなっ
ていく構造で、p型BeTeコンタクト層1211に隣接する第1
4層は3.9nmのp型BeTe層と0.3nmのp型ZnSe層で構成され
る。
似傾斜層1210およびp型BeTeコンタクト層1211はp型オー
ミックコンタクトを形成するために設けられる。 BeTe
はGaAsに対して−0.47％程度の格子不整であり、ZnTeの
場合と異なり臨界膜厚未満の厚さで結晶品質の高いオー
ミックコンタクトを形成できるという利点を有する。p
型ZnSeキャップ層1209は例えば厚さ80nm、有効アクセプ
タ密度8×1017cm-3であり、p型BeTeコンタクト層1211は
例えば厚さ10nm、キャリア密度は5×1018cm-3である。
p型BeTeコンタクト層1211の上に容易にオーミック電極
を形成することはできるが、ZnSeとBeTeとの間には0.9e
V程度の価電子帯不連続が存在し、ホール注入に対する
障壁となるので、この障壁を除くためにp型BeTe/ZnSe疑
似傾斜層1210が設けられる。その構造は、例えば4.2nm
周期で14層からなり、p型ZnSeキャップ層1209に隣接す
る第1層は0.3nmのp型BeTe層と3.9nmのp型ZnSe層で構成
され、第2層は0.6nmのp型BeTe層と3.6nmのp型ZnSe層で
構成され、順次p型BeTe層は厚く、p型ZnSe層は薄くなっ
ていく構造で、p型BeTeコンタクト層1211に隣接する第1
4層は3.9nmのp型BeTe層と0.3nmのp型ZnSe層で構成され
る。
【０１７３】本実施の形態ではこのような構造をとった
が、これに限らず、巨視的にバンド構造がZnSeからBeTe
へと連続的に変化するような構造、あるいはホールがBe
TeとZnSeとの間の障壁をトンネル効果で流れるような構
造であればよい。
が、これに限らず、巨視的にバンド構造がZnSeからBeTe
へと連続的に変化するような構造、あるいはホールがBe
TeとZnSeとの間の障壁をトンネル効果で流れるような構
造であればよい。
【０１７４】電流狭窄層1115は、クラッド層の屈折率に
応じて組成が選ばれるが、ZnMgBeSeまたはZnO等が好ま
しい。
応じて組成が選ばれるが、ZnMgBeSeまたはZnO等が好ま
しい。
【０１７５】上記半導体レーザ構造を作製するのに用い
たMBE装置は、ロードロック室、III-V族半導体成長室、
基板移送室およびII-VI族半導体成長室を備えたもので
ある。III-V族半導体成長室には加熱蒸発源として例え
ばGa、As、Si、BeおよびTeが備えられ、II-VI族半導体
成長室には加熱蒸発源として例えばZnSe、Mg、Be、CdS
e、TeおよびZnCl2が備えられ、さらにRF放電管を有する
N2ラジカル源が備えられている。
たMBE装置は、ロードロック室、III-V族半導体成長室、
基板移送室およびII-VI族半導体成長室を備えたもので
ある。III-V族半導体成長室には加熱蒸発源として例え
ばGa、As、Si、BeおよびTeが備えられ、II-VI族半導体
成長室には加熱蒸発源として例えばZnSe、Mg、Be、CdS
e、TeおよびZnCl2が備えられ、さらにRF放電管を有する
N2ラジカル源が備えられている。
【０１７６】このMBE装置では、III-V族半導体成長室に
おいて基板上にn型GaAsバッファ層1202を形成した直
後、Te以外のVI族分子が存在しない雰囲気中でBeTeバッ
ファ層1203を形成することができるので、II-VI族半導
体とGaAsとの界面におけるGa-Se結合の形成を阻止し、
またBeの添加によりII-VI族半導体の共有結合性が高ま
り、積層欠陥の発生を抑制できる。
おいて基板上にn型GaAsバッファ層1202を形成した直
後、Te以外のVI族分子が存在しない雰囲気中でBeTeバッ
ファ層1203を形成することができるので、II-VI族半導
体とGaAsとの界面におけるGa-Se結合の形成を阻止し、
またBeの添加によりII-VI族半導体の共有結合性が高ま
り、積層欠陥の発生を抑制できる。
【０１７７】ｎ型GaAs基板1201（キャリア密度2x1018cm
-3）は、ロードロック室において350℃でプリベークさ
れた後、基板移送室を経てIII-V族半導体成長室に搬送
される。III-V族半導体成長室において、As分子線を照
射しながらGaAs基板1201を約600℃まで加熱して自然酸
化膜の除去を行った後、Ga、AsおよびSi分子線を照射す
ることによりn型GaAsバッファ層1202を成長させた。基
板温度は590℃とした。成長速度は0.9mm/hであった。
-3）は、ロードロック室において350℃でプリベークさ
れた後、基板移送室を経てIII-V族半導体成長室に搬送
される。III-V族半導体成長室において、As分子線を照
射しながらGaAs基板1201を約600℃まで加熱して自然酸
化膜の除去を行った後、Ga、AsおよびSi分子線を照射す
ることによりn型GaAsバッファ層1202を成長させた。基
板温度は590℃とした。成長速度は0.9mm/hであった。
【０１７８】n型GaAsバッファ層1202の成長後、基板温
度を300℃まで下げてGaAsバッファ層1202の表面にBeお
よびTe分子線を照射することにより、BeTeバッファ層12
03を形成した。表面再構成構造はGaAsのAs安定化面を示
す(2×4)構造がBeTeの成長開始と同時にTe安定化面を示
す(2×1)構造に変化することが高速電子線回折により確
認された。
度を300℃まで下げてGaAsバッファ層1202の表面にBeお
よびTe分子線を照射することにより、BeTeバッファ層12
03を形成した。表面再構成構造はGaAsのAs安定化面を示
す(2×4)構造がBeTeの成長開始と同時にTe安定化面を示
す(2×1)構造に変化することが高速電子線回折により確
認された。
【０１７９】n型GaAsバッファ層1202およびBeTeバッフ
ァ層1203を形成した基板1201を基板移送室（真空度1×1
0-10Torr）を経てII-VI族半導体成長室に搬送した。II-
VI族半導体成長室においてBeTeバッファ層1203上に、n
型ZnSeバッファ層1204、n型ZnMgBeSeクラッド層1205、
ZnCdSe多重量子井戸層1206、ZnMgBeSe障壁層1207、p型Z
nMgBeSeクラッド層1208、p型ZnSeキャップ層1209、p型B
eTe/ZnSe疑似傾斜層1210およびp型BeTeコンタクト層121
1を順次積層した。n型不純物原料としてZnCl2を、p型不
純物原料としてRFプラズマ放電により生成された活性N2
を用いた。結晶成長中の基板温度は290℃、ZnMgBeSe層
の成長速度は0.6mm/hとした。
ァ層1203を形成した基板1201を基板移送室（真空度1×1
0-10Torr）を経てII-VI族半導体成長室に搬送した。II-
VI族半導体成長室においてBeTeバッファ層1203上に、n
型ZnSeバッファ層1204、n型ZnMgBeSeクラッド層1205、
ZnCdSe多重量子井戸層1206、ZnMgBeSe障壁層1207、p型Z
nMgBeSeクラッド層1208、p型ZnSeキャップ層1209、p型B
eTe/ZnSe疑似傾斜層1210およびp型BeTeコンタクト層121
1を順次積層した。n型不純物原料としてZnCl2を、p型不
純物原料としてRFプラズマ放電により生成された活性N2
を用いた。結晶成長中の基板温度は290℃、ZnMgBeSe層
の成長速度は0.6mm/hとした。
【０１８０】以上のエピタキシャル成長で得られた半導
体レーザ構造のウェハを、利得導波型レーザ素子に加工
して室温でのパルス動作特性を評価したところ、発振波
長は約508nm、しきい値電流は90mA、外部微分量子効率
は53％、レーザ発振開始時の印加電圧は約9Vであった。
また、活性層における暗点欠陥密度を評価したところ、
7.0×102cm-2であった。
体レーザ構造のウェハを、利得導波型レーザ素子に加工
して室温でのパルス動作特性を評価したところ、発振波
長は約508nm、しきい値電流は90mA、外部微分量子効率
は53％、レーザ発振開始時の印加電圧は約9Vであった。
また、活性層における暗点欠陥密度を評価したところ、
7.0×102cm-2であった。
【０１８１】なお、実施の形態22および23で述べたZnTe
バッファ層およびBeTeバッファ層以外にも、II-VI族半
導体結晶とIII-V族半導体結晶との界面から発生する結
晶欠陥の密度を1×103cm-2未満に低減する作用を有する
バッファ層材料があれば、それをIII-V族半導体層上に
備えることができる。
バッファ層およびBeTeバッファ層以外にも、II-VI族半
導体結晶とIII-V族半導体結晶との界面から発生する結
晶欠陥の密度を1×103cm-2未満に低減する作用を有する
バッファ層材料があれば、それをIII-V族半導体層上に
備えることができる。
【０１８２】（実施の形態24）図13は第26の発明による
半導体レーザの実施の形態を模式的に示す構造断面図で
ある。本発明は、例えばp型GaAs基板上に構成したZnMgS
Se系II-VI族半導体レーザのGaAs基板との界面で発生す
る0.9eV程度のホール注入に対する障壁を緩和するもの
である。p型GaAs(100)基板1301上に、p型GaAsバッファ
層1302、p型ZnTe/ZnS超格子バッファ層1303、p型ZnSeバ
ッファ層1304、p型ZnSSeバッファ層1305、p型ZnMgSSeク
ラッド層1306、p型ZnSSe光ガイド層1307、ZnCdSSe活性
層1308、n型ZnSSe光ガイド層1309、n型ZnMgSSeクラッド
層1310、n型ZnSeコンタクト層1311が順次積層されてい
る。また、n型ZnMgSSeクラッド層1310の上部、n型ZnSe
コンタクト層1311はメサストライプ状にエッチングされ
ている。このメサストライプ部の幅は例えば5mmであ
る。さらに、上述のメサストライプ部以外の部分のn型Z
nMgSSeクラッド層1310上には電流狭窄層1312が形成され
ている。そして、n型ZnSeコンタクト層1311および電流
狭窄層1312の上には、n型電極1313が形成されている。n
型電極1313としては、例えばInHg電極が用いられる。一
方、p型GaAs基板1301の裏面には、例えばCrAu電極のよ
うなp型電極1314が形成されている。図13に示した構造
は利得導波型であるが、メサストライプの幅、高さおよ
び電流狭窄層の屈折率を適当に選ぶことによって、単一
モード動作する屈折率導波型構造とすることもできる。
半導体レーザの実施の形態を模式的に示す構造断面図で
ある。本発明は、例えばp型GaAs基板上に構成したZnMgS
Se系II-VI族半導体レーザのGaAs基板との界面で発生す
る0.9eV程度のホール注入に対する障壁を緩和するもの
である。p型GaAs(100)基板1301上に、p型GaAsバッファ
層1302、p型ZnTe/ZnS超格子バッファ層1303、p型ZnSeバ
ッファ層1304、p型ZnSSeバッファ層1305、p型ZnMgSSeク
ラッド層1306、p型ZnSSe光ガイド層1307、ZnCdSSe活性
層1308、n型ZnSSe光ガイド層1309、n型ZnMgSSeクラッド
層1310、n型ZnSeコンタクト層1311が順次積層されてい
る。また、n型ZnMgSSeクラッド層1310の上部、n型ZnSe
コンタクト層1311はメサストライプ状にエッチングされ
ている。このメサストライプ部の幅は例えば5mmであ
る。さらに、上述のメサストライプ部以外の部分のn型Z
nMgSSeクラッド層1310上には電流狭窄層1312が形成され
ている。そして、n型ZnSeコンタクト層1311および電流
狭窄層1312の上には、n型電極1313が形成されている。n
型電極1313としては、例えばInHg電極が用いられる。一
方、p型GaAs基板1301の裏面には、例えばCrAu電極のよ
うなp型電極1314が形成されている。図13に示した構造
は利得導波型であるが、メサストライプの幅、高さおよ
び電流狭窄層の屈折率を適当に選ぶことによって、単一
モード動作する屈折率導波型構造とすることもできる。
【０１８３】以下、第26の発明による半導体レーザの実
施の形態として、前述した実施の形態22と大きく異なる
点についてのみ述べる。
施の形態として、前述した実施の形態22と大きく異なる
点についてのみ述べる。
【０１８４】p型GaAsバッファ層1302は、原子配列のレ
ベルで表面を平坦化し、その上に積層されるII-VI族化
合物半導体の結晶欠陥の密度を低減し、高品質な半導体
レーザ結晶を得るために設けられる。厚さは例えば0.3m
mである。p型不純物としては例えばZnが用いられ、有効
アクセプタ密度は1×1018cm-3である。
ベルで表面を平坦化し、その上に積層されるII-VI族化
合物半導体の結晶欠陥の密度を低減し、高品質な半導体
レーザ結晶を得るために設けられる。厚さは例えば0.3m
mである。p型不純物としては例えばZnが用いられ、有効
アクセプタ密度は1×1018cm-3である。
【０１８５】p型ZnTe/ZnS超格子バッファ層1303は、GaA
sとZnSeとの間に存在する価電子帯不連続に起因するホ
ール注入に対する障壁を緩和するために設けられる。そ
の構造は、例えばZnTe層を7分子層つまり2.1nmとZnS層
を13分子層つまり3.5nmとの組合せを1周期として、27周
期繰り返して構成される。ZnTeおよびZnSのGaAsに対す
る格子不整はそれぞれ+7.9％、−4.3％であり、歪超格
子を構成する各層厚は臨界膜厚未満となっている。また
超格子層全体では歪は相殺され、GaAsにほぼ格子整合す
る。室温でのバンドギャップは約2.5eVである。p型不純
物としては例えばNが用いられ、超格子層全体に添加さ
れる。あるいは、p型GaAsバッファ層1302との界面近傍
数nm程度の領域には添加しない。ZnTe層におけるキャリ
ア密度は例えば1×1019cm-3である。このような構造に
より、従来GaAsとZnSeとの間に存在した0.9eV程度の価
電子帯不連続は、p型GaAsバッファ層1302とp型ZnTe/ZnS
超格子バッファ層1303との間の0.45eV程度と、p型ZnTe/
ZnS超格子バッファ層1303とp型ZnSeバッファ層1304との
間の0.45eV程度に二分され、ホール注入の障壁が緩和さ
れるので、半導体レーザの動作電圧は効果的に低減され
る。
sとZnSeとの間に存在する価電子帯不連続に起因するホ
ール注入に対する障壁を緩和するために設けられる。そ
の構造は、例えばZnTe層を7分子層つまり2.1nmとZnS層
を13分子層つまり3.5nmとの組合せを1周期として、27周
期繰り返して構成される。ZnTeおよびZnSのGaAsに対す
る格子不整はそれぞれ+7.9％、−4.3％であり、歪超格
子を構成する各層厚は臨界膜厚未満となっている。また
超格子層全体では歪は相殺され、GaAsにほぼ格子整合す
る。室温でのバンドギャップは約2.5eVである。p型不純
物としては例えばNが用いられ、超格子層全体に添加さ
れる。あるいは、p型GaAsバッファ層1302との界面近傍
数nm程度の領域には添加しない。ZnTe層におけるキャリ
ア密度は例えば1×1019cm-3である。このような構造に
より、従来GaAsとZnSeとの間に存在した0.9eV程度の価
電子帯不連続は、p型GaAsバッファ層1302とp型ZnTe/ZnS
超格子バッファ層1303との間の0.45eV程度と、p型ZnTe/
ZnS超格子バッファ層1303とp型ZnSeバッファ層1304との
間の0.45eV程度に二分され、ホール注入の障壁が緩和さ
れるので、半導体レーザの動作電圧は効果的に低減され
る。
【０１８６】なお、本実施の形態に限らず、 1層以上の
p型ZnSe層と1層以上のp型BeTe層からなるバッファ層を
用いてIII-V族半導体とII-VI族半導体との間の価電子帯
不連続を分割してホール注入に対する障壁を緩和するこ
とができる。例えば （実施の形態25）第27の発明による半導体レーザの実施
の形態は、例えばp型GaAs基板上に構成したZnMgSSe系II
-VI族半導体レーザのGaAs基板との界面で発生する0.9eV
程度のホール注入に対する障壁を緩和するものであり、
例えば前述した実施の形態24におけるp型ZnTe/ZnS超格
子バッファ層1303の代わりに、ZnTeバッファ層とp型ZnS
Te混晶バッファ層とが順次積層されている。
p型ZnSe層と1層以上のp型BeTe層からなるバッファ層を
用いてIII-V族半導体とII-VI族半導体との間の価電子帯
不連続を分割してホール注入に対する障壁を緩和するこ
とができる。例えば （実施の形態25）第27の発明による半導体レーザの実施
の形態は、例えばp型GaAs基板上に構成したZnMgSSe系II
-VI族半導体レーザのGaAs基板との界面で発生する0.9eV
程度のホール注入に対する障壁を緩和するものであり、
例えば前述した実施の形態24におけるp型ZnTe/ZnS超格
子バッファ層1303の代わりに、ZnTeバッファ層とp型ZnS
Te混晶バッファ層とが順次積層されている。
【０１８７】以下、第27の発明による半導体レーザの実
施の形態として、前述した実施の形態24と異なる点につ
いてのみ述べる。
施の形態として、前述した実施の形態24と異なる点につ
いてのみ述べる。
【０１８８】ZnTeバッファ層は、その上に形成されるp
型ZnSTe混晶バッファ層の成長初期過程において2次元核
生成・成長を促進させるためおよび積層欠陥生成を抑制
させるために設けられる。また、成長雰囲気中のSやSe
が直接GaAsバッファ層に付着して半導体レーザ結晶の結
晶品質が低下するのを防ぐ効果もある。ZnTeバッファ層
の厚さは、例えば1.2nmつまり4分子層に選ばれる。この
程度の厚さのバッファ層であれば不純物を添加する必要
はないが、もちろんp型不純物を添加してもよい。な
お、GaAsとZnTeとの間にはホール注入に対する障壁は存
在しない。
型ZnSTe混晶バッファ層の成長初期過程において2次元核
生成・成長を促進させるためおよび積層欠陥生成を抑制
させるために設けられる。また、成長雰囲気中のSやSe
が直接GaAsバッファ層に付着して半導体レーザ結晶の結
晶品質が低下するのを防ぐ効果もある。ZnTeバッファ層
の厚さは、例えば1.2nmつまり4分子層に選ばれる。この
程度の厚さのバッファ層であれば不純物を添加する必要
はないが、もちろんp型不純物を添加してもよい。な
お、GaAsとZnTeとの間にはホール注入に対する障壁は存
在しない。
【０１８９】p型ZnSTe混晶バッファ層は、GaAsとZnSeと
の間に存在するホール注入に対する障壁を緩和するため
に設けられる。ZnSTeの組成はS混晶比0.65であり、この
組成を有するZnSTeはGaAsにほぼ格子整合する。室温で
のバンドギャップは約2.5eVである。p型ZnSTe混晶バッ
ファ層の厚さは例えば0.2mm、有効アクセプタ密度は例
えば5×1017cm-3である。このような構造により、従来G
aAsとZnSeとの間に存在した0.9eV程度の価電子帯不連続
は、p型GaAsバッファ層とp型ZnSTe混晶バッファ層との
間の0.45eV程度と、p型ZnSTe混晶バッファ層とp型ZnSe
バッファ層との間の0.45eV程度に二分され、ホール注入
の障壁が緩和されるので、半導体レーザの動作電圧は効
果的に低減される。
の間に存在するホール注入に対する障壁を緩和するため
に設けられる。ZnSTeの組成はS混晶比0.65であり、この
組成を有するZnSTeはGaAsにほぼ格子整合する。室温で
のバンドギャップは約2.5eVである。p型ZnSTe混晶バッ
ファ層の厚さは例えば0.2mm、有効アクセプタ密度は例
えば5×1017cm-3である。このような構造により、従来G
aAsとZnSeとの間に存在した0.9eV程度の価電子帯不連続
は、p型GaAsバッファ層とp型ZnSTe混晶バッファ層との
間の0.45eV程度と、p型ZnSTe混晶バッファ層とp型ZnSe
バッファ層との間の0.45eV程度に二分され、ホール注入
の障壁が緩和されるので、半導体レーザの動作電圧は効
果的に低減される。
【０１９０】なお、本実施の形態に限らず、1層以上の
混晶層を用いてIII-V族半導体とII-VI族半導体との間の
価電子帯不連続を分割してホール注入に対する障壁を緩
和することができる。
混晶層を用いてIII-V族半導体とII-VI族半導体との間の
価電子帯不連続を分割してホール注入に対する障壁を緩
和することができる。
【０１９１】（実施の形態26）第28の発明による半導体
レーザの実施の形態は、例えばp型GaAs基板上に構成し
たZnMgSSe系II-VI族半導体レーザのGaAs基板との界面で
発生する0.9eV程度のホール注入に対する障壁を緩和す
るものであり、例えば前述した実施の形態24におけるp
型ZnTe/ZnS超格子バッファ層1303の代わりに、p型BeTe/
ZnSe超格子バッファ層が形成されている。
レーザの実施の形態は、例えばp型GaAs基板上に構成し
たZnMgSSe系II-VI族半導体レーザのGaAs基板との界面で
発生する0.9eV程度のホール注入に対する障壁を緩和す
るものであり、例えば前述した実施の形態24におけるp
型ZnTe/ZnS超格子バッファ層1303の代わりに、p型BeTe/
ZnSe超格子バッファ層が形成されている。
【０１９２】以下、第28の発明による半導体レーザの実
施の形態として、前述した実施の形態24と異なる点につ
いてのみ述べる。
施の形態として、前述した実施の形態24と異なる点につ
いてのみ述べる。
【０１９３】p型BeTe/ZnSe超格子バッファ層は、GaAsと
ZnSeとの間に存在する価電子帯不連続に起因するホール
注入に対する障壁を緩和するために設けられる。その構
造は、例えばBeTe層を19分子層つまり5.3nmとZnSe層を3
1分子層つまり8.8nmとの組合せを1周期として、10周期
繰り返して構成される。BeTeおよびZnSeのGaAsに対する
格子不整はそれぞれ−0.43％、+0.28％であり、歪超格
子を構成する各層厚は臨界膜厚未満となっている。また
超格子層全体では歪は相殺され、GaAsにほぼ格子整合す
る。p型不純物としては例えばNが用いられ、超格子層全
体に添加される。あるいは、p型GaAsバッファ層との界
面近傍数nm程度の領域には添加しない。BeTe層における
キャリア密度は例えば5×1018cm-3である。このような
構造により、従来GaAsとZnSeとの間に存在した0.9eV程
度の価電子帯不連続は、p型GaAsバッファ層とp型BeTe/Z
nSe超格子バッファ層との間の不連続と、p型BeTe/ZnSe
超格子バッファ層とp型ZnSeバッファ層との間の不連続
に二分され、ホール注入の障壁が緩和されるので、半導
体レーザの動作電圧は効果的に低減される。
ZnSeとの間に存在する価電子帯不連続に起因するホール
注入に対する障壁を緩和するために設けられる。その構
造は、例えばBeTe層を19分子層つまり5.3nmとZnSe層を3
1分子層つまり8.8nmとの組合せを1周期として、10周期
繰り返して構成される。BeTeおよびZnSeのGaAsに対する
格子不整はそれぞれ−0.43％、+0.28％であり、歪超格
子を構成する各層厚は臨界膜厚未満となっている。また
超格子層全体では歪は相殺され、GaAsにほぼ格子整合す
る。p型不純物としては例えばNが用いられ、超格子層全
体に添加される。あるいは、p型GaAsバッファ層との界
面近傍数nm程度の領域には添加しない。BeTe層における
キャリア密度は例えば5×1018cm-3である。このような
構造により、従来GaAsとZnSeとの間に存在した0.9eV程
度の価電子帯不連続は、p型GaAsバッファ層とp型BeTe/Z
nSe超格子バッファ層との間の不連続と、p型BeTe/ZnSe
超格子バッファ層とp型ZnSeバッファ層との間の不連続
に二分され、ホール注入の障壁が緩和されるので、半導
体レーザの動作電圧は効果的に低減される。
【０１９４】なお、本実施の形態に限らず、厚さの異な
る複数のBeTe層およびZnSe層からなるバッファ層を用い
て、III-V族半導体とII-VI族半導体との間の価電子帯不
連続を分割してホール注入に対する障壁を緩和すること
ができる。また、p型BeTe/ZnSe疑似傾斜バッファ層を用
いると、巨視的に価電子帯バンド構造がGaAsからBeTeを
経てZnSeへと連続的に変化するような構造を得ることが
できる。
る複数のBeTe層およびZnSe層からなるバッファ層を用い
て、III-V族半導体とII-VI族半導体との間の価電子帯不
連続を分割してホール注入に対する障壁を緩和すること
ができる。また、p型BeTe/ZnSe疑似傾斜バッファ層を用
いると、巨視的に価電子帯バンド構造がGaAsからBeTeを
経てZnSeへと連続的に変化するような構造を得ることが
できる。
【０１９５】（実施の形態27）図14は第29の発明による
光ディスク装置の実施の形態を模式的に示す構成図であ
る。この光ディスク装置は、第23〜28いずれかの発明に
よる半導体レーザを光ディスク装置に応用したものであ
る。キャンにレーザチップが実装された半導体レーザ14
01より出射した波長490nmのレーザ光1402は、コリメー
タレンズ1403で平行光にされた後、回折格子1404で3ビ
ームに分割され（図示せず）、ハーフプリズム1405を通
り集光レンズ1406で集光され、光ディスク1407上に直径
0.8mmのスポットを結ぶ。光ディスク1407で反射した光
は再度集光レンズ1406を通り、ハーフプリズム1405で反
射され、受光レンズ1408で絞られ、シリンドリカルレン
ズ1409を経てフォトダイオード1410に入り、電気信号に
変換される。
光ディスク装置の実施の形態を模式的に示す構成図であ
る。この光ディスク装置は、第23〜28いずれかの発明に
よる半導体レーザを光ディスク装置に応用したものであ
る。キャンにレーザチップが実装された半導体レーザ14
01より出射した波長490nmのレーザ光1402は、コリメー
タレンズ1403で平行光にされた後、回折格子1404で3ビ
ームに分割され（図示せず）、ハーフプリズム1405を通
り集光レンズ1406で集光され、光ディスク1407上に直径
0.8mmのスポットを結ぶ。光ディスク1407で反射した光
は再度集光レンズ1406を通り、ハーフプリズム1405で反
射され、受光レンズ1408で絞られ、シリンドリカルレン
ズ1409を経てフォトダイオード1410に入り、電気信号に
変換される。
【０１９６】この際、分割された3ビームにより光ディ
スク1407の半径方向のずれを検出し、またシリンドリカ
ルレンズ1409により焦点の位置ずれを検出する。そして
このずれは、駆動系1411で光学系を微動調整することに
より修正される。
スク1407の半径方向のずれを検出し、またシリンドリカ
ルレンズ1409により焦点の位置ずれを検出する。そして
このずれは、駆動系1411で光学系を微動調整することに
より修正される。
【０１９７】このように、半導体レーザからのレーザ光
を光ディスクに導く集光光学系および光ディスクで反射
した光を受ける光検出器を備えた光ディスク装置に、半
導体レーザを応用すれば、光ディスクに記録された情報
の読み出し、つまり再生ができる。なお、レーザチップ
に自励発振特性を付与しておくと、低出力時にレーザチ
ップへの戻り光の影響をあまり受けることなく情報の読
み出しが行えるので好ましい。また、このとき半導体レ
ーザ1401に高周波回路のような付加的な回路は不要で、
簡単な構成により小型化が可能となるので好ましい。さ
らに、20mW程度の高出力動作も可能であることから、光
ディスクへ情報の書き込み、つまり記録もすることがで
き、1台の半導体レーザ1401で読み出しと書き込みとが
できる、簡単な構成で優れた特性をもつ光ディスク装置
に応用することもできる。
を光ディスクに導く集光光学系および光ディスクで反射
した光を受ける光検出器を備えた光ディスク装置に、半
導体レーザを応用すれば、光ディスクに記録された情報
の読み出し、つまり再生ができる。なお、レーザチップ
に自励発振特性を付与しておくと、低出力時にレーザチ
ップへの戻り光の影響をあまり受けることなく情報の読
み出しが行えるので好ましい。また、このとき半導体レ
ーザ1401に高周波回路のような付加的な回路は不要で、
簡単な構成により小型化が可能となるので好ましい。さ
らに、20mW程度の高出力動作も可能であることから、光
ディスクへ情報の書き込み、つまり記録もすることがで
き、1台の半導体レーザ1401で読み出しと書き込みとが
できる、簡単な構成で優れた特性をもつ光ディスク装置
に応用することもできる。
【０１９８】（実施の形態28）図15および図16は第29の
発明による他の光ディスク装置の実施の形態を模式的に
示す構成図である。この光ディスク装置は、レーザチッ
プ、光信号検出用のフォトダイオード、およびレーザチ
ップからのレーザ光を反射させるマイクロミラーをSi基
板上に一体構成することで、小型化・薄型化を図ったも
のである。
発明による他の光ディスク装置の実施の形態を模式的に
示す構成図である。この光ディスク装置は、レーザチッ
プ、光信号検出用のフォトダイオード、およびレーザチ
ップからのレーザ光を反射させるマイクロミラーをSi基
板上に一体構成することで、小型化・薄型化を図ったも
のである。
【０１９９】ここでは、レーザチップ、フォトダイオー
ドおよびマイクロミラーを総称してレーザユニットと呼
ぶ。レーザユニットから出射したレーザ光は、ホログラ
ム素子の下面に形成されたグレーティングパターンによ
り、3ビームに分割され、さらに1/4l板を通して対物レ
ンズにより、光ディスク表面の情報トラックに集光され
る。
ドおよびマイクロミラーを総称してレーザユニットと呼
ぶ。レーザユニットから出射したレーザ光は、ホログラ
ム素子の下面に形成されたグレーティングパターンによ
り、3ビームに分割され、さらに1/4l板を通して対物レ
ンズにより、光ディスク表面の情報トラックに集光され
る。
【０２００】そして、光ディスクからの反射ビームは、
再び、対物レンズ、1/4 l板とを通過し、ホログラム素
子上面に形成されたホログラムパターンにより、それぞ
れ左右に±1次光として、それぞれ集光および発散作用
を付加されて回折される。つまり、図16に示したよう
に、左側に回折された回折光は、フォトダイオードの受
光面の前に焦点をもつビームとなり、右側に回折された
回折光は、受光面の後ろに焦点を持つビームとなる。
再び、対物レンズ、1/4 l板とを通過し、ホログラム素
子上面に形成されたホログラムパターンにより、それぞ
れ左右に±1次光として、それぞれ集光および発散作用
を付加されて回折される。つまり、図16に示したよう
に、左側に回折された回折光は、フォトダイオードの受
光面の前に焦点をもつビームとなり、右側に回折された
回折光は、受光面の後ろに焦点を持つビームとなる。
【０２０１】反射ビームを受光するフォトダイオード
は、レーザチップを配置する凹部の左右のSi基板に直接
形成され、それぞれ5分割されている。図17のように、
フォーカスエラー信号の検出には、フォトダイオードの
中央の3つの部分を利用する。ジャストフォーカスの場
合は、図17(a)のようになり、フォーカスがずれている
と、図17(b)や(c)のようになる。フォーカスエラー信号
（FES）の演算式は、FES＝（1+3+5）−（2+4+6）であ
り、FES＝0になるようにアクチュエータを駆動させて対
物レンズを光ディスクの情報トラックに追従させる。
は、レーザチップを配置する凹部の左右のSi基板に直接
形成され、それぞれ5分割されている。図17のように、
フォーカスエラー信号の検出には、フォトダイオードの
中央の3つの部分を利用する。ジャストフォーカスの場
合は、図17(a)のようになり、フォーカスがずれている
と、図17(b)や(c)のようになる。フォーカスエラー信号
（FES）の演算式は、FES＝（1+3+5）−（2+4+6）であ
り、FES＝0になるようにアクチュエータを駆動させて対
物レンズを光ディスクの情報トラックに追従させる。
【０２０２】同様に、トラッキングエラー信号（TES）
の検出は、TES＝（T1−T2）+（T3−T4）となり、また、
光ディスクの記録内容を示す情報信号（RFS）は、RFS＝
（1+3+5）+（2+4+6）となる。
の検出は、TES＝（T1−T2）+（T3−T4）となり、また、
光ディスクの記録内容を示す情報信号（RFS）は、RFS＝
（1+3+5）+（2+4+6）となる。
【０２０３】図18にレーザユニットの構成図を示す。レ
ーザユニットはSi基板上に一体構成されており、Si基板
主面上の凹部にレーザチップが配置される。レーザチッ
プ前端面から出射する光は、Si基板の主面に対して45*
の角度で形成されたマイクロミラーにより上方へ反射さ
れる。マイクロミラーはSi（111）面を利用して形成さ
れる。（111）面は異方性エッチングにより簡単に得ら
れ、また化学的に安定な面であるので、光学的に平坦な
面が得られやすい。（111）面は（100）面と54*の角度
をなすので、（100）面から[110]方向へ9*傾斜したSi基
板を用いることにより、45*の角度を得る。マイクロミ
ラーと対向する面の角度は63*となるが、この面には、
レーザチップ後端面からの光出力をモニターするモニタ
ー用フォトダイオードが形成される。
ーザユニットはSi基板上に一体構成されており、Si基板
主面上の凹部にレーザチップが配置される。レーザチッ
プ前端面から出射する光は、Si基板の主面に対して45*
の角度で形成されたマイクロミラーにより上方へ反射さ
れる。マイクロミラーはSi（111）面を利用して形成さ
れる。（111）面は異方性エッチングにより簡単に得ら
れ、また化学的に安定な面であるので、光学的に平坦な
面が得られやすい。（111）面は（100）面と54*の角度
をなすので、（100）面から[110]方向へ9*傾斜したSi基
板を用いることにより、45*の角度を得る。マイクロミ
ラーと対向する面の角度は63*となるが、この面には、
レーザチップ後端面からの光出力をモニターするモニタ
ー用フォトダイオードが形成される。
【０２０４】マイクロミラーの表面は平坦なSiである
が、レーザ光の利用効率を高めるために、反射率の高く
吸収率の低いAu,AgあるいはAl等の金属薄膜を蒸着して
光の損失を少なくするのが好ましい。
が、レーザ光の利用効率を高めるために、反射率の高く
吸収率の低いAu,AgあるいはAl等の金属薄膜を蒸着して
光の損失を少なくするのが好ましい。
【０２０５】以上のように、レーザユニットを用いるこ
とにより、光ディスクの小型化・薄型化が可能になると
ともに、製造上の観点からも、フォトダイオード、マイ
クロミラーが既に形成されたSi基板主面の凹部にレーザ
チップを配置するだけでよいので、工程が簡略化でき、
歩留まりも高くなる。
とにより、光ディスクの小型化・薄型化が可能になると
ともに、製造上の観点からも、フォトダイオード、マイ
クロミラーが既に形成されたSi基板主面の凹部にレーザ
チップを配置するだけでよいので、工程が簡略化でき、
歩留まりも高くなる。
【０２０６】
【発明の効果】以上のように本発明によれば、III-V族
半導体基板上に形成されたII-VI族半導体結晶の欠陥密
度を低減させ、これを用いた発光素子の信頼性を向上さ
せるという顕著な効果が得られた。
半導体基板上に形成されたII-VI族半導体結晶の欠陥密
度を低減させ、これを用いた発光素子の信頼性を向上さ
せるという顕著な効果が得られた。
【図１】第1の発明によるヘテロエピタキシャル半導体
結晶の構造断面図
結晶の構造断面図
【図２】従来構成のヘテロエピタキシャル半導体結晶の
構造断面図
構造断面図
【図３】第4の発明による半導体製造装置を示す概念図
【図４】第6の発明による半導体製造方法で成長させた
ヘテロエピタキシャル半導体結晶の構造断面図
ヘテロエピタキシャル半導体結晶の構造断面図
【図５】第7の発明による半導体製造方法で成長させた
ヘテロエピタキシャル半導体結晶の構造断面図
ヘテロエピタキシャル半導体結晶の構造断面図
【図６】第8の発明による半導体製造装置を示す概念図
【図７】第16の発明による半導体製造装置を示す概念図
【図８】第18の発明による半導体製造方法で成長させた
ヘテロエピタキシャル半導体結晶の構造断面図
ヘテロエピタキシャル半導体結晶の構造断面図
【図９】第19の発明による半導体製造方法で成長させた
ヘテロエピタキシャル半導体結晶の構造断面図
ヘテロエピタキシャル半導体結晶の構造断面図
【図１０】第20の発明による半導体製造装置を示す概念
図
図
【図１１】第23の発明による半導体レーザの構造断面図
【図１２】第24の発明による半導体レーザの構造断面図
【図１３】第26の発明による半導体レーザの構造断面図
【図１４】第29の発明による光ディスク装置の構成図
【図１５】第29の発明による他の光ディスク装置の構成
図
図
【図１６】ホログラム素子の構成断面図
【図１７】ホログラムユニット、特にフォトダイオード
の平面図
の平面図
【図１８】レーザユニットを示す構成斜視図
１０１，２０１，５０１，９０１，１１０１，１２０
１，１３０１ GaAs基板 １０２，２０２，５０２，９０２，１１０２，１２０
２，１３０２ GaAsバッファ層 １０３，４０３，５０４，１１０３，１１０３ ZnTeバ
ッファ層 １０４，２０３，４０４，５０５，８０３，９０４，１
１０４，１２０４，１３０４ ZnSeバッファ層 １０５，２０４，５０６，９０５ ｎ型ZnMgSSe層 ３０１，６０１，７０１，１００１ ロードロック室 ３０２，６０２，７０２，１００２ III-V族半導体成
長室 ３０３，６０３，７０３，１００３ 基板移送室 ３０４，６０５，７０４，１００５ II-VI族半導体成
長室 ３０５，６０６，７０５，１００６ 基板保持加熱機構 ３０６，６０７，７０６，１００７ Gaを充填した加熱
蒸発源 ３０７，６０８，７０７，１００８ Asを充填した加熱
蒸発源 ３０８，６０９ ZnTeを充填した加熱蒸発源 ３０９，６１０，７１１，１０１２ ZnSeを充填した加
熱蒸発源 ３１０，６１１，７１２，１０１３ ZnSを充填した加
熱蒸発源 ３１１，６１２，７１３，１０１４ Mgを充填した加熱
蒸発源 ３１２，６１３，７１４，１０１５ ZnCl2を充填した
加熱蒸発源 ４０１，８０１ InP基板 ４０２，８０２ InGaAsバッファ層 ４０５，８０４ ｎ型ZnCdMgSe層 ５０３，９０３ AlGaAsバッファ層 ６０４ ZnTe成長室 ７０８，１００９ Znを充填した加熱蒸発源 ７０９，１０１０ Seを充填した加熱蒸発源 ７１０，１０１１ Seの分子線を遮断するバルブ機構 １００４ ZnSe成長室 １１０５ n型ZnSSeバッファ層 １１０６，１３１０ n型ZnMgSSeクラッド層 １１０７，１３０９ n型ZnSSe光ガイド層 １１０８，１３０８ ZnCdSSe活性層 １１０９，１３０７ p型ZnSSe光ガイド層 １１１０，１３０６ p型ZnMgSSeクラッド層 １１１１ p型ZnSSeクラッド層 １１１２，１２０９ p型ZnSeキャップ層 １１１３ p型ZnTe/ZnSe疑似傾斜層 １１１４ p型ZnTeコンタクト層 １１１５，１２１２，１３１２ 電流狭窄層 １１１６，１２１３，１３１４ p型電極 １１１７，１２１４，１３１３ n型電極 １２０３ BeTeバッファ層 １２０５ n型ZnMgBeSeクラッド層 １２０６ ZnCdSe量子井戸層 １２０７ ZnMgBeSe障壁層 １２０８ p型ZnMgBeSeクラッド層 １２１０ p型BeTe/ZnSe疑似傾斜層 １２１１ p型BeTeコンタクト層 １３０３ p型ZnTe/ZnS超格子バッファ層 １３０５ p型ZnSSeバッファ層 １３１１ n型ZnSeコンタクト層 １４０１ 半導体レーザ １４０２ レーザ光 １４０３ コリメータレンズ １４０４ 回折格子 １４０５ ハーフプリズム １４０６ 集光レンズ １４０７ 光ディスク １４０８ 受光レンズ １４０９ シリンドリカルレンズ １４１０ フォトダイオード １４１１ 駆動系
１，１３０１ GaAs基板 １０２，２０２，５０２，９０２，１１０２，１２０
２，１３０２ GaAsバッファ層 １０３，４０３，５０４，１１０３，１１０３ ZnTeバ
ッファ層 １０４，２０３，４０４，５０５，８０３，９０４，１
１０４，１２０４，１３０４ ZnSeバッファ層 １０５，２０４，５０６，９０５ ｎ型ZnMgSSe層 ３０１，６０１，７０１，１００１ ロードロック室 ３０２，６０２，７０２，１００２ III-V族半導体成
長室 ３０３，６０３，７０３，１００３ 基板移送室 ３０４，６０５，７０４，１００５ II-VI族半導体成
長室 ３０５，６０６，７０５，１００６ 基板保持加熱機構 ３０６，６０７，７０６，１００７ Gaを充填した加熱
蒸発源 ３０７，６０８，７０７，１００８ Asを充填した加熱
蒸発源 ３０８，６０９ ZnTeを充填した加熱蒸発源 ３０９，６１０，７１１，１０１２ ZnSeを充填した加
熱蒸発源 ３１０，６１１，７１２，１０１３ ZnSを充填した加
熱蒸発源 ３１１，６１２，７１３，１０１４ Mgを充填した加熱
蒸発源 ３１２，６１３，７１４，１０１５ ZnCl2を充填した
加熱蒸発源 ４０１，８０１ InP基板 ４０２，８０２ InGaAsバッファ層 ４０５，８０４ ｎ型ZnCdMgSe層 ５０３，９０３ AlGaAsバッファ層 ６０４ ZnTe成長室 ７０８，１００９ Znを充填した加熱蒸発源 ７０９，１０１０ Seを充填した加熱蒸発源 ７１０，１０１１ Seの分子線を遮断するバルブ機構 １００４ ZnSe成長室 １１０５ n型ZnSSeバッファ層 １１０６，１３１０ n型ZnMgSSeクラッド層 １１０７，１３０９ n型ZnSSe光ガイド層 １１０８，１３０８ ZnCdSSe活性層 １１０９，１３０７ p型ZnSSe光ガイド層 １１１０，１３０６ p型ZnMgSSeクラッド層 １１１１ p型ZnSSeクラッド層 １１１２，１２０９ p型ZnSeキャップ層 １１１３ p型ZnTe/ZnSe疑似傾斜層 １１１４ p型ZnTeコンタクト層 １１１５，１２１２，１３１２ 電流狭窄層 １１１６，１２１３，１３１４ p型電極 １１１７，１２１４，１３１３ n型電極 １２０３ BeTeバッファ層 １２０５ n型ZnMgBeSeクラッド層 １２０６ ZnCdSe量子井戸層 １２０７ ZnMgBeSe障壁層 １２０８ p型ZnMgBeSeクラッド層 １２１０ p型BeTe/ZnSe疑似傾斜層 １２１１ p型BeTeコンタクト層 １３０３ p型ZnTe/ZnS超格子バッファ層 １３０５ p型ZnSSeバッファ層 １３１１ n型ZnSeコンタクト層 １４０１ 半導体レーザ １４０２ レーザ光 １４０３ コリメータレンズ １４０４ 回折格子 １４０５ ハーフプリズム １４０６ 集光レンズ １４０７ 光ディスク １４０８ 受光レンズ １４０９ シリンドリカルレンズ １４１０ フォトダイオード １４１１ 駆動系
Claims (65)
- 【請求項１】III-V族半導体結晶上にZnTe層が形成され
ており、その上に少なくとも1層以上のII-VI族半導体結
晶層が形成されていることを特徴とするヘテロエピタキ
シャル半導体結晶構造体。 - 【請求項２】III-V族半導体結晶がGaAsであり、少なく
とも1層以上のII-VI族半導体結晶層が少なくともZnおよ
びSeを構成元素とすることを特徴とする請求項1記載の
ヘテロエピタキシャル半導体結晶構造体。 - 【請求項３】III-V族半導体結晶上に形成されたZnTe層
の厚さが該III-V族半導体結晶に対する臨界膜厚以下で
あることを特徴とする請求項1または2記載のヘテロエピ
タキシャル半導体結晶構造体。 - 【請求項４】GaAs結晶上にBeTe層が形成されており、そ
の上に少なくとも1層以上のII-VI族半導体結晶層が形成
されていることを特徴とするヘテロエピタキシャル半導
体結晶構造体。 - 【請求項５】II-VI族半導体結晶層のうち少なくとも1層
以上がZnMgBeSeからなることを特徴とする請求項4記載
のヘテロエピタキシャル半導体結晶構造体。 - 【請求項６】GaAs結晶上に形成されたZnTe層の厚さがGa
Asに対する臨界膜厚以下であることを特徴とする請求項
4または5記載のヘテロエピタキシャル半導体結晶構造
体。 - 【請求項７】III-V族半導体結晶上に形成されたII-VI族
半導体結晶層からなるヘテロエピタキシャル半導体結晶
であって、II-VI族半導体結晶とIII-V族半導体結晶との
界面から発生する結晶欠陥の密度を1×103cm-2未満に低
減するようなバッファ層がIII-V族半導体結晶上に備え
られていることを特徴とするヘテロエピタキシャル半導
体結晶構造体。 - 【請求項８】III-V族半導体結晶上に形成されたバッフ
ァ層の厚さが該III-V族半導体結晶に対する臨界膜厚以
下であることを特徴とする請求項7記載のヘテロエピタ
キシャル半導体結晶構造体。 - 【請求項９】分子線エピタキシーを用いた半導体結晶製
造装置であって、III-V族半導体結晶を作製する第1の成
長室と、II-VI族半導体結晶を作製する第2の成長室と、
前記第1の成長室と第2の成長室を連結する基板移送室を
有し、前記第1の成長室内にZnTe層を形成するための加
熱蒸発源が備えられていることを特徴とする半導体結晶
構造体の製造装置。 - 【請求項１０】第1の成長室内にZnを充填した加熱蒸発
源とTeを充填した加熱蒸発源が備えられていることを特
徴とする請求項9記載の半導体結晶構造体の製造装置。 - 【請求項１１】第1の成長室内にZnTeを充填した加熱蒸
発源が備えられていることを特徴とする請求項9記載の
半導体結晶構造体の製造装置。 - 【請求項１２】分子線エピタキシーを用いた半導体結晶
製造方法であって、第1の成長室においてGaAs基板上にG
aAsエピタキシャル層を形成し、前記GaAs層上にZnTe層
を形成した後、基板移送室を経て第2の成長室に搬送
し、該第2の成長室において前記基板上にII-VI族半導体
結晶を形成することを特徴とする半導体結晶の製造方
法。 - 【請求項１３】分子線エピタキシーを用いた半導体結晶
製造方法であって、第1の成長室においてInP基板上にIn
GaAsエピタキシャル層を形成し、前記InGaAs層上にZnTe
層を形成した後、基板移送室を経て第2の成長室に搬送
し、該第2の成長室において前記基板上にII-VI族半導体
結晶を形成することを特徴とする半導体結晶の製造方
法。 - 【請求項１４】分子線エピタキシーを用いた半導体結晶
製造方法であって、第1の成長室においてGaAs基板上にG
aAsエピタキシャル層を形成し、前記GaAs層上にAlxGa1-
xAs（0<x≦1）層を形成し、前記AlxGa1-xAs層上にZnTe
層を形成した後、基板移送室を経て第2の成長室に搬送
し、該第2の成長室において前記基板上にII-VI族半導体
結晶を形成することを特徴とする半導体結晶の製造方
法。 - 【請求項１５】分子線エピタキシーを用いた半導体結晶
製造装置であって、III-V族半導体結晶を作製する第1の
成長室と、少なくともZnTe層を形成するための加熱蒸発
源が備えられた第2の成長室と、II-VI族半導体結晶を作
製する第3の成長室と、 前記第1の成長室と第2の成長室
と第3の成長室を連結する基板移送室を有することを特
徴とする半導体結晶の製造装置。 - 【請求項１６】第2の成長室内に少なくともZnを充填し
た加熱蒸発源とTeを充填した加熱蒸発源が備えられてい
ることを特徴とする請求項15記載の半導体結晶の製造装
置。 - 【請求項１７】第2の成長室内に少なくともZnTeを充填
した加熱蒸発源が備えられていることを特徴とする請求
項15記載の半導体結晶の製造装置。 - 【請求項１８】分子線エピタキシーを用いた半導体結晶
製造方法であって、第1の成長室においてGaAs基板上にG
aAsエピタキシャル層を形成した後、基板移送室を経て
該基板を第2の成長室に搬送し、前記GaAs層上に少なく
ともZnTe層を形成した後、基板移送室を経て該基板を第
3の成長室に搬送し、該基板上にII-VI族半導体結晶を形
成することを特徴とする半導体結晶の製造方法。 - 【請求項１９】分子線エピタキシーを用いた半導体結晶
製造方法であって、第1の成長室においてInP基板上にIn
GaAsエピタキシャル層を形成した後、基板移送室を経て
該基板を第2の成長室に搬送し、前記InGaAs層上に少な
くともZnTe層を形成した後、基板移送室を経て該基板を
第3の成長室に搬送し、該基板上にII-VI族半導体結晶を
形成することを特徴とする半導体結晶の製造方法。 - 【請求項２０】ZnTe層の厚さが基板に対する臨界膜厚以
下であることを特徴とする請求項12、13、14、18または
19記載の半導体結晶の製造方法。 - 【請求項２１】表面再構成構造が(2×4)構造であるGaAs
エピタキシャル層表面にZnTe層を形成することを特徴と
する請求項12または18記載の半導体結晶製造方法。 - 【請求項２２】ZnTe層を形成した後の表面再構成構造が
(2×1) 構造であることを特徴とする請求項12、13、1
4、18または19記載の半導体結晶の製造方法。 - 【請求項２３】表面再構成構造が(2×4) 構造であるInG
aAsエピタキシャル層表面にZnTe層を形成することを特
徴とする請求項13または19記載の半導体結晶の製造方
法。 - 【請求項２４】分子線エピタキシーを用いた半導体結晶
製造装置であって、GaAs結晶を作製する第1の成長室
と、II-VI族半導体結晶を作製する第2の成長室と、前記
第1の成長室と第2の成長室を連結する基板移送室を有
し、前記第1の成長室内に、Beを充填した加熱蒸発源お
よびTeを充填した加熱蒸発源の少なくともいずれか一方
が備えられていることを特徴とする半導体結晶の製造装
置。 - 【請求項２５】分子線エピタキシーを用いた半導体結晶
製造装置であって、GaAs結晶を作製する第1の成長室
と、Beを充填した加熱蒸発源およびTeを充填した加熱蒸
発源の少なくともいずれか一方が備えられている第2の
成長室と、II-VI族半導体結晶を作製する第3の成長室
と、前記第1の成長室と第2の成長室と第3の成長室を連
結する基板移送室を有することを特徴とする半導体結晶
の製造装置。 - 【請求項２６】分子線エピタキシーを用いた半導体結晶
製造方法であって、GaAs基板上にGaAsエピタキシャル層
を形成し、前記GaAs層上にBe分子線を照射した後、II-V
I族半導体結晶を形成することを特徴とする半導体結晶
の製造方法。 - 【請求項２７】分子線エピタキシーを用いた半導体結晶
製造方法であって、GaAs基板上にGaAsエピタキシャル層
を形成し、前記GaAs層上にTe分子線を照射した後、II-V
I族半導体結晶を形成することを特徴とする半導体結晶
の製造方法。 - 【請求項２８】分子線エピタキシーを用いた半導体結晶
製造方法であって、GaAs基板上にGaAsエピタキシャル層
およびBeTe層を介してII-VI族半導体結晶を形成する
際、II-VI族半導体結晶を作製する成長室とは異なる成
長室でBeTe層を作製することを特徴とする半導体結晶の
製造方法。 - 【請求項２９】BeTe層の厚さがGaAsに対する臨界膜厚以
下であることを特徴とする請求項28記載の半導体結晶の
製造方法。 - 【請求項３０】表面再構成構造が(2×4)構造であるGaAs
エピタキシャル層表面にBeTe層を形成することを特徴と
する請求項28記載の半導体結晶の製造方法。 - 【請求項３１】BeTe層を形成した後の表面再構成構造が
(2×1) 構造であることを特徴とする請求項28記載の半
導体結晶の製造方法。 - 【請求項３２】分子線エピタキシーを用いた半導体結晶
製造装置であって、III-V族半導体結晶を作製する第1の
成長室と、II-VI族半導体結晶を作製する第2の成長室
と、前記第1の成長室と第2の成長室を連結する基板移送
室を有し、前記第1の成長室内にZnSe層を形成するため
の加熱蒸発源が備えられていることを特徴とする半導体
結晶の製造装置。 - 【請求項３３】第1の成長室内にZnを充填した加熱蒸発
源とSeを充填した加熱蒸発源が備えられていることを特
徴とする請求項32記載の半導体結晶の製造装置。 - 【請求項３４】第1の成長室内において、基板保持部とS
eを充填した加熱蒸発源との間にSeの分子線を遮断する
バルブ機構が備えられていることを特徴とする請求項33
記載の半導体結晶の製造装置。 - 【請求項３５】第1の成長室内にZnSeを充填した加熱蒸
発源が備えられていることを特徴とする請求項32記載の
半導体結晶の製造装置。 - 【請求項３６】第1の成長室内において、基板保持部とZ
nSeを充填した加熱蒸発源との間に分子線を遮断するバ
ルブ機構が備えられていることを特徴とする請求項35記
載の半導体結晶の製造装置。 - 【請求項３７】分子線エピタキシーを用いた半導体結晶
製造方法であって、第1の成長室においてGaAs基板上にG
aAsエピタキシャル層を形成し、前記GaAs層上にZnSe層
を形成した後、基板移送室を経て第2の成長室に搬送
し、該第2の成長室において前記基板上にII-VI族半導体
結晶を形成することを特徴とする半導体結晶の製造方
法。 - 【請求項３８】分子線エピタキシーを用いた半導体結晶
製造方法であって、第1の成長室においてInP基板上にIn
GaAsエピタキシャル層を形成し、前記InGaAs層上にZnSe
層を形成した後、基板移送室を経て第2の成長室に搬送
し、該第2の成長室において前記基板上にII-VI族半導体
結晶を形成することを特徴とする半導体結晶の製造方
法。 - 【請求項３９】分子線エピタキシーを用いた半導体結晶
製造方法であって、第1の成長室においてGaAs基板上にG
aAsエピタキシャル層を形成し、前記GaAs層上にAlxGa1-
xAs（0<x≦1）層を形成し、前記AlxGa1-xAs層上にZnSe
層を形成した後、基板移送室を経て第2の成長室に搬送
し、該第2の成長室において前記基板上にII-VI族半導体
結晶を形成することを特徴とする半導体結晶の製造方
法。 - 【請求項４０】分子線エピタキシーを用いた半導体結晶
製造装置であって、III-V族半導体結晶を作製する第1の
成長室と、ZnSe層を形成するための加熱蒸発源が備えら
れた第2の成長室と、II-VI族半導体結晶を作製する第3
の成長室と、 前記第1の成長室と第2の成長室と第3の成
長室を連結する基板移送室を有することを特徴とする半
導体結晶の成長装置。 - 【請求項４１】第2の成長室内にZnを充填した加熱蒸発
源とSeを充填した加熱蒸発源が備えられていることを特
徴とする請求項40記載の半導体結晶の製造装置。 - 【請求項４２】第2の成長室内において、基板保持部とS
eを充填した加熱蒸発源との間にSeの分子線を遮断する
バルブ機構が備えられていることを特徴とする請求項41
記載の半導体結晶の製造装置。 - 【請求項４３】第2の成長室内にZnSeを充填した加熱蒸
発源が備えられていることを特徴とする請求項40記載の
半導体結晶の製造装置。 - 【請求項４４】第2の成長室内において、基板保持部とZ
nSeを充填した加熱蒸発源との間に分子線を遮断するバ
ルブ機構が備えられていることを特徴とする請求項43記
載の半導体結晶の製造装置。 - 【請求項４５】分子線エピタキシーを用いた半導体結晶
製造方法であって、第1の成長室においてGaAs基板上にG
aAsエピタキシャル層を形成した後、基板移送室を経て
該基板を第2の成長室に搬送し、前記GaAs層上にZnSe層
を形成した後、基板移送室を経て該基板を第3の成長室
に搬送し、前記ZnSe層上にII-VI族半導体結晶を形成す
ることを特徴とする半導体結晶の製造方法。 - 【請求項４６】分子線エピタキシーを用いた半導体結晶
製造方法であって、第1の成長室においてInP基板上にIn
GaAsエピタキシャル層を形成した後、基板移送室を経て
該基板を第2の成長室に搬送し、前記InGaAs層上にZnSe
層を形成した後、基板移送室を経て該基板を第3の成長
室に搬送し、前記ZnSe層上にII-VI族半導体結晶を形成
することを特徴とする半導体結晶の製造方法。 - 【請求項４７】III-V族半導体基板上に形成された複数
のII-VI族半導体層からなる半導体発光素子であって、I
II-V族半導体層上にZnTe層が備えられていることを特徴
とする半導体発光素子。 - 【請求項４８】GaAs基板上にZnTe層が備えられている請
求項47記載の半導体発光素子。 - 【請求項４９】InP基板上にInGaAs層が備えられてお
り、該InGaAs層上にZnTe層が備えられている請求項47記
載の半導体発光素子。 - 【請求項５０】GaAs基板上にAlxGa1-xAs（0<x≦1）層が
備えられており、該AlxGa1-xAs層上にZnTe層が備えられ
ている請求項47記載の半導体発光素子。 - 【請求項５１】III-V族半導体層上に形成されたZnTe層
の厚さが該III-V族半導体に対する臨界膜厚以下である
ことを特徴とする請求項47記載の半導体発光素子。 - 【請求項５２】GaAs基板上に形成された複数のII-VI族
半導体層からなる半導体発光素子であって、GaAs層上に
BeTe層が備えられていることを特徴とする半導体発光素
子。 - 【請求項５３】GaAs層上に形成されたBeTe層の厚さがGa
Asに対する臨界膜厚以下であることを特徴とする請求項
52記載の半導体発光素子。 - 【請求項５４】III-V族半導体基板上に形成された複数
のII-VI族半導体層からなる半導体発光素子であって、
活性層に存在する結晶欠陥の密度を1×103cm-2未満に低
減するようなバッファ層がIII-V族半導体層上に備えら
れていることを特徴とする半導体発光素子。 - 【請求項５５】III-V族半導体層上に形成されたバッフ
ァ層の厚さが該III-V族半導体に対する臨界膜厚以下で
あることを特徴とする請求項54記載の半導体発光素子。 - 【請求項５６】p型III-V族半導体基板上に形成された複
数のII-VI族半導体層からなる半導体発光素子であっ
て、p型III-V族半導体層上に、Zn、Cd、BeおよびMgのう
ちの1種類以上の元素とS、SeおよびTeのうちの1種類以
上の元素とからなる1組以上の超格子バッファ層を有
し、該バッファ層の少なくとも一部にTeを含むことを特
徴とする半導体発光素子。 - 【請求項５７】p型III-V族半導体基板上に形成された複
数のII-VI族半導体層からなる半導体発光素子であっ
て、p型III-V族半導体層上に、Zn、Cd、BeおよびMgのう
ちの1種類以上の元素とS、SeおよびTeのうちの1種類以
上の元素とからなる1層以上の混晶層および1層以上のZn
Te層からなるバッファ層を有することを特徴とする半導
体発光素子。 - 【請求項５８】p型III-V族半導体基板上に形成された複
数のII-VI族半導体層からなる半導体発光素子であっ
て、p型III-V族半導体層上に、1層以上のp型ZnSe層と1
層以上のp型BeTe層からなるバッファ層を有することを
特徴とする半導体発光素子。 - 【請求項５９】請求項47〜58のいずれかに記載の半導体
レーザと、前記半導体レーザから出射したレーザ光を記
録媒体に集光する集光光学系と、前記記録媒体からの反
射光を受光する光検出器とを備えていることを特徴とす
る光ディスク装置。 - 【請求項６０】前記レーザ光により、前記記録媒体の情
報を読み取ることを特徴とする請求項59に記載の光ディ
スク装置。 - 【請求項６１】前記半導体レーザの近傍に光検出器が設
置されていることを特徴とする請求項59に記載の光ディ
スク装置。 - 【請求項６２】前記光検出器はSiにより構成され、前記
Si表面に半導体レーザチップが設置されていることを特
徴とする請求項61に記載の光ディスク装置。 - 【請求項６３】前記半導体レーザチップは、前記Si主面
に形成された凹部に配置され、前記半導体レーザから出
射したレーザ光は、前記Siに形成されたマイクロミラー
により反射されて前記Si主面に対してほぼ垂直方向に進
むことを特徴とする請求項62に記載の光ディスク装置。 - 【請求項６４】マイクロミラーの表面には金属薄膜が形
成されていることを特徴とする請求項63に記載の光ディ
スク装置。 - 【請求項６５】金属薄膜がAgあるいはAlからなることを
特徴とする請求項64に記載の光ディスク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236346A JPH1083999A (ja) | 1996-09-06 | 1996-09-06 | ヘテロエピタキシャル半導体結晶構造体、その製造方法、その製造装置、半導体発光素子およびこれを用いた光ディスク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236346A JPH1083999A (ja) | 1996-09-06 | 1996-09-06 | ヘテロエピタキシャル半導体結晶構造体、その製造方法、その製造装置、半導体発光素子およびこれを用いた光ディスク装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083999A true JPH1083999A (ja) | 1998-03-31 |
Family
ID=16999455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8236346A Pending JPH1083999A (ja) | 1996-09-06 | 1996-09-06 | ヘテロエピタキシャル半導体結晶構造体、その製造方法、その製造装置、半導体発光素子およびこれを用いた光ディスク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1083999A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008124210A (ja) * | 2006-11-10 | 2008-05-29 | Sony Corp | 半導体発光素子およびその製造方法、並びに光装置 |
| CN120556145A (zh) * | 2025-07-31 | 2025-08-29 | 合肥芯胜半导体有限公司 | GaAs衬底上生长有CdTe外延层的半导体材料及其制备方法 |
-
1996
- 1996-09-06 JP JP8236346A patent/JPH1083999A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008124210A (ja) * | 2006-11-10 | 2008-05-29 | Sony Corp | 半導体発光素子およびその製造方法、並びに光装置 |
| CN120556145A (zh) * | 2025-07-31 | 2025-08-29 | 合肥芯胜半导体有限公司 | GaAs衬底上生长有CdTe外延层的半导体材料及其制备方法 |
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