JPH11121459A - 半導体装置及びそのコレクタ抵抗低減方法 - Google Patents
半導体装置及びそのコレクタ抵抗低減方法Info
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- JPH11121459A JPH11121459A JP9278648A JP27864897A JPH11121459A JP H11121459 A JPH11121459 A JP H11121459A JP 9278648 A JP9278648 A JP 9278648A JP 27864897 A JP27864897 A JP 27864897A JP H11121459 A JPH11121459 A JP H11121459A
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Abstract
(57)【要約】
【課題】 電極の本数を増やした際生じるコレクタ抵抗
の増加及び熱暴走を抑え、高周波特性、信頼性の向上を
図る。 【解決手段】 第１導電型半導体基板１上に第２導電型
のコレクタ領域３を配置し、このコレクタ領域３内に第
１導電型のベース領域７、及び、このベ−ス領域７内に
第２導電型のエミッタ領域８を形成したバイポーラ半導
体集積回路において、前記ベース領域７の４方を高濃度
の第２導電型のコレクタ引き上げ部５で外囲すると共
に、前記ベース領域７の４方を前記第２導電型のコレク
タ引き上げ部５に導通するコレクタ電極１１で外囲した
ことを特徴とする半導体集積回路。
の増加及び熱暴走を抑え、高周波特性、信頼性の向上を
図る。 【解決手段】 第１導電型半導体基板１上に第２導電型
のコレクタ領域３を配置し、このコレクタ領域３内に第
１導電型のベース領域７、及び、このベ−ス領域７内に
第２導電型のエミッタ領域８を形成したバイポーラ半導
体集積回路において、前記ベース領域７の４方を高濃度
の第２導電型のコレクタ引き上げ部５で外囲すると共
に、前記ベース領域７の４方を前記第２導電型のコレク
タ引き上げ部５に導通するコレクタ電極１１で外囲した
ことを特徴とする半導体集積回路。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
そのコレクタ抵抗低減方法、特に、コレクタ抵抗を低減
したバイポーラトランジスタに関する。
そのコレクタ抵抗低減方法、特に、コレクタ抵抗を低減
したバイポーラトランジスタに関する。
【０００２】
【従来の技術】図６、７に基づき、特開平７―２４９６
３６号公報に記載された従来技術について説明する。特
開平７−２４９６３６号公報ではＰＮＰトランジスタで
説明しているので、ここではそれに従い以下に説明す
る。
３６号公報に記載された従来技術について説明する。特
開平７−２４９６３６号公報ではＰＮＰトランジスタで
説明しているので、ここではそれに従い以下に説明す
る。
【０００３】なお、ＮＰＮトランジスタについても同様
のことが明らかに言える。図６は、Ｐ型シリコン半導体
基板１上に、Ｎ型エピタキシャル層２２を形成し、その
後、高濃度のＮ型不純物拡散埋め込領域２３（Ｎ+ Ｂ
Ｌ）を形成している。素子分離領域２４内には、ベース
電極引き出し領域としてディープＮ+ 不純物拡散領域２
５、Ｐ型コレクタ電極引き出し領域２６及びＰ型エミッ
タ電極引き出し領域２７が形成され、各領域には夫々ベ
ース電極（Ｂ）、コレクタ電極（Ｃ）、及びエミッタ電
極（Ｅ）が取り付けられている。
のことが明らかに言える。図６は、Ｐ型シリコン半導体
基板１上に、Ｎ型エピタキシャル層２２を形成し、その
後、高濃度のＮ型不純物拡散埋め込領域２３（Ｎ+ Ｂ
Ｌ）を形成している。素子分離領域２４内には、ベース
電極引き出し領域としてディープＮ+ 不純物拡散領域２
５、Ｐ型コレクタ電極引き出し領域２６及びＰ型エミッ
タ電極引き出し領域２７が形成され、各領域には夫々ベ
ース電極（Ｂ）、コレクタ電極（Ｃ）、及びエミッタ電
極（Ｅ）が取り付けられている。
【０００４】図７では素子分離領域３４内にコレクタ領
域となるＰ型不純物拡散埋込み領域４０をＮ型不純物拡
散埋め込み領域３３の上にこれと離隔して形成した後、
コレクタ電極引き出し領域としてＰ型不純物拡散領域４
１を、コレクタ領域４０と接触するように形成する。そ
して、コレクタ電極引き出し領域４１、エミッタ領域４
３、及び、ベース電極引き出し領域４４には、それぞれ
Ａｌ等からなるコレクタ電極（Ｃ）、エミッタ電極
（Ｅ），及び、ベース電極（Ｂ）が取り付けられてい
る。
域となるＰ型不純物拡散埋込み領域４０をＮ型不純物拡
散埋め込み領域３３の上にこれと離隔して形成した後、
コレクタ電極引き出し領域としてＰ型不純物拡散領域４
１を、コレクタ領域４０と接触するように形成する。そ
して、コレクタ電極引き出し領域４１、エミッタ領域４
３、及び、ベース電極引き出し領域４４には、それぞれ
Ａｌ等からなるコレクタ電極（Ｃ）、エミッタ電極
（Ｅ），及び、ベース電極（Ｂ）が取り付けられてい
る。
【０００５】しかし。これらの方法では、コレクタ電極
引き出し領域４１が１個所しかないため、コレクタ抵抗
を十分下げることができなかった。そこで、この問題を
解決するための１つの手段として、特開平３−６９１２
４号公報に示す方法が提案された。以下に、図８を参照
して説明する。
引き出し領域４１が１個所しかないため、コレクタ抵抗
を十分下げることができなかった。そこで、この問題を
解決するための１つの手段として、特開平３−６９１２
４号公報に示す方法が提案された。以下に、図８を参照
して説明する。
【０００６】ここで、図８（ａ）に平面図、図８（ｂ）
にそのＸ−Ｘ断面図、図８（ｃ）にそのＹ−Ｙ断面図を
示す。又、ここで、６１はベース電極、６２はエミッタ
電極、６３はコレクタ電極、６４は表面保護膜、６５は
分離用酸化膜、６６はエミッタ領域、６７はベース領
域、６８はコレクタ領域（エピタキシャル層）、６９は
埋没層、７０はコレクタ引き上げ部の高濃度領域、７１
はＰ型半導体基板、７２は容量低減用絶縁膜である。
にそのＸ−Ｘ断面図、図８（ｃ）にそのＹ−Ｙ断面図を
示す。又、ここで、６１はベース電極、６２はエミッタ
電極、６３はコレクタ電極、６４は表面保護膜、６５は
分離用酸化膜、６６はエミッタ領域、６７はベース領
域、６８はコレクタ領域（エピタキシャル層）、６９は
埋没層、７０はコレクタ引き上げ部の高濃度領域、７１
はＰ型半導体基板、７２は容量低減用絶縁膜である。
【０００７】この方法を用いれば、図８（ｂ）に示すコ
レクタ抵抗ｒｓｃ’より、図８（ｃ）に示すＹ−Ｙ方向
のコレクタ抵抗ｒｓｃ”はるかに小さくできるから、全
体としてコレクタ抵抗ｒｓｃを小さくすることができ
る。また、更にコレクタ抵抗を下げる目的で、図９に示
すように、コレクタ引き上げ部７０で、ベース領域６７
を全て外囲している。
レクタ抵抗ｒｓｃ’より、図８（ｃ）に示すＹ−Ｙ方向
のコレクタ抵抗ｒｓｃ”はるかに小さくできるから、全
体としてコレクタ抵抗ｒｓｃを小さくすることができ
る。また、更にコレクタ抵抗を下げる目的で、図９に示
すように、コレクタ引き上げ部７０で、ベース領域６７
を全て外囲している。
【０００８】しかし、図８又は９において、エミッタ電
極の数を増やしていくと、例えば、中央部と両端のコレ
クタ電極近傍とで電流のアンバランスが生じ高周波特性
が悪くなり、又、信頼性が低下するという欠点があっ
た。更に、上記手段では、依然として十分にコレクタ抵
抗を下げることが出来ないという欠点があった。
極の数を増やしていくと、例えば、中央部と両端のコレ
クタ電極近傍とで電流のアンバランスが生じ高周波特性
が悪くなり、又、信頼性が低下するという欠点があっ
た。更に、上記手段では、依然として十分にコレクタ抵
抗を下げることが出来ないという欠点があった。
【０００９】
【発明が解決しようとする課題】本発明は、上記した従
来技術の欠点を改良し、コレクタ抵抗を低減すると共
に、高周波特性を向上せしめた新規な半導体装置及びそ
のコレクタ抵抗低減方法を提供するものである。又、本
発明の他の目的は、素子内の電流のアンバランスをなく
し、以って、熱暴走の問題をなくし、信頼性を向上させ
た半導体装置及びそのコレクタ抵抗低減方法を提供する
ものである。
来技術の欠点を改良し、コレクタ抵抗を低減すると共
に、高周波特性を向上せしめた新規な半導体装置及びそ
のコレクタ抵抗低減方法を提供するものである。又、本
発明の他の目的は、素子内の電流のアンバランスをなく
し、以って、熱暴走の問題をなくし、信頼性を向上させ
た半導体装置及びそのコレクタ抵抗低減方法を提供する
ものである。
【００１０】
【課題を解決するための手段】本発明は、上記した目的
を達成するため、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係わる
半導体集積回路の第１の態様としては、第１導電型半導
体基板上に第２導電型のコレクタ領域を配置し、このコ
レクタ領域内に第１導電型のベース領域、及び、このベ
−ス領域内に第２導電型のエミッタ領域を形成したバイ
ポーラ半導体集積回路において、前記ベース領域の４方
を高濃度の第２導電型のコレクタ引き上げ部で外囲する
と共に、前記ベース領域の４方を前記第２導電型のコレ
クタ引き上げ部に導通するコレクタ電極で外囲したこと
を特徴とする半導体集積回路であり、又、第２の態様と
しては、上記構成に加え、前記エミッタ領域の４方をベ
ース電極で外囲したことを特徴とする半導体集積回路で
あり、又、第３の態様としては、前記コレクタ電極を挟
み１方の側に前記エミッタ電極が形成され、他方の側に
ベース電極が形成されていることを特徴とする半導体集
積回路である。
を達成するため、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係わる
半導体集積回路の第１の態様としては、第１導電型半導
体基板上に第２導電型のコレクタ領域を配置し、このコ
レクタ領域内に第１導電型のベース領域、及び、このベ
−ス領域内に第２導電型のエミッタ領域を形成したバイ
ポーラ半導体集積回路において、前記ベース領域の４方
を高濃度の第２導電型のコレクタ引き上げ部で外囲する
と共に、前記ベース領域の４方を前記第２導電型のコレ
クタ引き上げ部に導通するコレクタ電極で外囲したこと
を特徴とする半導体集積回路であり、又、第２の態様と
しては、上記構成に加え、前記エミッタ領域の４方をベ
ース電極で外囲したことを特徴とする半導体集積回路で
あり、又、第３の態様としては、前記コレクタ電極を挟
み１方の側に前記エミッタ電極が形成され、他方の側に
ベース電極が形成されていることを特徴とする半導体集
積回路である。
【００１１】又、第４の態様としては、第１導電型半導
体基板上に第２導電型のコレクタ領域を配置し、このコ
レクタ領域内に第１導電型のベース領域、及び、このベ
ース領域内に第２導電型のエミッタ領域を形成した半導
体集積回路であって、前記ベース領域の４方を高濃度の
第２導電型のコレクタ引き上げ部で外囲すると共に、前
記ベース領域の４方を前記第２導電型のコレクタ引き上
げ部に導通するコレクタ電極で外囲し、且つ、前記半導
体集積回路の１方の側にエミッタ電極を引き出し、他方
の側にベース電極を引き出したユニットセルを形成し、
このユニットセルの前記エミッタ電極が互いに対向する
ように前記ユニットセルを配置し、前記夫々のエミッタ
電極を結線し、前記ユニットセル間にエミッタ電極が配
置されている半導体集積回路であり、又、第５の態様と
しては、上記構成に加え、前記エミッタ領域の４方をベ
ース電極で外囲した半導体集積回路である。
体基板上に第２導電型のコレクタ領域を配置し、このコ
レクタ領域内に第１導電型のベース領域、及び、このベ
ース領域内に第２導電型のエミッタ領域を形成した半導
体集積回路であって、前記ベース領域の４方を高濃度の
第２導電型のコレクタ引き上げ部で外囲すると共に、前
記ベース領域の４方を前記第２導電型のコレクタ引き上
げ部に導通するコレクタ電極で外囲し、且つ、前記半導
体集積回路の１方の側にエミッタ電極を引き出し、他方
の側にベース電極を引き出したユニットセルを形成し、
このユニットセルの前記エミッタ電極が互いに対向する
ように前記ユニットセルを配置し、前記夫々のエミッタ
電極を結線し、前記ユニットセル間にエミッタ電極が配
置されている半導体集積回路であり、又、第５の態様と
しては、上記構成に加え、前記エミッタ領域の４方をベ
ース電極で外囲した半導体集積回路である。
【００１２】
【発明の実施の形態】本発明を図１を参照して説明す
る。この例はベース領域の４方をコレクタ引き上げ部で
外囲した例であり、図１に平面図、図２（ａ）にそのＸ
―Ｘ断面図、図２（ｂ）にそのＹ−Ｙ断面図、図３に電
極本数を増やした場合の平面図を示している。
る。この例はベース領域の４方をコレクタ引き上げ部で
外囲した例であり、図１に平面図、図２（ａ）にそのＸ
―Ｘ断面図、図２（ｂ）にそのＹ−Ｙ断面図、図３に電
極本数を増やした場合の平面図を示している。
【００１３】ここで、１はシリコンン半導体基板、２は
埋没層、３はコレクタ領域（エピタキシャル層）、４は
素子分離領域、５は埋没層２とコレクタ電極を結び且つ
ロの字状に形成した高濃度のコレクタ引き上げ部、６は
ウェーファ上に形成した表面保護膜、７はベース領域、
８はベース領域７内に形成したエミッタ領域、９はエミ
ッタ領域８上に形成したエミッタ第１電極、１０はベー
ス領域７上に形成したベース第１電極、１１はコレクタ
引き上げ部５同様にロの字状に形成し且つコレクタ引き
上げ部５上に接触して形成したコレクタ電極、１２は表
面保護膜６上に形成した層間絶縁膜、１３は層間絶縁膜
１２に形成したスルーホールコンタクトであり、スルー
ホールコンタクト１３はエミッタ第１電極上に、又、ベ
ース第１電極にも設けられている。又、１４はスルーホ
ールコンタクト１３を介してエミッタ第１電極に接続す
るエミッタ第２電極、１５はスルーホールコンタクト１
３を介してベース第１電極に接続するベース第２電極、
１６はコレクタ電極上に開口したコレクタパッド開口で
ある。
埋没層、３はコレクタ領域（エピタキシャル層）、４は
素子分離領域、５は埋没層２とコレクタ電極を結び且つ
ロの字状に形成した高濃度のコレクタ引き上げ部、６は
ウェーファ上に形成した表面保護膜、７はベース領域、
８はベース領域７内に形成したエミッタ領域、９はエミ
ッタ領域８上に形成したエミッタ第１電極、１０はベー
ス領域７上に形成したベース第１電極、１１はコレクタ
引き上げ部５同様にロの字状に形成し且つコレクタ引き
上げ部５上に接触して形成したコレクタ電極、１２は表
面保護膜６上に形成した層間絶縁膜、１３は層間絶縁膜
１２に形成したスルーホールコンタクトであり、スルー
ホールコンタクト１３はエミッタ第１電極上に、又、ベ
ース第１電極にも設けられている。又、１４はスルーホ
ールコンタクト１３を介してエミッタ第１電極に接続す
るエミッタ第２電極、１５はスルーホールコンタクト１
３を介してベース第１電極に接続するベース第２電極、
１６はコレクタ電極上に開口したコレクタパッド開口で
ある。
【００１４】図２を参照して説明すると、まず、シリコ
ン半導体基板１上に埋没層２を形成しエピタキシャル層
３を成長させる。その後、素子分離領域４を形成し高濃
度のコレクタ引き上げ部５を形成する。次に、シリコン
半導体基板１上に表面保護膜６を形成し、フォトレジス
ト法、エッチング、イオン注入法などにより、ベース領
域７、エミッタ領域８を形成する。そして、エミッタ領
域８上にエミッタ第１電極９、ベース領域７上にベース
第１電極１０、コレクタ電極１１を形成する。
ン半導体基板１上に埋没層２を形成しエピタキシャル層
３を成長させる。その後、素子分離領域４を形成し高濃
度のコレクタ引き上げ部５を形成する。次に、シリコン
半導体基板１上に表面保護膜６を形成し、フォトレジス
ト法、エッチング、イオン注入法などにより、ベース領
域７、エミッタ領域８を形成する。そして、エミッタ領
域８上にエミッタ第１電極９、ベース領域７上にベース
第１電極１０、コレクタ電極１１を形成する。
【００１５】そして、層間絶縁膜１２を形成した後、フ
ォトレジスト法、エッチングによりスルーホールコンタ
クト１３を形成し、その後、層間絶縁膜１２上にエミッ
タ第２電極１４、ベース第２電極１５、コレクタ電極パ
ッド開口１６を形成する。なお、エミッタ第２電極１４
とベース第２電極１５とは、ロの字状に形成しコレクタ
電極を挟むようにして互いに対向して配設される。又、
図１を参照して電極の本数を増した場合について説明す
る。エミッタ本数が４本の場合を例にとると、レイアウ
トとしては、図３のようになる。
ォトレジスト法、エッチングによりスルーホールコンタ
クト１３を形成し、その後、層間絶縁膜１２上にエミッ
タ第２電極１４、ベース第２電極１５、コレクタ電極パ
ッド開口１６を形成する。なお、エミッタ第２電極１４
とベース第２電極１５とは、ロの字状に形成しコレクタ
電極を挟むようにして互いに対向して配設される。又、
図１を参照して電極の本数を増した場合について説明す
る。エミッタ本数が４本の場合を例にとると、レイアウ
トとしては、図３のようになる。
【００１６】ここで、図１で形成したユニットセルが中
央に形成した第２エミッタ電極に対し対称になるように
遇数個配置し、しかも、エミッタ第２電極１４のスルー
ホールコンタクト部１３が中央に形成した第２エミッタ
電極近傍に位置するようにユニットセルを配置する。従
って、エミッタ第２電極１４は魚の骨状になる。ベース
引き出しは、ベース第１電極１０、スルーホールコンタ
クト部１３及びベース第２電極１５により、ユニットセ
ルの周りから引き出し、コレクタは、コレクタ電極１１
で１層で引き出す。
央に形成した第２エミッタ電極に対し対称になるように
遇数個配置し、しかも、エミッタ第２電極１４のスルー
ホールコンタクト部１３が中央に形成した第２エミッタ
電極近傍に位置するようにユニットセルを配置する。従
って、エミッタ第２電極１４は魚の骨状になる。ベース
引き出しは、ベース第１電極１０、スルーホールコンタ
クト部１３及びベース第２電極１５により、ユニットセ
ルの周りから引き出し、コレクタは、コレクタ電極１１
で１層で引き出す。
【００１７】なお、エミッタ本数が６本、８本となった
場合についても同様にユニットセルを増やし、魚の骨状
に配置してゆく。
場合についても同様にユニットセルを増やし、魚の骨状
に配置してゆく。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図１乃至図５は、本発明に係わる半
導体装置及びそのコレクタ抵抗低減方法の構造が示さ
れ、図において、第１導電型半導体基板１上に第２導電
型のコレクタ領域３を配置し、このコレクタ領域３内に
第１導電型のベース領域７、及び、このベ−ス領域７内
に第２導電型のエミッタ領域８を形成したバイポーラ半
導体集積回路において、前記ベース領域７の４方を高濃
度の第２導電型のコレクタ引き上げ部５で外囲すると共
に、前記ベース領域７の４方を前記第２導電型のコレク
タ引き上げ部５に導通するコレクタ電極１１で外囲した
こと半導体集積回路がしめされ、更に、前記エミッタ領
域８の４方をベース電極７で外囲した半導体集積回路が
示され、又、前記コレクタ電極１１を挟むように１方の
側に前記エミッタ電極１４が形成され、他方の側にベー
ス電極１５が形成されている様子が図示されている。
て詳細に説明する。図１乃至図５は、本発明に係わる半
導体装置及びそのコレクタ抵抗低減方法の構造が示さ
れ、図において、第１導電型半導体基板１上に第２導電
型のコレクタ領域３を配置し、このコレクタ領域３内に
第１導電型のベース領域７、及び、このベ−ス領域７内
に第２導電型のエミッタ領域８を形成したバイポーラ半
導体集積回路において、前記ベース領域７の４方を高濃
度の第２導電型のコレクタ引き上げ部５で外囲すると共
に、前記ベース領域７の４方を前記第２導電型のコレク
タ引き上げ部５に導通するコレクタ電極１１で外囲した
こと半導体集積回路がしめされ、更に、前記エミッタ領
域８の４方をベース電極７で外囲した半導体集積回路が
示され、又、前記コレクタ電極１１を挟むように１方の
側に前記エミッタ電極１４が形成され、他方の側にベー
ス電極１５が形成されている様子が図示されている。
【００１９】又、図３には、第１導電型半導体基板１に
第２導電型のコレクタ領域３を配置し、このコレクタ領
域３内に第１導電型のベース領域７、及び、このベ−ス
領域７内に第２導電型のエミッタ領域８を形成した半導
体集積回路であって、前記ベース領域７の４方を高濃度
の第２導電型のコレクタ引き上げ部５で外囲すると共
に、前記ベース領域７の４方を前記第２導電型のコレク
タ引き上げ部５に導通するコレクタ電極１１で外囲し、
且つ、コレクタ電極１１を挟み前記前記半導体集積回路
の１方の側にエミッタ電極１４を引き出し、他方の側に
ベース電極１５を引き出したユニットセルを形成し、こ
のユニットセルの前記エミッタ電極１４が互いに対向す
るように前記ユニットセルを配置し、前記夫々のエミッ
タ電極１４を結線した半導体集積回路が示されている。
第２導電型のコレクタ領域３を配置し、このコレクタ領
域３内に第１導電型のベース領域７、及び、このベ−ス
領域７内に第２導電型のエミッタ領域８を形成した半導
体集積回路であって、前記ベース領域７の４方を高濃度
の第２導電型のコレクタ引き上げ部５で外囲すると共
に、前記ベース領域７の４方を前記第２導電型のコレク
タ引き上げ部５に導通するコレクタ電極１１で外囲し、
且つ、コレクタ電極１１を挟み前記前記半導体集積回路
の１方の側にエミッタ電極１４を引き出し、他方の側に
ベース電極１５を引き出したユニットセルを形成し、こ
のユニットセルの前記エミッタ電極１４が互いに対向す
るように前記ユニットセルを配置し、前記夫々のエミッ
タ電極１４を結線した半導体集積回路が示されている。
【００２０】本発明の第１の実施例を、図１乃至図３を
用いて説明すると、まず、比抵抗が約２０乃至４０Ω・
ｃｍのＰ型シリコン半導体基板１に砒素注入又はアンチ
モン拡散により形成したＮ+ 埋込層２にＮ型不純物濃度
が１×１０15乃至１×１０16ｃｍ-3、厚さ１．０乃至
２．５μｍのエピタキシャル層３を成長させる。次に、
このシリコン半導体基板１に一般にロコス法と言われる
選択酸化法により、素子分離領域４を形成し、フォトレ
ジスト法とイオン注入により高濃度のコレクタ引き上げ
部５を形成する。この時、コレクタ引き上げ部５は、ベ
ース領域７を外囲する形となる。
用いて説明すると、まず、比抵抗が約２０乃至４０Ω・
ｃｍのＰ型シリコン半導体基板１に砒素注入又はアンチ
モン拡散により形成したＮ+ 埋込層２にＮ型不純物濃度
が１×１０15乃至１×１０16ｃｍ-3、厚さ１．０乃至
２．５μｍのエピタキシャル層３を成長させる。次に、
このシリコン半導体基板１に一般にロコス法と言われる
選択酸化法により、素子分離領域４を形成し、フォトレ
ジスト法とイオン注入により高濃度のコレクタ引き上げ
部５を形成する。この時、コレクタ引き上げ部５は、ベ
ース領域７を外囲する形となる。
【００２１】そして、シリコン半導体基板１上に表面保
護膜６、例えば、酸化膜５００乃至１０００Åを形成
し、フォトレジスト法、エッチング、イオン注入法など
により、Ｐ型のベース領域７、Ｎ+ 型のエミッタ領域８
を形成する。そして、夫々にエミッタ第１電極９、ベー
ス第１電極１０、コレクタ電極１１を形成する。この時
の電極材料としては、Ａｕ，Ａｌ及びバリアメタルを用
いてもよく、形成方法も、鍍金、スッパタ等が用いられ
る。
護膜６、例えば、酸化膜５００乃至１０００Åを形成
し、フォトレジスト法、エッチング、イオン注入法など
により、Ｐ型のベース領域７、Ｎ+ 型のエミッタ領域８
を形成する。そして、夫々にエミッタ第１電極９、ベー
ス第１電極１０、コレクタ電極１１を形成する。この時
の電極材料としては、Ａｕ，Ａｌ及びバリアメタルを用
いてもよく、形成方法も、鍍金、スッパタ等が用いられ
る。
【００２２】次に、プラズマ窒化膜により層間絶縁膜１
２を形成した後、フォトレジスト法、エッチングにより
スルーホールコンタクト１３を形成し、エミッタ第２電
極１４、ベース第２電極１５を形成する。そして、最後
に、フォトレジスト法及びエッチングによりコレクタ電
極用のコレクタパッド開口部１６を形成し、図１乃至図
３の形状を得る。又、図３を参照して電極の本数を増や
した場合について説明すると、本発明においては、図８
のトランジスタセルのように、エミッタ本数が増すと、
縦積型に増えていくという形でなく、前記したトランジ
スタを１つのユニットセルと考え、それを増やしてゆく
形にする。
２を形成した後、フォトレジスト法、エッチングにより
スルーホールコンタクト１３を形成し、エミッタ第２電
極１４、ベース第２電極１５を形成する。そして、最後
に、フォトレジスト法及びエッチングによりコレクタ電
極用のコレクタパッド開口部１６を形成し、図１乃至図
３の形状を得る。又、図３を参照して電極の本数を増や
した場合について説明すると、本発明においては、図８
のトランジスタセルのように、エミッタ本数が増すと、
縦積型に増えていくという形でなく、前記したトランジ
スタを１つのユニットセルと考え、それを増やしてゆく
形にする。
【００２３】即ち、本発明においては、ユニットセルは
２個ずつ線対称に成るように配置されるから、このとき
エミッタ第２電極１４及びそのスルーホールコンタクト
１３は互いに中心を向きエミッタ第２電極１４は魚の骨
状になる。ベース引き出しは、ベース第１電極１０及び
スルーホールコンタクト１３、ベース第２電極１５によ
り、周りから引き出し、コレクタは、コレクタ電極１１
で１層で引き出す。エミッタ本数が６本、８本となった
場合についても同様である。
２個ずつ線対称に成るように配置されるから、このとき
エミッタ第２電極１４及びそのスルーホールコンタクト
１３は互いに中心を向きエミッタ第２電極１４は魚の骨
状になる。ベース引き出しは、ベース第１電極１０及び
スルーホールコンタクト１３、ベース第２電極１５によ
り、周りから引き出し、コレクタは、コレクタ電極１１
で１層で引き出す。エミッタ本数が６本、８本となった
場合についても同様である。
【００２４】次に、本発明の第２の実施の形態について
図４、５を参照して説明する。この実施例においても、
比抵抗が約２０乃至４０Ω・ｃｍのＰ型シリコン半導体
基板１に砒素注入又はアンチモン拡散により形成したＮ
+ 埋込層２にＮ型不純物濃度が１×１０15乃至１×１０
16ｃｍ-3、厚さ１．０乃至２．５μｍのエピタキシャル
層３を成長させる。
図４、５を参照して説明する。この実施例においても、
比抵抗が約２０乃至４０Ω・ｃｍのＰ型シリコン半導体
基板１に砒素注入又はアンチモン拡散により形成したＮ
+ 埋込層２にＮ型不純物濃度が１×１０15乃至１×１０
16ｃｍ-3、厚さ１．０乃至２．５μｍのエピタキシャル
層３を成長させる。
【００２５】次に、第１の実施例と同様に、フォトレジ
スト法、イオン注入により高濃度のコレクタ引き上げ部
５を形成する。そして、シリコン半導体基板１上に表面
保護膜６、例えば、酸化膜５００乃至１０００Åを形成
し、フォトレジスト法、エッチング、イオン注入法など
により、Ｐ型のベース領域７、Ｎ+ 型のエミッタ領域８
を形成する。この時、ベース領域７上に形成したベース
第１電極１０はエミッタ領域８を外囲する。
スト法、イオン注入により高濃度のコレクタ引き上げ部
５を形成する。そして、シリコン半導体基板１上に表面
保護膜６、例えば、酸化膜５００乃至１０００Åを形成
し、フォトレジスト法、エッチング、イオン注入法など
により、Ｐ型のベース領域７、Ｎ+ 型のエミッタ領域８
を形成する。この時、ベース領域７上に形成したベース
第１電極１０はエミッタ領域８を外囲する。
【００２６】そして、エミッタ領域８上にエミッタ第１
電極９を、ベース領域７上にロの字状のベース第１電極
１０を、コレクタ引き上げ部５上にロの字状のコレクタ
電極１１を形成する。以下は、第１の実施例と同様であ
る。このベース第１電極１０でエミッタ領域８で外囲す
ることで、ベース抵抗が低減出来ると共に、電流のアン
バランスを防ぐことができ、高周波特性が向上し、又、
信頼性が向上する。
電極９を、ベース領域７上にロの字状のベース第１電極
１０を、コレクタ引き上げ部５上にロの字状のコレクタ
電極１１を形成する。以下は、第１の実施例と同様であ
る。このベース第１電極１０でエミッタ領域８で外囲す
ることで、ベース抵抗が低減出来ると共に、電流のアン
バランスを防ぐことができ、高周波特性が向上し、又、
信頼性が向上する。
【００２７】即ち、本発明では、ベース領域７の４方を
高濃度の第２導電型のコレクタ引き上げ部５で外囲する
と共に、ベース領域７の４方を第２導電型のコレクタ引
き上げ部５に導通するロの字状に形成したコレクタ電極
１１で外囲したから、コレクタ電流は素子内で均一に流
れる。このため、コレクタ抵抗が低減する。又、本発明
では、コレクタ抵抗の高い図８のような構成でなく、ベ
ース領域７の４方を高濃度の第２導電型のコレクタ引き
上げ部５で外囲すると共に、ベース領域７の４方を前記
第２導電型のコレクタ引き上げ部５に導通するコレクタ
電極１１で外囲し、且つ、半導体集積回路の１方の側に
エミッタ第２電極１４を引き出し、他方の側にベース第
２電極１５を引き出したユニットセルを形成し、このユ
ニットセルのエミッタ第２電極１４が互いに対向するよ
うにユニットセルを偶数個配置し、夫々のエミッタ第２
電極１４を結線し、エミッタ第２電極１４が恰も魚の骨
状に配置されているように構成したから、ユニットセル
のコレクタ抵抗は小さいので、図３に示した半導体集積
回路のコレクタ抵抗も小さい。
高濃度の第２導電型のコレクタ引き上げ部５で外囲する
と共に、ベース領域７の４方を第２導電型のコレクタ引
き上げ部５に導通するロの字状に形成したコレクタ電極
１１で外囲したから、コレクタ電流は素子内で均一に流
れる。このため、コレクタ抵抗が低減する。又、本発明
では、コレクタ抵抗の高い図８のような構成でなく、ベ
ース領域７の４方を高濃度の第２導電型のコレクタ引き
上げ部５で外囲すると共に、ベース領域７の４方を前記
第２導電型のコレクタ引き上げ部５に導通するコレクタ
電極１１で外囲し、且つ、半導体集積回路の１方の側に
エミッタ第２電極１４を引き出し、他方の側にベース第
２電極１５を引き出したユニットセルを形成し、このユ
ニットセルのエミッタ第２電極１４が互いに対向するよ
うにユニットセルを偶数個配置し、夫々のエミッタ第２
電極１４を結線し、エミッタ第２電極１４が恰も魚の骨
状に配置されているように構成したから、ユニットセル
のコレクタ抵抗は小さいので、図３に示した半導体集積
回路のコレクタ抵抗も小さい。
【００２８】
【発明の効果】この発明によれば、上述のように構成し
たから、エミッタ電極を増やした場合でもコレクタ抵抗
が低減し高周波特性が向上する。また、電流のアンバラ
ンスが生じないから、熱暴走が起こらず、信頼性が向上
する。
たから、エミッタ電極を増やした場合でもコレクタ抵抗
が低減し高周波特性が向上する。また、電流のアンバラ
ンスが生じないから、熱暴走が起こらず、信頼性が向上
する。
【図１】本発明の半導体集積回路の平面図である。
【図２】（ａ）は図１のＸ−Ｘ断面図、（ｂ）は図１の
Ｙ−Ｙ断面図である。
Ｙ−Ｙ断面図である。
【図３】図１のユニットセルを魚の骨状に配置した平面
図である。
図である。
【図４】本発明の他の実施例の半導体集積回路の平面図
である。
である。
【図５】（ａ）は図４のＸ−Ｘ断面図、（ｂ）は図４の
Ｙ−Ｙ断面図である。
Ｙ−Ｙ断面図である。
【図６】従来例を示す断面図である。
【図７】（ａ）、（ｂ）は、従来例を示す他の図であ
る。
る。
【図８】（ａ）、（ｂ）、（ｃ）は、夫々従来例を示す
他の平面図、Ｘ−Ｘ断面図、Ｙ−Ｙ断面図である。
他の平面図、Ｘ−Ｘ断面図、Ｙ−Ｙ断面図である。
【図９】（ａ）、（ｂ）は、夫々従来例を示す別の平面
図及び断面図である。
図及び断面図である。
１ シリコン半導体基板 ２ 埋込層 ３ コレクタ ４ 素子分離領域 ５ 高濃度のコレクタ引き上げ部 ６ 表面保護膜 ７ ベース領域 ８ エミッタ領域 ９ エミッタ第１電極 １０ ベース第１電極 １１ コレクタ電極 １２ 層間絶縁膜 １３ スルーホールコンタクト １４ エミッタ第２電極 １５ ベース第２電極 １６ コレクタパッド開口
Claims (7)
- 【請求項１】 第１導電型半導体基板上に第２導電型の
コレクタ領域を配置し、このコレクタ領域内に第１導電
型のベース領域、及び、このベ−ス領域内に第２導電型
のエミッタ領域を形成したバイポーラ半導体集積回路に
おいて、前記ベース領域の４方を高濃度の第２導電型の
コレクタ引き上げ部で外囲すると共に、前記ベース領域
の４方を前記第２導電型のコレクタ引き上げ部に導通す
るコレクタ電極で外囲したことを特徴とする半導体集積
回路。 - 【請求項２】 前記エミッタ領域の４方をベース電極で
外囲したことを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】 前記コレクタ電極を挟み１方の側に前記
エミッタ電極が形成され、他方の側にベース電極が形成
されていることを特徴とする請求項１又は２記載の半導
体集積回路。 - 【請求項４】 第１導電型半導体基板上に第２導電型の
コレクタ領域を配置し、このコレクタ領域内に第１導電
型のベース領域、及び、このベース領域内に第２導電型
のエミッタ領域を形成した半導体集積回路であって、前
記ベース領域の４方を高濃度の第２導電型のコレクタ引
き上げ部で外囲すると共に、前記ベース領域の４方を前
記第２導電型のコレクタ引き上げ部に導通するコレクタ
電極で外囲し、且つ、前記半導体集積回路の１方の側に
エミッタ電極を引き出し、他方の側にベース電極を引き
出したユニットセルを形成し、このユニットセルの前記
エミッタ電極が互いに対向するように前記ユニットセル
を偶数個配置し、前記夫々のエミッタ電極を結線し、前
記ユニットセル間にエミッタ電極が配置されていること
を特徴とする半導体集積回路。 - 【請求項５】 前記エミッタ領域の４方をベース電極で
外囲したことを特徴とする請求項４記載の半導体集積回
路。 - 【請求項６】 第１導電型半導体基板上に第２導電型の
コレクタ領域を配置し、このコレクタ領域内に第１導電
型のベース領域、及び、このベ−ス領域内に第２導電型
のエミッタ領域を形成したバイポーラ半導体集積回路に
おいて、前記ベース領域の４方を高濃度の第２導電型の
コレクタ引き上げ部で外囲すると共に、前記ベース領域
の４方を前記第２導電型のコレクタ引き上げ部に導通す
るコレクタ電極で外囲することでコレクタ抵抗を低減せ
しめたことを特徴とする半導体集積回路のコレクタ抵抗
低減方法。 - 【請求項７】 前記エミッタ領域の４方をベース電極で
外囲したことを特徴とする請求項６記載の半導体集積回
路のコレクタ抵抗低減方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9278648A JPH11121459A (ja) | 1997-10-13 | 1997-10-13 | 半導体装置及びそのコレクタ抵抗低減方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9278648A JPH11121459A (ja) | 1997-10-13 | 1997-10-13 | 半導体装置及びそのコレクタ抵抗低減方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121459A true JPH11121459A (ja) | 1999-04-30 |
Family
ID=17600215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9278648A Pending JPH11121459A (ja) | 1997-10-13 | 1997-10-13 | 半導体装置及びそのコレクタ抵抗低減方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11121459A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611043B2 (en) | 2000-03-15 | 2003-08-26 | Nec Corporation | Bipolar transistor and semiconductor device having the same |
| US10651272B2 (en) | 2017-03-14 | 2020-05-12 | United Semiconductor Japan Co., Ltd. | Semiconductor device and full-wave rectifier circuit |
-
1997
- 1997-10-13 JP JP9278648A patent/JPH11121459A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611043B2 (en) | 2000-03-15 | 2003-08-26 | Nec Corporation | Bipolar transistor and semiconductor device having the same |
| US10651272B2 (en) | 2017-03-14 | 2020-05-12 | United Semiconductor Japan Co., Ltd. | Semiconductor device and full-wave rectifier circuit |
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