JPH11175209A

JPH11175209A - バスシステムおよび回路基板

Info

Publication number: JPH11175209A
Application number: JP9347911A
Authority: JP
Inventors: Hideki Osaka; 英樹大坂; Shinichi Suzuki; 新一鈴木; Akira Yamagiwa; 明山際; Toshiro Takahashi; 敏郎高橋
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-12-17
Filing date: 1997-12-17
Publication date: 1999-07-02
Anticipated expiration: 2017-12-17
Also published as: US20020008539A1; JP3442273B2; US6441638B2

Abstract

(57)【要約】【課題】バスの伝搬速度を向上させる。【解決手段】メインライン１０ａ、１０ｂと、複数のモ
ジュール１４ａ〜１４ｅ各々に対応して複数設けられ
た、対応するモジュールをメインライン１０ａ、１０ｂ
に接続するスタブライン１１ａ〜１１ｅと、を備えてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサやメモ
リ等の素子間（例えばＣＭＯＳ等により構成されたデジ
タル回路間又はその機能ブロック間）での信号伝送のた
めの技術に関し、特に、複数の素子が同一の伝送線に接
続されるバス伝送を高速に行うための技術に関するもの
である。

【０００２】

【従来の技術】半導体集積回路装置で構成されたデジタ
ル回路間の信号伝送を高速に行うための技術として、低
振幅のバスインタフェースに関する技術がある。このバ
スインタフェース回路に用いるデータ出力ドライバは、
ＧＴＬ(Gunning transceiver logic)インタフェースに
代表されるオープンドレイン型と、ＣＴＴ(Center tapp
ed termination)インタフェースやＳＳＴＬ(Stub Sreie
se Terminated Logic)に代表されるプッシュプル型とに
大別される。また、データ入力レシーバとしては、入力
データを基準電圧（Ｖｒｅｆ）と比較するコンパレータ
タイプのものが一般的である。低振幅のバスインタフェ
ースについては、例えば日経エレクトロニクス９月２７
日号(No.591) Ｐ２６９〜２９０（日経ＢＰ社、平成５
年発行）に詳しく記載されている。

【０００３】ところで、近年、半導体集積回路が益々高
速化するにつれて、信号波形のエッジ、すなわち立ち上
がり速度や立ち下がり速度が高速になってきており、イ
ンピーダンスの不整合による波形歪が無視できなくなっ
てきている。このため、インピーダンスの不整合を解消
する技術として、バスの両端を該バスの線路インピ−ダ
ンスで終端する、いわゆる整合終端方法が提案されてい
る。

【０００４】図２は、従来の整合終端方法が適用された
バスシステムの概略構成図である。

【０００５】ここで、符号５０はバスのメインライン
（幹線）、符号５１ａ〜５１ｅはバスのスタブライン
（布線）、符号５２ａ〜５２ｅはドライバ、符号５３ａ
〜５３ｅはレシーバ、符号５４ａ〜５４ｅはモジュー
ル、符号５５は終端抵抗（Ｒｔｔ）、符号５６は終端電
圧（Ｖｔｔ）、そして、符号５７ａ〜５７ｅは、メイン
ライン５０とスタブライン５１ａ〜５１ｅとの分岐点
(接続点）を示している。

【０００６】図２に示すバスシステムでは、複数のモジ
ュール５４ａ〜５４ｅに各々内蔵されたドライバ５２ａ
〜５２ｅおよびレシーバ５３ａ〜５３ｅが、各々スタブ
ライン５１ａ〜５１ｅを介してメインライン５０に接続
されて構成されている。ドライバ５２ａ〜５２ｅは、対
応するレシーバ５３ａ〜５３ｅとともに、これ等を内蔵
するモジュールのバスインターフェース回路を構成して
いる。

【０００７】なお、図示していないが、各モジュールに
は、バスインタフェース回路を介してデータ転送を行う
論理回路（ＬＳＩ）が設けられている。バスインタフェ
ース回路は、論理ＬＳＩと同一チップに作り込まれてい
るものであってもよいし、あるいは、別部品であっても
よい。

【０００８】メインライン５０の両端は、一端が終端電
圧電源（Ｖｔｔ）５６に接続された終端抵抗（Ｒｔｔ）
５５に、各々接続されている。これにより、整合終端が
図られている。

【０００９】

【発明が解決しようとする課題】上述したように、従来
のバスシステムでは、バスインターフェース回路（レシ
ーバ／ドライバ）が、各々スタブラインを介して、１つ
のメインラインに接続されて構成されている。

【００１０】このようなバスシステムにおいてデータ転
送を行う場合、バスに接続されるモジュールの位置（具
体的には、バスインターフェース回路の位置）により、
伝搬時間が異なる。

【００１１】たとえば、ドライバ５２ｄからレシーバ５
３ｅにデータを転送する場合、データ信号は、スタブ５
１ｄ、メインライン５０の分岐点５７ｄ−５７ｅ間、お
よびスタブ５１ｅを通って、ドライバ５２ｄからレシー
バ５３eに伝わる。これに対し、ドライバ５２ａからレ
シーバ５３ｅにデータを転送する場合、データ信号は、
スタブ５１ａ、メインライン５０の分岐点５７ａ−５７
ｅ間、およびスタブ５１ｅを通って、ドライバ５２ａか
らレシーバ５３ｅに伝わることになる。すなわち、ドラ
イバ５２ａからレシーバ５３ｅにデータを転送する場
合、ドライバ５２ｄからレシーバ５３ｅにデータを転送
する場合に比べて、メインライン５０の分岐点５２ａ−
５７ｄ間の配線長分だけ、伝搬が遅延する。

【００１２】このモジュールの位置による伝搬時間の差
は、バスに接続されるモジュール（具体的には、バスイ
ンターフェース回路）の数が増加するほどメインライン
の配線長が長くなるため大きくなる。

【００１３】また、バスに接続されるモジュールの数が
増加すると、該モジュールをメインラインに接続するた
めのスタブライン数が増加するので、これに伴うスタブ
ラインの容量の総和が増加し、実効的な伝搬速度が低下
する。

【００１４】つまり、スタブラインが接続されたメイン
ライン上の伝搬する信号の実効伝搬速度Ｖｐ´は、メイ
ンラインのみの場合における伝搬速度Ｖｐに比べて、該
メインラインに接続されたスタブラインの容量の増加分
だけ遅くなる。この関係は、次式で表される。

【００１５】Ｖｐ´＝Ｖｐ／（１＋ΔＣ／Ｃｏ）^1/2 （式１）ここで、ΔＣはメインラインから見たスタブラインの容
量であり、スタブラインに接続されているモジュールの
入力容量も含んでいる。Ｃｏは、データ信号が伝搬する
メインライン５０の分岐点間の配線容量である。この式
から、スタブ容量ΔＣが増えれば、実効伝搬速度Ｖｐ´
も遅くなることがわかる。

【００１６】従来のバスシステムでは、上述したこれ等
の問題が高速化への対応を図る上での障害になってい
る。

【００１７】本発明は、上記事情に鑑みてなされたもの
であり、本発明の目的は、バスシステムの高速化を図
り、システム性能を向上させることにある。

【００１８】具体的には、モジュール間の伝搬時間を短
縮することでバスシステムの高速化を図り、システム性
能を向上させる。

【００１９】また、モジュール間の伝搬波形のノイズを
低減することでバスシステムの高速化を図り、システム
性能を向上させる。

【００２０】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第一の態様は、複数のインターフェース回
路間におけるデータ転送を行うバスシステムであって、
互いに両端が接続された少なくとも２つのメインライン
と、前記複数のインターフェース回路各々に対応して複
数設けられた、対応するインターフェース回路を前記少
なくとも２つのメインラインのうちのいずれか１つに接
続するスタブラインと、を備えていることを特徴とす
る。

【００２１】本発明の第一の態様は、前記の構成によ
り、上記従来の１つのメインラインを用いたバスシステ
ムにくらべ、以下のような利点を有する。

【００２２】（１）メインラインとスタブラインとの分
岐点間におけるメインラインの配線長を同じにした場
合、もっとも離れたインターフェース回路間をデータが
伝搬する場合に、メインライン上におけるデータ伝搬の
配線長を、およそ半分以下にすることができる。したが
って、もっとも離れたインターフェース回路間のデータ
伝搬時間を短縮することができる。また、各インターフ
ェース回路間におけるデータ伝搬時間差を短縮すること
ができる。

【００２３】（２）もっとも離れたインターフェース回
路間をデータが伝搬する場合に、当該データが通過する
メインラインとスタブラインとの分岐点の数を減らすこ
とができる。つまり、データの波形や伝搬時間に影響を
与えるスタブラインの数（容量）を減らすことができ
る。したがって、本発明のバスシステムを用いる基板の
構成上、メインラインとスタブラインとの分岐点間にお
けるメインラインの配線長が従来に比べて長くなってし
まう場合（たとえば、モジュールを基板の片面に実装す
る場合）でも、もっとも離れたインターフェース回路間
のデータ伝搬時間を短縮することができる。また、各イ
ンターフェース回路間におけるデータ伝搬時間差を短縮
することができる。

【００２４】このため、バスの高速化を図ることがで
き、ひいてはシステム性能を向上させることができる。

【００２５】また、本発明の第二の態様は、複数のイン
ターフェース回路間におけるデータ転送を行うバスシス
テムであって、リング状に形成されたメインラインと、
スタブラインを介して前記メインラインに接続されたデ
ータ送信用インターフェース回路と、前記メインライン
上において、前記データ送信用インターフェース回路に
対して電気的に最遠端となる位置に接続された、定電圧
が印可された抵抗と、各々スタブラインを介して前記メ
インラインに接続された複数のデータ受信用インターフ
ェース回路と、を備えていることを特徴とする。

【００２６】本発明の第二の態様は、前記の構成によ
り、上記第一の態様と同様の効果を有する。また、デー
タ送信用インターフェース回路から送出されたデータ
は、メインライン上の左右両方に伝搬し、略同時刻に、
抵抗とメインラインとの接続点に伝わる。ここで、当該
接続点を通過する信号波と当該接続点での反射波とが打
ち消し合うように抵抗の値を設定することで、完全終端
させることができる。

【００２７】なお、本態様において、抵抗の代わりに、
当該抵抗と同程度の出力インピーダンスを有するドライ
バを用いてもよい。

【００２８】また、本発明の第三の態様は、複数のイン
ターフェース回路間におけるデータ転送を行うバスシス
テムであって、リング状に形成されたメインラインと、
前記複数のインターフェース回路を前記メインラインに
各々接続する複数のスタブラインと、前記複数のインタ
ーフェース回路各々に対応して複数設けられた、定電圧
が印加された抵抗と、を備え、前記抵抗は、前記メイン
ライン上において、対応するインターフェース回路に対
して電気的に最遠端となる位置にスイッチを介して接続
されており、前記インターフェース回路は、前記メイン
ラインへのデータ送出に先だって、対応する前記抵抗に
接続されたスイッチをオンにする制御信号を出力する手
段を有していることを特徴とする。

【００２９】本発明の第三の態様は、前記の構成によ
り、上記第一および第二の態様と同様の効果を有する。
くわえて、いずれのインターフェース回路から出力され
たデータであっても、完全終端させることができる。

【００３０】なお、本態様において、スイッチを介して
接続された抵抗の代わりに、制御信号にしたがい導通す
るドライバを用いてもよい。

【００３１】

【発明の実施の形態】以下に、本発明の第一実施形態に
ついて説明する。

【００３２】図１は、本発明の第一実施形態が適用され
たバスシステムを説明するための概略構成図である。

【００３３】ここで、符号１０ａ、１０ｂはバスのメイ
ンライン（幹線）、符号１１ａ〜１１ｅはバスのスタブ
ライン（布線）、符号１２ａ〜１２ｅはドライバ、符号
１３ａ〜１３ｅはレシーバ、符号１４ａ〜１４ｅはモジ
ュール、符号１５ａ、１５ｂは抵抗（Ｒｔｔ）、符号１
６ａ、１６ｂは定電圧源（Ｖｔｔ）、そして、符号１７
ａ〜１７ｅは、メインライン１０ａ、１０ｂとスタブラ
イン５１ａ〜５１ｅとの分岐点(接続点）を示してい
る。

【００３４】本実施形態のバスシステムでは、図１に示
すように、複数のモジュール１４ａ〜１４ｅに各々内蔵
されたドライバ１２ａ〜１２ｅおよびレシーバ１３ａ〜
１３ｅが、各々スタブライン１１ａ〜１１ｅを介してメ
インライン１０ａ、１０ｂに接続されて構成されてい
る。スタブライン１１ａ〜１１ｅは、メインライン１０
ａ、１０ｂに交互に接続されている。

【００３５】ドライバ１２ａ〜１２ｅは、対応するレシ
ーバ１３ａ〜１３ｅとともに、これ等を内蔵するモジュ
ールのバスインターフェース回路を構成している。な
お、図示していないが、各モジュールには、バスインタ
フェース回路を介してデータ転送を行う論理回路（ＬＳ
Ｉ）が設けられている。バスインタフェース回路は、論
理ＬＳＩと同一チップに作り込まれているものであって
もよいし、あるいは、別部品であってもよい。

【００３６】メインライン１０ａ、１０ｂの一方の端
は、一端が定電圧源（Ｖｔｔ）１６ａに接続された抵抗
（Ｒｔｔ）１５ａに、まとめて接続されている。また、
メインライン１０ａ、１０ｂの他方の端は、一端が低電
圧源（Ｖｔｔ）１６ｂに接続された抵抗（Ｒｔｔ）１５
ｂに、まとめて接続されている。このようにすること
で、メインライン１０ａ、１０ｂは、リング状のバスを
構成している。

【００３７】ここで、メインライン１０ａ、１０ｂに接
続された２つの抵抗（Ｒｔｔ）１５ａ、１５ｂは、メイ
ンライン１０ａ、１０ｂを介して、電気特性的（等価回
路上）に互いに最遠端に位置するように接続されてい
る。この抵抗（Ｒｔｔ）１５ａ、１５ｂは、メインライ
ンの特性（線路）インピーダンスをＺｏとすると、Ｚｏ
と同程度の抵抗値を有する。

【００３８】本実施形態のバスシステムは、前記の構成
により、ドライバ１２ａ〜１２ｅから送出された信号
は、対応する分岐点１７ａ〜１７ｅにて、メインライン
（分岐点１７ａ、１７ｃ、１７ｅではメインライン１０
ａ、分岐点１７ｂ、１７ｄではメインライン１０ｂ）上
を左右に伝搬し、全てのレシーバ１２ａ〜１２ｅに到達
する。この際、互いに隣接する分岐点１７ａ〜１７ｅ間
（分岐点１７ａ−１７ｂ間、および分岐点１７ｄ−１７
ｅ間を含む）を１区間とすれば、もっとも離れたモジュ
ール間を信号が伝搬する場合であっても、メインライン
上におけるデータ伝搬の配線長は、２区間以内に収ま
る。

【００３９】たとえば、ドライバ１２ａから信号が送出
された場合、当該信号はスタブ１１ａを通り、分岐点１
７ａにてメインライン１０ａ上を左右に進む。右に進む
信号は、分岐点１７ｃおよびスタブライン１１ｃを介し
てレシーバ１３ｃに至るとともに、分岐点１７ｅおよび
スタブライン１１ｅを介してレシーバ１１ｅに至る。

【００４０】一方、分岐点１７ａにて左に進んだ信号
は、分岐点１７ｂおよびスタブライン１１ｂを介してレ
シーバ１３ｂに至るとともに、分岐点１７ｄおよびスタ
ブライン１１ｄを介してレシーバ２４に至る。

【００４１】ここで、上記の１区間におけるメインライ
ン１０ａ、１０ｂ上の配線長を、上記従来の技術で説明
したバスシステム（図２参照）と同じにすれば、もっと
も離れたモジュール間をデータが伝搬する場合に、メイ
ンライン上におけるデータ伝搬の配線長を、およそ半分
以下にすることができる。このため、もっとも離れたモ
ジュール間のデータ伝搬時間を短縮することができる。
また、各モジュール間におけるデータ伝搬時間差を短縮
することができる。

【００４２】また、上記従来の技術で説明したバスシス
テムにくらべ、もっとも離れたモジュール間をデータが
伝搬する場合に、当該データが通過するメインライン上
の分岐点の数を減らすことができる。つまり、データの
波形や伝搬時間に影響を与えるスタブラインの数（容
量）を減らすことができる。したがって、本発明のバス
システムを用いる基板の構成上、メインラインとスタブ
ラインとの分岐点間におけるメインラインの配線長が従
来に比べて長くなってしまう場合（たとえば、モジュー
ルを基板の片面に実装する場合）でも、もっとも離れた
インターフェース回路間のデータ伝搬時間を短縮するこ
とができる。また、各インターフェース回路間における
データ伝搬時間差を短縮することができる。

【００４３】たとえば、分岐点間におけるメインライン
の配線長が上記従来の技術で説明したバスシステムの倍
である場合、上記の（式１）で示されたメインラインの
分岐点間配線容量Ｃｏが倍になる。また、スタブライン
の容量ΔＣが減るため、結果として、実効伝搬速度が向
上する。

【００４４】この効果について図３乃至図６を用いて説
明する。

【００４５】図３は図１に示す本実施形態のバスシステ
ムの等価回路を示す図、図４は図２に示す従来のバスシ
ステムの等価回路を示す図である。ここでは、インター
フェース回路としてＣＴＴインタフェースを適用した場
合の等価回路を示している。

【００４６】図３および図４において、メイン（main）
ラインに接続されているスタブ（stub）ラインの数は、
比較のため、同数（９つ）としている。ここで、スタブ
ラインの配線長（Ｌ２）は、図３、４ともに６５ｍｍと
している。

【００４７】また、各スタブに接続されているレシーバ
は、ハイインピーダンスであるので、入力容量を示す５
ｐＦのキャパシタンス（Ｃｌ）でモデル化している。ド
ライバは、２０Ωのソースインピーダンス（Ｒｓ）を持
つ電圧パルス源でモデル化している。ここで、電圧パル
ス源は、１００Ｍｂｐｓ（周期：１０ｎｓ）でパルスを
繰り返し出力するものとする。また、このパルスの振幅
を３．３Ｖ、立ち上がりおよび立ち下がり時間（ｔｒ／
ｔｆ）を１ｎｓとする。

【００４８】また、図３および図４において、抵抗Ｒｔ
ｔはともに５０Ω、定電圧源の電圧Ｖｔｔ（＝０．５×
Ｖｃｃ）はともにＶｃｃ＝３．３Ｖとなるようにしてい
る。

【００４９】図３において、メインラインとスタブライ
ンとの分岐点間におけるメインラインの配線長Ｌ１は、
１００ｍｍとしている。一方、図４において、メインラ
インとスタブラインとの分岐点間におけるメインライン
の配線長Ｌ１は、５０ｍｍとしている。なお、メインラ
インおよびスタブラインの線路インピーダンスは５０Ω
である。

【００５０】図５および図６に、それぞれ図３、図４に
おけるソース（ドライバ）点Ｓ、およびシンク（レシー
バ）点ｈ１、ｈ４、ｈ８での信号波形の解析結果を示
す。

【００５１】ここで、ＣＴＴインタフェースのレシーバ
は、差動型の入力回路であるので、スレッショルド電圧
Ｖｒｅｆと入力波形とを比較し、これを上回るあるいは
下回ったときにデータが遷移したことになる。また、一
般に、ＣＴＴインタフェースでは、Ｖｒｅｆ＝Ｖｔｔで
ある。

【００５２】図６に示す解析結果（図４に示す従来のバ
スシステムでの解析結果）では、ソース点Ｓからシンク
点ｈ８までの伝搬時間は、Ｖｒｅｆ＝Ｖｔｔとすれば
５．６８４ｎｓである。一方、図３に示す解析結果（図
３に示す本実施形態のバスシステムでの解析結果）では
５．１４７ｎｓである。したがって、本実施形態のバス
システムの方が、０．５ｎｓ早く到達している。

【００５３】これは、スタブの容量によって伝搬速度が
向上したためであり、その割合は伝搬時間の１０％にあ
たる。このことから分かるように、本実施形態のバスシ
ステムは、メインラインとスタブラインとの分岐点間に
おけるメインラインの配線長が従来に比べて長くなって
しまう場合（たとえば、モジュールを基板の片面に実装
する場合）でも、もっとも離れたインターフェース回路
間のデータ伝搬時間を短縮することができる。また、各
インターフェース回路間におけるデータ伝搬時間差を短
縮することができる。つまり、基板に実装するモジュー
ルの間隔やバスの負荷状態を、従来のものから一切変更
しなくても、バスの高速化を図ることができる。

【００５４】なお、本実施形態では、図１に示すよう
に、２つのメインライン１０ａ、１０ｂにスタブライン
１１ａ〜１１ｅを接続したものについて説明した。しか
しながら、本発明は、これに限定されるものではない。
スタブライン１１ａ〜１１ｅをメインラインのいずれか
一方に接続した場合でも、本実施形態と同様の効果を得
ることができる。

【００５５】図７は、本発明の第一実施形態が適用され
たバスシステムの変形例を説明するための図である。

【００５６】図７では、スタブライン１１ａ〜１１ｅ
を、すべてメインライン１０ａに接続している。このよ
うに構成した場合、メインライン１０ｂ上を伝搬する信
号は、スタブラインによる容量の影響を受けないので、
上記の（式１）から分かるように、伝搬速度が速くな
る。したがって、従来のバスシステムにくらべ、もっと
も離れたインターフェース回路間（１４ａ−１４ｅ間）
の伝搬時間を短縮することができる。また、各インター
フェース回路間におけるデータ伝搬時間差を短縮するこ
とができる。

【００５７】また、本実施形態は、ＪＥＤＩＣやＥＩＡ
Ｊで標準化されているＳＳＴＬインターフェースにも適
用可能である。

【００５８】図８は、ＳＳＴＬインターフェースのバス
システムに本発明の第一実施形態を適用した例を説明す
るための図である。

【００５９】図８では、分岐点１７ａ〜１７ｅとスタブ
ライン１１ａ〜１１ｅとの間に、各分岐点での整合を図
るための抵抗（Ｒｓ）１８が挿入されている。このよう
に構成しても、（式１）で表されるスタブ容量ΔＣは変
わらないので、実効伝搬速度Ｖｐ´を、図１に示すバス
システムと同様に短縮することができる。

【００６０】当然のことながら、ＳＳＴＬインタフェー
スを図７に示す変形例に適用した場合でも、同様の効果
を得ることができる。

【００６１】次に、本実施形態のバスシステムを用いた
回路基板について説明する。

【００６２】図９は図１に示すバスシステムによりバッ
クプレーンバスが構成された回路基板の概略構成図であ
る。

【００６３】ここで、符号２０は、メインライン１０
ａ、１０ｂが構成されたマザーボードである。符号２１
ａ〜２１ｅはドータボードであり、図１でいうモジュー
ル１４ａ〜１４ｅに相当する。

【００６４】マザーボード２０上には、抵抗１５ａ、１
５ｂと、ドータボード２１ａ〜２１ｅをメインライン１
０ａ、１０ｂに接続するためのコネクタ２２とが搭載さ
れている。

【００６５】次に、図９に示すマザーボード２０とドー
タボード２１ａ〜２１ｅとの配置について説明する。

【００６６】図１０は、コネクタ２２をマザーボード２
０の片側面にのみ設けた場合の、マザーボード２０とド
ータボード２１ａ〜２１ｅとの配置を説明するための図
である。

【００６７】この場合、図１０に示すように、ドータボ
ード２１ａ〜２１ｅは、コネクタ２２を介して、マザー
ボード２０の片側面にのみ搭載されることになる。この
ようにすることで、ドータボード２１ａ〜２１ｅの挿抜
を片側のみから行うことができるので、筐体設計に自由
度を持たせることができる。

【００６８】図１１は、コネクタ２２をマザーボード２
０の両面に設けた場合の、マザーボード２０とドータボ
ード２１ａ〜２１ｅとの配置を説明するための図であ
る。

【００６９】ドータボード２１ａ〜２１ｅをマザーボー
ド２０の両面に実装可能とすることで、マザーボードの
基板面積を小さくすることができる。また、メインライ
ンの配線長を短くすることができるので、メインライン
上を伝搬する信号の伝搬時間をさらに短縮することがで
きる。

【００７０】次に、図９に示す回路基板の断面構成につ
いて説明する。

【００７１】図１２は図９に示す回路基板の概略断面図
であり、メインライン１０ａ、１０ｂの配線方向（図９
のｘ方向）断面の一部を示している。ここでは、コネク
タ２２をマザーボード２０の片側面にのみ設けた場合に
ついて説明する。

【００７２】図１２において、ｔ１、ｔ２は、マザーボ
ード２０とドータボード２１ａ〜２１ｅとを機械的・電
気的に接続するコネクタ２２が複数備えるピンを示して
いる。このピンｔ１、ｔ２は、マザーボード２０を貫通
し、マザーボード２０内に設けられた所定の配線に接続
されている。

【００７３】マザーボード２０は、コネクタ２２側か
ら、絶縁層（insulator）、信号層（ＳＩＧ．Ａ）Ｌ−
１、絶縁層、グランド層（ＧＮＤ）Ｌ−２、絶縁層、信
号層（ＳＩＧ．Ｂ）Ｌ−３、絶縁層の順で積層された多
層基板である。

【００７４】ここで、ピンｔ１は、信号層Ｌ−１に接続
されているが、信号層Ｌ−３およびグランド層Ｌ−２に
は接続されていない。信号層Ｌ−３およびグランド層Ｌ
−２の白く抜けている部分はクリアランスを示してい
る。同様に、ピンｔ２は、信号層Ｌ−３に接続されてい
るが、信号層Ｌ−１およびグランド層Ｌ−２には接続さ
れていない。信号層Ｌ−１およびグランド層Ｌ−２の白
く抜けている部分はクリアランスを示している。

【００７５】なお、図示していないが、信号層Ｌ−１お
よびＬ−３は、両端に設けられたスルーホールを介して
繋がっており、リング状のメインラインを形成してい
る。グランド層Ｌ−２は、信号層Ｌ−１およびＬ−３の
間に位置し、信号層Ｌ−１およびＬ−２間の静電結合を
断絶して、クロストークを減少させる働きをする。

【００７６】このように構成することで、クロストーク
ノイズを抑えつつ、本実施形態のメインライン１０ａ、
１０ｂをマザーボードに構成することができる。これに
よりノイズの少ないバスを構成できるのでバスの高速化
をはかることができ、システムの性能を向上させること
ができる。

【００７７】以上、本発明の第一実施形態について説明
した。

【００７８】次に、本発明の第二実施形態について説明
する。

【００７９】図１３は、本発明の第二実施形態が適用さ
れたバスシステムを説明するための概略構成図である。
ここで、図１に示す本発明の第一実施形態のものと同じ
機能を有するものについては、同じ符号を付している。

【００８０】本実施形態が図１に示す第一実施形態のも
のと異なる点は、抵抗（Ｒｔｔ）１５ａ、１５ｂをメイ
ンライン１０ａ、１０ｂの両端に設ける代わりに、抵抗
（Ｒｔｔｓ）２５ａ〜２５ｅを、各スタブライン１１ａ
〜１１ｅの端に設けた点である。なお、メインライン１
０ａ、１０ｂは、図１に示す第一実施形態のものと同
様、互いに接続されてリング状のバスを構成している。

【００８１】抵抗（Ｒｔｔｓ）２５ａ〜２５ｅは、一端
が対応するスタブライン１１ａ〜１１ｅのモジュール側
に接続され、他端が定電圧源（Ｖｔｔ）２６に接続され
ている。この抵抗（Ｒｔｔｓ）２５ａ〜２５ｅは、対応
するスタブライン１１ａ〜１１ｂでの反射を防止する。
抵抗（Ｒｔｔｓ）２５ａ〜２５ｅの値は、次式で表され
る。

【００８２】Ｒｔｔｓ＝Ｎ＊Ｚｏ／２（式２）ここで、Ｚｏはバスの特性（線路）インピーダンス、Ｎ
はバスに接続されるモジュールの個数である。この（式
２）では、抵抗（Ｒｔｔｓ）２５ａ〜２５ｅの合成抵抗
が、図１に示す抵抗（Ｒｔｔ）１５ａ、１５ｂの合成抵
抗と同じになるようにしてある。

【００８３】たとえば、バスの特性インピーダンスが５
０Ωであるとすると、図１に示す抵抗（Ｒｔｔ）１５
ａ、１５ｂは各々５０Ωであり、その合成抵抗値は２５
Ωとなる。一方、図１３に示す本実施形態では、Ｎ＝５
であるので、（式２）により、Ｒｔｔｓ＝１２５Ωとな
り、したがって、その合成抵抗値は、図１に示す場合と
同様、２５Ωとなる。

【００８４】このようにすることで、バス上を流れる信
号のＤＣ（直流）レベルを図１に示す第一実施形態のも
のと同じにすることができる。したがって、図１に示す
第一実施形態で用いたインターフェース回路（ドライバ
・レシーバ）をそのまま用いることができる。これは、
設計の再利用が可能であることを意味し、設計の工数を
低減することができる。

【００８５】また、図１に示す第一実施形態では、抵抗
（Ｒｔｔ）１５ａ、１５ｂが、メインライン１０ａ、１
０ｂからなるリング状のバス上において、電気特性的に
互いに最遠端にとなる位置に接続されている。このた
め、ドライバ１２ａとドライバ１２ｅとでは、抵抗（Ｒ
ｔｔ）１５ａ、１５ｂまでの距離が異なる。

【００８６】これに対し、本実施形態では、抵抗（Ｒｔ
ｔｓ）２５ａ〜２５ｅを、リング状のバスに等間隔で設
けられたスタブライン１１ａ〜１１ｅに設けているの
で、どのドライバ１２ａ〜１２ｅから見ても負荷条件が
対称になる。このため、どのドライバがドライブされて
も、その信号波形は同じ波形になるため、バスの設計が
容易になる。

【００８７】なお、本実施形態においても、第一実施形
態と同様、たとえば、図１４に示すように、スタブライ
ン１１ａ〜１１ｅをメインライン１０ａ、１０ｂのいず
れか一方にのみ接続するようにしてもよい。また、第一
実施形態と同様、ＳＳＴＬインターフェースを用いるこ
とも可能である。さらに、第一実施形態と同じ要領で回
路基板を構成することができる。

【００８８】以上、本発明の第二実施形態について説明
した。

【００８９】なお、上記の第一および第二実施形態で
は、２つのメインラインを互いに接続することでリング
状のバスを構成したものについて説明したが、本発明は
これに限定されない。３つ以上のメインラインの両端を
たばねて接続することで、バスを構成するようにしても
よい。

【００９０】次に、本発明の第三実施形態について説明
する。

【００９１】図１５は、本発明の第三実施形態が適用さ
れたバスシステムを説明するための概略構成図である。

【００９２】ここで、符号３０はバスのメインライン
（幹線）、符号３２はドライバ、符号３３ａ〜１３ｄは
レシーバ、符号３５は抵抗（Ｒｔｔ）、そして、符号３
６は定電圧源（Ｖｔｔ）である。

【００９３】メインライン３０は、リング状のバスを構
成している。このリング状のバスは、上記説明した第一
および第二の実施形態と同様、２つのメインラインの両
端を互いに接続することで、構成するようにしてもよ
い。たとえば、図１２に示すように、２つのメインライ
ン（信号層）が絶縁層およびグランド層を介して積層さ
れた回路基板において、当該２つのメインラインの両端
を、スルーホールを介して互いに接続することで、リン
グ状のバスを構成するようにしてもよい。

【００９４】ドライバ３２および抵抗（Ｒｔｔ）３５
は、メインライン３０上において、電気特性的（等価回
路上）に互いに最遠端となる位置に接続されている。レ
シーバ３３ａ〜３３ｃは、メインライン３０上におい
て、ドライバ１１と抵抗（Ｒｔｔ）３５とを結ぶ線に対
して電気特性的（等価回路上）に対称となる位置であっ
て、ドライバ３２、抵抗（Ｒｔｔ）３５、およびレシー
バ３３ａ〜３３ｃが等間隔となる位置に接続されてい
る。

【００９５】抵抗（Ｒｔｔ）３５は、メインライン３０
の特性インピーダンスＺｏのおよそ半分の値に設定す
る。

【００９６】本実施形態では、メインライン３０上にお
いて、抵抗（Ｒｔｔ）３５がドライバ３２に対して最遠
端となるように、かつ、レシーバ３３ａ〜３３ｄがドラ
イバ３２に対して対称となるように配置されている。こ
のため、ドライバ３２からの信号波形は、右回りでも左
回りでも同じ時刻に抵抗（Ｒｔｔ）３５に到達する。そ
して、抵抗（Ｒｔｔ）３５により完全終端されるので、
反射波は生じない。これは、以下のように説明できる。

【００９７】ドライバ３２から抵抗（Ｒｔｔ）３５まで
のルートについて、ドライバ３２からみて右回りをメイ
ンライン３０ａ、左回りをメインライン３０ｂとする。
それぞれの特性インピーダンスはＺｏであり、また負荷
の分布も同じであるので、両者を伝搬する信号の伝搬速
度は同じである。

【００９８】メインライン３０ａ側からメインライン３
０と抵抗（Ｒｔｔ）３５との接続点をみた場合における
当該接続点でのインピーダンスは、抵抗（Ｒｔｔ）３５
とメインライン３０ｂとの合成インピーダンスＺ１とな
る。このＺ１は次式で表される。

【００９９】Ｚ１＝１／（１／Ｒｔｔ＋１／Ｚｏ））＝（１／３）＊Ｚｏ（式３）ここで、Ｒｔｔ＝Ｚｏ／２である。メインライン３０ａ
の特性インピーダンスＺｏと上記のインピーダンスＺ１
とが互いに異なるため、メインライン３０ａ上を伝搬す
る電圧信号がメインライン３０および抵抗（Ｒｔｔ）３
５の接続点に到達すると反射が生じる。この反射係数Γ
は、次式で表される。

【０１００】 Γ＝（Ｚ１−Ｚｏ）／（Ｚ１＋Ｚｏ）＝−０．５（式４）すなわち、もとの信号電圧の半分が反射となる。さら
に、メインライン３０ａからメインライン３０ｂへ伝搬
する信号電圧は、伝搬係数が（１＋Γ）であるので、も
との信号電圧の半分（０．５＝１−０．５）となる。

【０１０１】メインライン３０ｂ側からメインライン３
０と抵抗（Ｒｔｔ）３５との接続点へ伝搬する信号電圧
についても、同様に、当該接続点において、半分が反射
となり、半分が通過する。

【０１０２】メインライン３０ａからの信号とメインラ
イン３０ｂからの信号とが、同時に同じ波形で抵抗（Ｒ
ｔｔ）３５に到達する場合、メインライン３０ａにおい
て、反射係数Γ＝−０．５をもつ反射波とメインライン
３０ｂから伝搬した伝搬係数（１＋Γ）＝０．５を持つ
伝搬波とが、互いに重なり合って０となる。すなわち、
見かけ上、反射係数Γが０となる。このため、終端抵抗
（Ｒｔｔ）をメインライン３０の持つ特性インピーダン
スＺｏの半分の値に設定し、かつ、右回りの信号と左回
りの信号とが同時刻に到達するようにすることで、反射
をなくすことができる。すなわち、完全終端状態にする
ことができる。

【０１０３】このように、本実施形態では、１つの終端
抵抗のみで完全終端することができるので、部品点数を
減らすことがきる。すなわち、システムを安く構成する
ことができる。

【０１０４】なお、本実施形態において、抵抗（Ｒｔ
ｔ）３５の代わりに、図１６に示すように、メインライ
ン３０の特性インピーダンスＺｏの半分のインピーダン
スを持つドライバ３４を用いて整合終端するようにして
もよい。

【０１０５】図１７に図１６に示す終端用ドライバ３４
の概略構成を示す。

【０１０６】このドライバは、終端用ドライバとしての
機能を果たすとともに、バスインターフェースとしての
機能を果たす。なお、ここでは、バスインタフェースと
して、ＧＴＬなどのオープンドレイン型を用いた場合に
ついて説明するが、オープンドレイン型のドライバのみ
でなくＣＴＴやＳＳＴＬなどのプッシュプル型のドライ
バであっても、同じように整合終端することが可能であ
る。

【０１０７】図１７において、符号３４１はＦＥＴトラ
ンジスタで構成されたデータドライバである。ＬＳＩな
どで構成された論理回路３４２から送られてきた信号を
信号線（Signal）に送出する働きをする。なお、図示し
ていないが、データドライバ３４１には、スルーレート
コントローラが付与されている場合もある。

【０１０８】また、符号３４３はＦＥＴトランジスタで
構成された、出力インピーダンスがバスの特性インピー
ダンスＺｏの半分の値を有する終端用ドライバ、符号３
４４は終端用ドライバ３４３を駆動するアンド回路であ
る。

【０１０９】論理回路３４２は、自己が備えるレジスタ
に格納された情報を参照することで、自己が、データ転
送のための次サイクルのバス権を有するか否かを調べ
る。そして、このバス権を有していないことを確認する
と、信号線ｓ２上に終端信号を出力する。

【０１１０】アンド回路３４４は、信号線ｓ１上に終端
制御信号が出力され、かつ信号線ｓ２上に終端信号が出
力された状態であって、信号線ｓ３上にデータが出力さ
れていない場合にのみ、終端用ドライバ３４３をオンに
する。ここで、終端用ドライバ３４３は、終端電圧Ｖｔ
ｔに接続されているので、信号線（Signal）に接続され
たメインライン３０は、終端用ドライバ３４３が持つ出
力インピーダンス（Ｒｓ＝Ｚｏ／２）により整合終端さ
れる。

【０１１１】また、図１７において、符号３４５は、差
動型のデータレシーバである。信号線（Signal）の電圧
を基準電圧Ｖｒｅｆと比較することで、当該信号線（Si
gnal)に入力された信号を検出し、これを論理回路３４
２に伝達する。なお、データレシーバ３４５は、終端用
ドライバ３４３がオンしている場合でも信号の検出が可
能である。

【０１１２】このようにドライバを構成することで、ド
ライバを終端抵抗の代用とすることができる。これによ
り、終端抵抗をなくすことができる。

【０１１３】以上、本発明の第三実施形態について説明
した。

【０１１４】次に、本発明の第四実施形態について説明
する。

【０１１５】図１８は、本発明の第四実施形態が適用さ
れたバスシステムの概略構成図である。ここで、図１５
に示す第三実施形態のものと同じ機能を有するものに
は、同じ符号を付している。

【０１１６】図１８において、符号４２ａ〜４２ｆは、
終端用ドライバとしての機能を備えたバスインターフェ
ース回路である。バスインターフェース回路４２ａ〜４
２ｆは、メインライン３０に、スタブラインを介して等
間隔で接続されている。また、メインライン３０上にお
いて、電気特性的に互いに最遠端に位置するバスインタ
ーフェース回路を結ぶ線に対して、電気特性的に対称と
なるように接続されている。

【０１１７】符号４３ａ〜４３ｆは、バスインターフェ
ース回路４２ａ〜４２ｆに各々対応して設けられた、対
応するバスインターフェース回路４２ａ〜４２ｆを、終
端用ドライバとして機能させるための信号（終端制御信
号）を送受する終端制御信号インターフェース回路であ
る。終端制御信号インターフェース回路４３ａ〜４３ｆ
は、図示するように、メインライン３０上において、電
気特性的に互いに最遠端となるもの同士が信号線ｓ１を
介して接続されている。たとえば、終端制御信号インタ
ーフェース４３ａは終端制御信号インターフェース４３
ｄと信号線ｓ１を介して接続されている。

【０１１８】本実施形態のバスシステムでは、たとえ
ば、バスインターフェース回路４２ａからメインライン
３０上へデータが送出される場合、当該バスインターフ
ェース回路４２ａに対応する終端制御信号インターフェ
ース回路４３ａは、信号線ｓ１上へ終端制御信号を出力
する。

【０１１９】この終端制御信号を終端制御信号インター
フェース回路４３ｄが受け取ると、バスインターフェー
ス４２ｄは、終端用ドライバとして動作させる。

【０１２０】このように、本実施形態では、あるバスイ
ンターフェース回路４２ａ〜４２ｆがデータを送出する
場合、当該バスインターフェース回路に対して最遠端に
位置するバスインターフェース回路４２ａ〜４２ｆを終
端用ドライバとして動作させている。

【０１２１】バスインターフェース回路から送出され、
メインライン３０上を左右両回りに伝搬する信号は、当
該バスインターフェース回路に対して最遠端に位置する
バスインターフェース回路のメインライン３０との接続
点に略同時刻に到達するが、本実施形態では、この最遠
端に位置するバスインターフェース回路を終端用ドライ
バとして動作させることで、反射波を発生させるのを抑
制することができる。

【０１２２】次に、本実施形態で用いるバスインターフ
ェース回路および終端制御信号インターフェース回路の
概略構成について説明する。

【０１２３】図１９は、図１８に示す第四実施形態に用
いるバスインターフェース回路および終端制御信号イン
ターフェース回路の概略構成図である。

【０１２４】ここでは、バスインタフェースとして、Ｇ
ＴＬなどのオープンドレイン型を用いた場合について説
明するが、本実施形態においても、第三実施形態と同
様、ＣＴＴやＳＳＴＬなどのプッシュプル型のドライバ
であっても整合終端することが可能である。

【０１２５】図１９において、符号４２１は、ＦＥＴト
ランジスタで構成されたデータドライバである。ＬＳＩ
などで構成された論理回路４２２から送られてきた信号
を信号線（Signal）に送出する働きをする。信号の送出
タイミングは、ラッチ４２３により、システムバスクロ
ックφに同期している。

【０１２６】符号４２４は、差動型のデータレシーバで
ある。信号線（Signal）の電圧を基準電圧Ｖｒｅｆと比
較することで、当該信号線（Signal)に入力された信号
を検出し、これをラッチ４２５を介して論理回路４２２
に伝達する。ラッチ４２５での信号送出タイミングは、
システムバスクロックφに同期している。

【０１２７】符号４２６は、終端制御信号のレシーバで
ある。受信した終端制御信号を論理回路４２２に伝達す
る。

【０１２８】符号４２７は、ＦＥＴトランジスタで構成
された、出力インピーダンスがバスの特性インピーダン
スＺｏの半分の値を有する終端用ドライバである。

【０１２９】符号４２８は終端用ドライバ４２７を駆動
するアンド回路である。

【０１３０】符号４２９は、終端制御信号のドライバで
ある。ドライバ４２１により信号を送出するに先立っ
て、終端制御信号を送出する。

【０１３１】終端制御信号の送出タイミングは、ラッチ
４３０によりクロックφ´に同期している。ここで、ク
ロックφ´は、バスインターフェース回路の動作を終端
用ドライバに切り替えるのに必要な時間以上の差を、シ
ステムクロックφに対して有している。

【０１３２】上記構成のバスインターフェース回路が終
端用ドライバとして機能する場合の動作について説明す
る。

【０１３３】論理回路４２２は、自己が備えるレジスタ
に格納された情報を参照することで、自己が、データ転
送のための次サイクルのバス権を有するか否かを調べ
る。そして、このバス権を有していないことを確認する
と、信号線ｓ２上に終端信号を出力する。

【０１３４】アンド回路４２８は、信号線ｓ１上に終端
制御信号が出力され、かつ信号線ｓ２上に終端信号が出
力された状態であって、信号線ｓ３上にデータが出力さ
れていない場合にのみ、終端用ドライバ４２７をオンに
する。ここで、終端用ドライバ４２７は終端電圧Ｖｔｔ
に接続されているので、信号線（Signal）に接続された
メインライン３０は、終端用ドライバ４２７が持つ出力
インピーダンス（Ｒｓ＝Ｚｏ／２）により整合終端され
る。

【０１３５】次に、インターフェース回路が終端制御信
号を送出する場合の動作について説明する。

【０１３６】論理回路４２２は、バスへ信号を送出する
場合、まず、バス権を得て、その後、信号送出に先立っ
て終端制御信号をドライバ４２９を介して送出する。上
述したように、ラッチ４３０による終端制御信号の送出
タイミングは、ラッチ４２３による信号送出タイミング
に比べて、バスインターフェース回路の動作を終端用ド
ライバに切り替えるのに必要な時間以上はやくなるよう
に設定されている。

【０１３７】このようにすることで、最遠端に位置する
バスインターフェース回路の動作が終端用ドライバに切
り替わった後に、バスへの信号送出を行うことができ
る。

【０１３８】なお、終端制御信号は、不定を避けるた
め、プルアップあるいはプルダウンしておくのが好まし
い。

【０１３９】本実施形態では、あるバスインターフェー
ス回路からバス上に信号が送出される場合、そのバスイ
ンターフェース回路の最遠端に位置するバスインターフ
ェース回路を終端用ドライバに切り替える。このように
することで、どのバスインターフェース回路から信号が
出力された場合でも、信号転送における終端を最遠端で
取ることができる。このため、歪みやノイズなどの少な
いデータ転送を図ることができ、バスの高速化を実現で
きる。

【０１４０】以上、本発明の第四実施形態について説明
した。

【０１４１】次に、本発明の第五実施形態について説明
する。

【０１４２】図２０は、本発明の第五実施形態が適用さ
れたバスシステムの概略構成図である。ここで、図１５
に示す第三実施形態のものと同じ機能を有するものに
は、同じ符号を付している。

【０１４３】図２０において、符号４４ａ〜４４ｅはバ
スインターフェース回路である。バスインターフェース
回路４４ａ〜４４ｅは、メインライン３０に、スタブラ
インを介して各々接続されている。

【０１４４】符号４５ａ〜４５ｅは終端回路である。終
端回路４５ａ〜４５ｅは、各々、一端が定電圧源（Ｖｔ
ｔ）４５１に接続された抵抗（Ｒｔｔ）４５２と、抵抗
４５２の他端とメインライン３０との間に挿入されたス
イッチ４５３と、でなる。終端回路４５ａ〜４５ｅは、
メインライン３０上において、対応する符号のバスイン
ターフェース回路４４ａ〜４４ｅ（たとえば、終端回路
４５ａならばバスインターフェース回路４４ａ）に対し
て電気特性的に最遠端となるように配置されている。ま
た、あるバスインターフェース回路とこれに対応する終
端回路を結ぶ線に対して、残りのバスインターフェース
回路が電気特性的に対称となるように、メインライン３
０に接続されている。

【０１４５】符号４６ａ〜４６ｅは、バスインターフェ
ース回路４４ａ〜４４ｅに各々対応して設けらており、
対応するバスインターフェース回路４４ａ〜４４ｅがメ
インライン上に信号を送出する場合に、当該対応するバ
スインターフェース回路に対応する終端回路４５ａ〜４
５ｅのスイッチ４５３をオンにするための信号（終端制
御信号）を送受する終端制御信号ドライバである。

【０１４６】本実施形態のバスシステムでは、たとえ
ば、バスインターフェース回路４４ａからメインライン
３０上へ信号が送出される場合、当該バスインターフェ
ース回路４４ａに対応する終端制御信号ドライバ４６ａ
は、信号線ｓ１上へ終端制御信号を出力する。終端回路
４５ａは、この終端制御信号によりスイッチ４５３をオ
ンにする。すなわち、抵抗４５２をメインライン３０に
接続させる。

【０１４７】このように、本実施形態では、あるバスイ
ンターフェース回路４４ａ〜４４ｅが信号を送出する場
合、当該バスインターフェース回路に対して最遠端に位
置する終端回路４５ａ〜４２ｅによりバスを終端させ
る。

【０１４８】バスインターフェース回路から送出され、
メインライン３０上を左右両回りに伝搬する信号は、当
該バスインターフェース回路に対して最遠端に位置する
終端回路のメインライン３０との接続点に略同時刻に到
達するが、本実施形態では、この最遠端に位置する終端
回路の抵抗４５２をスイッチ４５３を介してメインライ
ン３０に接続させることで、反射波を発生させるのを抑
制することができる。また、本実施形態では、終端回路
に終端抵抗およびスイッチという比較的簡単な素子を用
いているので、論理回路が複雑になるのを防止すること
ができる。

【０１４９】以上、本発明の第五実施形態について説明
した。

【０１５０】最後に、上記の第一乃至第五実施形態のバ
スシステムを用いた情報処理装置について説明する。

【０１５１】図２１は本発明の各実施形態を用いた情報
処理装置の概略構成図である。

【０１５２】この例では、上記の各実施形態で説明した
メインラインを、マルチプロセッサバス６１、メモリバ
ス６２、そして、Ｉ／Ｏバス６３に適用している。

【０１５３】マルチプロセッサバス６１には、複数のプ
ロセッサ６１１と、コミュニケーション用の通信プロセ
ッサ６１２が、各々スタブラインを介して接続されてい
る。

【０１５４】メモリバスバス６２には、複数のメモリ６
２１が各々スタブラインを介して接続されている。

【０１５５】Ｉ／Ｏバス６３には、ハードディスクなど
の外部記憶装置や、ディスプレイなどの入出力装置を接
続するためのＩ／Ｏポート６３１が、スタブラインを介
して複数接続されている。

【０１５６】そして、これ等のバス６１〜６３は、Ｉ／
Ｏブリッジ６４を介して、相互に接続されている。

【０１５７】なお、図示していないが、これ等のバス６
１〜６３に接続されるモジュール（プロセッサやメモリ
など）は、上記の各実施形態で説明したバスインターフ
ェース回路のういちのいずれかを備えており、また、各
バス６１〜６３は、上記の各実施形態で説明した終端方
法のうちのいずれかにより整合終端される。

【０１５８】このように、情報処理装置の各階層のバス
に上記説明した第一乃至第五実施形態を適用すること
で、システム全体としての高速化を図ることができる。

【０１５９】

【発明の効果】以上説明したように、本発明によれば、
バスに接続したモジュール間の信号伝搬時間を短縮する
ことができ、これにより、システムの性能向上を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明の第一実施形態が適用されたバスシステ
ムを説明するための概略構成図である。

【図２】従来の整合終端方法が適用されたバスシステム
の一例を説明するための概略構成図である。

【図３】図１に示す本実施形態のバスシステムの等価回
路を示す図である。

【図４】図２に示す従来のバスシステムの等価回路を示
す図である。

【図５】図３におけるソース（ドライバ）点Ｓ、および
シンク（レシーバ）点ｈ１、ｈ４、ｈ８での信号波形の
解析結果を示す。

【図６】図４におけるソース（ドライバ）点Ｓ、および
シンク（レシーバ）点ｈ１、ｈ４、ｈ８での信号波形の
解析結果を示す。

【図７】本発明の第一実施形態が適用されたバスシステ
ムの変形例を説明するための図である。

【図８】ＳＳＴＬインターフェースのバスシステムに本
発明の第一実施形態を適用した例を説明するための図で
ある。

【図９】図１に示すバスシステムによりバックプレーン
バスが構成された回路基板の概略構成図である。

【図１０】図９において、コネクタ２２をマザーボード
２０の片側面にのみ設けた場合の、マザーボード２０と
ドータボード２１ａ〜２１ｅとの配置を説明するための
図である。

【図１１】図９において、コネクタ２２をマザーボード
２０の両面に設けた場合の、マザーボード２０とドータ
ボード２１ａ〜２１ｅとの配置を説明するための図であ
る。

【図１２】図９に示す回路基板の概略断面図である。

【図１３】本発明の第二実施形態が適用されたバスシス
テムを説明するための概略構成図である。

【図１４】本発明の第二実施形態が適用されたバスシス
テムの変形例を説明するための図である。

【図１５】本発明の第三実施形態が適用されたバスシス
テムを説明するための概略構成図である。

【図１６】本発明の第三実施形態が適用されたバスシス
テムの変形例を説明するための図である。

【図１７】図１６に示す終端用ドライバ３４の概略構成
を示す図である。

【図１８】本発明の第四実施形態が適用されたバスシス
テムの概略構成図である。

【図１９】図１８に示す第四実施形態に用いるバスイン
ターフェース回路および終端制御信号インターフェース
回路の概略構成図である。

【図２０】本発明の第五実施形態が適用されたバスシス
テムの概略構成図である。

【図２１】本発明の各実施形態を用いた情報処理装置の
概略構成図である。

【符号の説明】

１０ａ、１０ｂ、３０、３０ａ、３０ｂメインライン１１ａ〜１１ｅスタブライン１２ａ〜１２ｅ、３２、３４ドライバ１３ａ〜１３ｅ、３３ａ〜３３ｅレシーバ１４ａ〜１４ｅモジュール１５ａ、１５ｂ、１８、２５ａ〜２５ｅ、３５、４５２
抵抗１６ａ、１６ｂ、２６、３６、４５１定電圧源１７ａ〜１７ｅ分岐点２０マザーボード２１ａ〜２１ｅドータボード２２コネクタ４２ａ〜４２ｆ、４４ａ〜４４ｅバスインターフェー
ス回路４３ａ〜４３ｆ終端制御信号インターフェース回路４５ａ〜４５ｅ終端回路４６ａ〜４６ｅ、４２９終端制御信号ドライバ６１マルチプロセッサバス６２メモリバス６３Ｉ／Ｏバス６４Ｉ／Ｏブリッジ３４１、４２１データドライバ３４２、４２２論理回路３４３、４２７終端用ドライバ３４４、４２８アンド回路３４５、４２４データレシーバ４２３、４２５、４３０ラッチ回路４２６終端制御信号レシーバ４５３スイッチ６１１プロセッサ６２１メモリ６３１Ｉ／Ｏポート

───────────────────────────────────────────────────── フロントページの続き (72)発明者高橋敏郎東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】複数のインターフェース回路間におけるデ
ータ転送を行うバスシステムであって、互いに両端が接続された少なくとも２つのメインライン
と、前記複数のインターフェース回路各々に対応して複数設
けられた、対応するインターフェース回路を前記少なく
とも２つのメインラインのうちのいずれか１つに接続す
るスタブラインと、を備えていることを特徴とするバスシステム。
【請求項２】請求項１記載のバスシステムであって、前記複数のスタブラインは、互いに両端が接続された前
記少なくとも２つのメインラインに、等間隔で接続され
ていることを特徴とするバスシステム。
【請求項３】請求項１記載のバスシステムであって、前記少なくとも２つのメインラインのうちのいずれか１
つには、前記スタブラインが接続されていないことを特
徴とするバスシステム。
【請求項４】請求項１、２または３記載のバスシステム
であって、互いに両端が接続された前記少なくと２つのメインライ
ン上の、電気的に互いに最遠端となる位置に、定電圧が
印加された抵抗が各々接続されていることを特徴とする
バスシステム。
【請求項５】請求項４記載のバスシステムであって、前記抵抗は、前記メインラインの特性インピーダンスと
同程度の抵抗値を有するものであることを特徴とするバ
スシステム。
【請求項６】請求項１、２または３記載のバスシステム
であって、複数設けられた前記スタブラインに、定電圧が印加され
た抵抗が各々接続されていることを特徴とするバスシス
テム。
【請求項７】請求項６記載のバスシステムであって、前記抵抗は、前記メインラインの特性インピーダンスに
前記インターフェース回路の数を乗算した値を、２で割
った値と同程度の抵抗値を有するものであることを特徴
とするバスシステム。
【請求項８】複数のインターフェース回路間におけるデ
ータ転送を行うバスシステムであって、リング状に形成されたメインラインと、スタブラインを介して前記メインラインに接続されたデ
ータ送信用インターフェース回路と、前記メインライン上において、前記データ送信用インタ
ーフェース回路に対して電気的に最遠端となる位置に接
続された、定電圧が印可された抵抗と、各々スタブラインを介して前記メインラインに接続され
た複数のデータ受信用インターフェース回路と、を備えていることを特徴とするバスシステム。
【請求項９】請求項８記載のバスシステムであって、前記複数のデータ受信用インターフェース回路は、前記
データ送信用インターフェース回路および前記抵抗を結
ぶ線に対して、電気的に対称となるように、前記メイン
ラインに接続されていることを特徴とするバスシステ
ム。
【請求項１０】請求項８または９記載のバスシステムで
あって、前記抵抗は、前記メインラインの特性インピーダンスの
半分の値と同程度の抵抗値を有するものであることを特
徴とするバスシステム。
【請求項１１】複数のインターフェース回路間における
データ転送を行うバスシステムであって、リング状に形成されたメインラインと、スタブラインを介して前記メインラインに接続されたデ
ータ送信用インターフェース回路と、前記メインライン上において、前記データ送信用インタ
ーフェース回路に対して電気的に最遠端となる位置に接
続された、定電圧供給用のドライバと、各々スタブラインを介して前記メインラインに接続され
た複数のデータ受信用インターフェース回路と、を備
え、前記データ送信用インターフェース回路は、前記メイン
ラインへのデータ送出に先だって、制御信号を出力する
手段を有し、前記ドライバは、前記制御信号にしたがい定電圧を出力
することを特徴とするバスシステム。
【請求項１２】請求項１１記載のバスシステムであっ
て、前記複数のデータ受信用インターフェース回路は、前記
データ送信用インターフェース回路および前記ドライバ
を結ぶ線に対して、電気的に対称となるように、前記メ
インラインに接続されていることを特徴とするバスシス
テム。
【請求項１３】請求項１１または１２記載のバスシステ
ムであって、前記ドライバは、前記メインラインの特性インピーダン
スの半分の値と同程度の出力インピーダンスを有するも
のであることを特徴とするバスシステム。
【請求項１４】複数のインターフェース回路間における
データ転送を行うバスシステムであって、リング状に形成されたメインラインと、前記複数のインターフェース回路を前記メインラインに
各々接続する複数のスタブラインと、前記複数のインターフェース回路各々に対応して複数設
けられた、定電圧が印加された抵抗と、を備え、前記抵抗は、前記メインライン上において、対応するイ
ンターフェース回路に対して電気的に最遠端となる位置
にスイッチを介して接続されており、前記インターフェース回路は、前記メインラインへのデ
ータ送出に先だって、対応する前記抵抗に接続されたス
イッチをオンにする制御信号を出力する手段を有してい
ることを特徴とするバスシステム。
【請求項１５】請求項１４記載のバスシステムであっ
て、前記複数のインターフェース回路は、各々スタブライン
を介して、前記メインラインに等間隔に接続されている
ことを特徴とするバスシステム。
【請求項１６】請求項１４または１５記載のバスシステ
ムであって、前記抵抗は、前記メインラインの特性インピーダンスの
半分の値と同程度の抵抗値を有するものであることを特
徴とするバスシステム。
【請求項１７】複数のインターフェース回路間における
データ転送を行うバスシステムであって、リング状に形成されたメインラインと、前記複数のインターフェース回路を前記メインラインに
各々接続する複数のスタブラインと、を備え、前記インターフェース回路は、前記メインライン上において、電気的に最も離れている
他のインターフェース回路に制御信号を出力する手段
と、当該他のインターフェース回路から送られてきた制御信
号にしたがい、前記メインラインに定電圧を供給するド
ライバと、を有していることを特徴とするバスシステム。
【請求項１８】請求項１７記載のバスシステムであっ
て、前記複数のインターフェース回路は、前記リング状のメ
インラインの中心に対して、電気的に対称となるように
当該メインラインに接続されていることを特徴とするバ
スシステム。
【請求項１９】請求項１７または１８記載のバスシステ
ムであって、前記ドライバは、前記メインラインの特性インピーダン
スの半分の値と同程度の出力インピーダンスを有するも
のであることを特徴とするバスシステム。
【請求項２０】請求項１、２、３、４、５、６、７、
８、９、１０、１１、１２、１３、１４、１５、１６、
１７、１８または１９記載のバスシステムが搭載された
回路基板であって、前記メインラインは、回路基板を形成する少なくとも２
つの信号層を用いて構成されていることを特徴とする回
路基板。
【請求項２１】請求項２０記載の回路基板であって、前記インターフェース回路は、コネクタを介して当該回
路基板に着脱可能な他の回路基板上に搭載されているこ
とを特徴とする回路基板。
【請求項２２】請求項１、２、３、４、５、６、７、
８、９、１０、１１、１２、１３、１４、１５、１６、
１７、１８または１９に記載のメインラインを搭載した
マザーボード。
【請求項２３】請求項１、２、３、４、５、６、７、
８、９、１０、１１、１２、１３、１４、１５、１６、
１７、１８または１９に記載のインターフェース回路を
搭載したドータカード。