JPH11195936A - マイクロ波増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 マイクロ波帯で使用されるＭＭＩＣのプロセ
スのばらつき等から発生したＦＥＴの特性のばらつきに
起因するドレイン電流のばらつきを低減する、安価な並
列帰還型のマイクロ波増幅回路を得る。 【解決手段】 並列帰還回路２０を抵抗１２のみで形成
し、ＦＥＴ２のドレイン電圧における高周波成分に加え
て直流成分をもゲートに帰還させるようにしたことか
ら、ＦＥＴ２におけるバイアス点のゲート・ソース間電
圧Ｖgsとドレイン電流Ｉdを決める線において、Ｉd＝０
のときのＶgsの値をシフトさせると共に傾きを緩やかに
し、Ｖgsの変化量に対するＩdの変化量を小さくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロ波帯で使
用されるＧaＡs ＭＭＩＣ(マイクロ波モノリシック集積
回路)内に形成された増幅回路に関し、特に単一電源で
動作するマイクロ波増幅回路に関するものである。

【０００２】

【従来の技術】現在、マイクロ波帯通信及びレーダシス
テム等に使用する送受信モジュールで使われるＧaＡs
ＭＭＩＣ（以下、ＭＭＩＣと呼ぶ）では、主に、ＦＥＴ
のドレインにバイアス電圧を印加するための正の電源
と、ＦＥＴのゲートにバイアス電圧を印加するための負
の電源との２電源を使用している。このような２電源を
使用したＭＭＩＣの内部回路について、図８を用いて説
明する。図８は、ＭＭＩＣ内に形成された並列帰還型の
マイクロ波増幅回路の従来例を示した回路図である。図
８において、並列帰還型のマイクロ波増幅回路１００
は、高周波（以下、ＲＦと呼ぶ）信号の増幅を行うＦＥ
Ｔ１０１と、ＲＦ伝送線路に形成されインピーダンスの
整合を行う整合回路１０２〜１０５と、コンデンサ１０
６〜１１０と、抵抗１１１〜１１３とで形成されてい
る。

【０００３】ＦＥＴ１０１のドレインと出力端子１１４
との間には、整合回路１０２とコンデンサ１０６との直
列回路が接続され、出力端子１１４側に接続されたコン
デンサ１０６は、直流信号を遮断して出力端子１１４か
ら直流信号が出力されないようにしている。整合回路１
０２とコンデンサ１０６との接続部と、正の電圧が印加
されるドレインバイアス端子１１５との間には、整合回
路１０３と抵抗１１１との直列回路が接続されている。
ドレインバイアス端子１１５側に接続された抵抗１１１
は、ＦＥＴ１０１のドレイン電流Ｉdによる電圧降下に
よってＦＥＴ１０１のドレイン電極にかかる電圧を制御
するためのドレインバイアス抵抗をなしている。

【０００４】整合回路１０３と抵抗１１１との接続部
は、コンデンサ１０７を介して接地されており、コンデ
ンサ１０７は、ドレインバイアス端子１１５からのＲＦ
信号を接地するものである。ＦＥＴ１０１のドレインと
ゲートとの間には、コンデンサ１０８と抵抗１１２との
直列回路が接続され、該直列回路は、並列帰還型のＣＲ
回路をなす並列帰還回路１２０を形成している。ＦＥＴ
１０１のゲート側に接続されたコンデンサ１０８は、直
流信号の遮断を行うものである。

【０００５】また、ＦＥＴ１０１のゲートと負の電圧が
印加されるゲートバイアス端子１１６との間には、整合
回路１０４と抵抗１１３との直列回路が接続され、ＦＥ
Ｔ１０１のゲート側に整合回路１０４が接続されてい
る。ゲートバイアス端子１１６と抵抗１１３との接続部
は、コンデンサ１０９を介して接地され、該コンデンサ
１０９は、ゲートバイアス端子からのＲＦ信号を接地す
るためのものである。また、抵抗１１３は、ゲートバイ
アスの調整を行うために使用されると共に、ＲＦ入力側
整合にも使用されている。更に、ＦＥＴ１０１のゲート
とＲＦ信号が入力される入力端子１１７との間には、整
合回路１０５とコンデンサ１１０との直列回路が接続さ
れ、入力端子１１７側に接続されたコンデンサ１１０
は、入力端子１１７からの直流信号を遮断するものであ
る。ＦＥＴ１０１のソースは接地されている。

【０００６】図９は、マイクロ波増幅回路１００におけ
るＦＥＴ１０１のゲート・ソース間電圧Ｖgsとドレイン
電流Ｉdとの関係を示した図である。図９において、曲
線Ｐ1はＦＥＴ１０１の標準的な特性を示しており、Ｖp
1はＦＥＴ１０１の標準的なピンチオフ電圧を示してい
る。曲線Ｐ2及びＰ3は、ＦＥＴ１０１のプロセスのばら
つき等によって生じたＦＥＴ１０１の特性のばらつきを
示しており、曲線Ｐ2は、ピンチオフ電圧Ｖp1がＶp2に
シフトした場合における特性の変動を示しており、曲線
Ｐ3は、ピンチオフ電圧Ｖp1がＶp3にシフトした場合に
おける特性の変動を示している。

【０００７】例えば、ゲートバイアス電圧Ｖg、すなわ
ちゲート・ソース間電圧ＶgsをＶg1で同一に設定してい
た場合、ピンチオフ電圧Ｖp1がＶp2にシフトしたとする
と、ドレイン電流Ｉdは、Ｉd1からＩd2に低下し、ピン
チオフ電圧Ｖp1がＶp3にシフトしたとすると、ドレイン
電流Ｉdは、Ｉd1からＩd3に上昇する。このようなＦＥ
Ｔ１０１のばらつきは、例えば、フェーズドアレイレー
ダのように数百〜数千のモジュールを並列に使用する場
合、該各モジュールに使用されているすべてのＭＭＩＣ
内の各マイクロ波増幅回路１００において、同一のバイ
アス電圧を印加してもドレイン電流Ｉdがそれぞれ異な
り、消費電流の不均一等が生じ各ＭＭＩＣごとに特性が
一定にならなかった。このため、個々のモジュールごと
にゲートバイアス電圧Ｖgの調整を行っており、製造コ
ストが高くなる等の問題があった。

【０００８】一方、図８のマイクロ波増幅回路１００を
使用したＭＭＩＣでは、正と負の２つの電源を必要とす
ることから、コストの低減を図るために負の電源を必要
としないマイクロ波増幅回路を使用することが有効であ
り、このようにしたマイクロ波増幅回路の従来例を図１
０に示す。なお、図１０において、図８と同じものは同
じ符号で示している。図１０における図８との相違点
は、コンデンサ１０９を削除してゲートバイアス端子１
１６を接地すると共に、ＦＥＴ１０１のソースと接地と
の間に、コンデンサ１３１と抵抗１３２との並列回路か
らなる自己バイアス回路１３５を接続したことから、図
８のマイクロ波増幅回路１００の符号を１５０としたこ
とにある。コンデンサ１３１は、ＲＦ信号成分を接地す
るためのものである。

【０００９】図１０において、図８におけるゲートバイ
アス端子１１６を接地し常に０Ｖになるようにすると共
に、抵抗１３２にドレイン電流Ｉdが流れることによっ
て電圧降下が生じるようにしたことから、相対的にＦＥ
Ｔ１０１のゲート・ソース間電圧Ｖgsは、下記（ａ）式
のように負となる。 Ｖgs＝０−Ｒs×Ｉd ＝−Ｒs×Ｉd …………………………（ａ） なお、（ａ）式において、Ｒsは抵抗１３２の抵抗値を
示している。

【００１０】図１１は、マイクロ波増幅回路１５０にお
けるＦＥＴ１０１のゲート・ソース間電圧Ｖgsとドレイ
ン電流Ｉdとの関係を示した図である。図１１におい
て、線ＡはＦＥＴ１０１におけるバイアス点のＶgsとＩ
dを決める線であり、該線ＡとＦＥＴ１０１の特性を示
す曲線Ｐ1との交点Ｄ1がバイアス点となり、ＦＥＴ１０
１は交点Ｄ1にて動作する。

【００１１】

【発明が解決しようとする課題】しかし、ＦＥＴ１０１
の特性のばらつきにより、ピンチオフ電圧Ｖp1がＶp2に
シフトした場合、ＦＥＴ１０１は、バイアス点Ｄ1が線
Ａと曲線Ｐ2との交点Ｄ２に移動し、ＦＥＴ１０１は、
交点Ｄ２にて動作するため、ドレイン電流Ｉdの電流値
はＩd1からＩd2にシフトする。同様に、ピンチオフ電圧
Ｖp1がＶp3にシフトした場合、ＦＥＴ１０１は、バイア
ス点Ｄ1が線Ａと曲線Ｐ3との交点Ｄ3に移動し、ＦＥＴ
１０１は、交点Ｄ3にて動作するため、ドレイン電流Ｉd
の電流値はＩd1からＩd3にシフトする。

【００１２】このようなドレイン電流Ｉdのばらつきを
なくすように調整するには、ＦＥＴ１０１のゲート・ソ
ース間電圧Ｖgsの調整を抵抗１１３によって行わなけれ
ばならず、抵抗１１３はＭＭＩＣ内部に形成されている
ことから、ＭＭＩＣ内部での抵抗１１３の調整は困難で
あるという問題があった。

【００１３】本発明は、上記のような問題を解決するた
めになされたものであり、マイクロ波帯で使用されるＭ
ＭＩＣのプロセスのばらつき等から発生したＦＥＴの特
性のばらつきに起因するドレイン電流のばらつきを低減
する、安価な並列帰還型のマイクロ波増幅回路を得るこ
とを目的とする。

【００１４】なお、本発明と目的及び構成が異なるが、
バイアス値がしきい値電圧の変動に応じてしきい値電圧
の変動と同方向に変動するバイアス回路を構成して、Ｍ
ＯＳ・ＦＥＴのゲートをバイアスすることにより、ＭＯ
Ｓ・ＦＥＴの導通する入力信号の電位がしきい値電圧の
変動に依存しないようにした半導体集積回路が、特開昭
５５−６８５７号公報で開示されている。

【００１５】また、本発明と目的及び構成が異なるが、
特開平４−３３６６０９号公報では、負荷抵抗に接続さ
れたＦＥＴ-Ｔ1のゲート電圧を、抵抗Ｒ2と抵抗として
作用するように接続したＦＥＴ-Ｔ2とで分圧した電圧を
ＦＥＴ-Ｔ1のゲートに印加してバイアスとした定電流源
回路が開示されている。更に、本発明と目的及び構成が
異なるが、特開平１−２３３９１４号公報では、負荷に
接続されたエンハンスメント型ＦＥＴ２のゲートに対す
る負のバイアス電源を、抵抗として作用するように接続
したエンハンスメント型ＦＥＴ６からなるバイアス回路
１を介して、エンハンスメント型ＦＥＴ２に生じるしき
い値のシフト量に対応させて設定する集積回路が開示さ
れている。

【００１６】

【課題を解決するための手段】この発明に係るマイクロ
波増幅回路は、マイクロ波帯で使用されるＧaＡs ＭＭ
ＩＣ内に形成された、単一電源で動作するマイクロ波増
幅回路において、マイクロ波の増幅を行うＦＥＴと、該
ＦＥＴのソースと接地との間に設けられた自己バイアス
回路と、ＦＥＴのドレイン電圧をゲートに帰還させる並
列帰還回路と、ＦＥＴのゲートにバイアス電圧を印加す
るゲートバイアス回路とを備え、並列帰還回路は、上記
ドレイン電圧における高周波成分に加えて直流成分をも
帰還させるものである。

【００１７】また、この発明に係るマイクロ波増幅回路
は、請求項１において、上記並列帰還回路を、抵抗で構
成するものである。

【００１８】また、この発明に係るマイクロ波増幅回路
は、請求項１又は請求項２のいずれかにおいて、上記ゲ
ートバイアス回路は、ＦＥＴのゲートと接地との間に設
けられた抵抗で構成され、並列帰還回路を介して流れる
直流電流を用いて上記バイアス電圧を印加するものであ
る。

【００１９】また、この発明に係るマイクロ波増幅回路
は、請求項３において、上記ゲートバイアス回路の抵抗
は、ＦＥＴで形成されるものである。

【００２０】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
並列帰還型のマイクロ波増幅回路の例を示した回路図で
ある。図１において、ＭＭＩＣ内に形成された並列帰還
型のマイクロ波増幅回路１は、高周波（以下、ＲＦと呼
ぶ）信号の増幅を行うＦＥＴ２と、ＲＦ伝送線路に形成
されインピーダンスの整合を行う整合回路３〜６と、コ
ンデンサ７〜１０と、抵抗１１〜１４とで形成されてい
る。

【００２１】ＦＥＴ２のドレインと出力端子１５との間
には、整合回路３とコンデンサ７との直列回路が接続さ
れ、出力端子１５側に接続されたコンデンサ７は、直流
信号を遮断して出力端子１５から直流信号が出力されな
いようにしている。整合回路３とコンデンサ７との接続
部と、正の電圧が印加されるドレインバイアス端子１６
との間には、整合回路４と抵抗１１との直列回路が接続
されている。ドレインバイアス端子１６側に接続された
抵抗１１は、ＦＥＴ２のドレイン電流Ｉdによる電圧降
下によってＦＥＴ２のドレイン電極にかかる電圧を制御
するためのドレインバイアス抵抗をなしている。

【００２２】整合回路４と抵抗１１との接続部は、コン
デンサ８を介して接地されており、コンデンサ８は、ド
レインバイアス端子１６からのＲＦ信号を接地するもの
である。ＦＥＴ２のドレインとゲートとの間には抵抗１
２が接続され、該抵抗１２はＲＦ帰還抵抗をなして並列
帰還回路２０を形成している。

【００２３】また、ＦＥＴ２のゲートと接地との間に
は、整合回路５と抵抗１３との直列回路が接続され、Ｆ
ＥＴ２のゲート側に整合回路５が接続されている。接地
側に接続された抵抗１３は、ゲートバイアスの調整を行
うために使用されるゲートバイアス抵抗をなすと共に、
ＲＦ入力側整合にも使用されている。更に、ＦＥＴ２の
ゲートと入力端子１７との間には、整合回路６とコンデ
ンサ９との直列回路が接続され、入力端子１７側に接続
されたコンデンサ９は、入力端子１７からの直流信号を
遮断するものである。ＦＥＴ２のソースと接地との間に
は、コンデンサ１０と抵抗１４との並列回路からなる自
己バイアス回路２１が接続されている。

【００２４】上記のような構成において、ドレインバイ
アス端子１６から入力された電流Ｉtは、ＦＥＴ２に流
れるドレイン電流Ｉdと、ＲＦ帰還抵抗１２を介してゲ
ートバイアス抵抗１３を流れる電流Ｉg（＜Ｉd）となっ
て流れる。このときの、ＦＥＴ２における、ゲート電圧
Ｖg、ソース電圧Ｖs及びドレイン電圧Ｖdは、抵抗１１
の抵抗値をＲd、抵抗１３の抵抗値をＲg、及び抵抗１４
の抵抗値をＲsとすると、それぞれ下記（１）式から
（３）式のようになる。 Ｖg＝Ｒg×Ｉg ……………………（１） Ｖs＝Ｒs×Ｉd ……………………（２） Ｖd＝Ｒd×(Ｉd＋Ｉg)……………（３）

【００２５】また、ドレインバイアス端子１６から入力
された電流Ｉtは、下記（４）式のようになる。 Ｉt＝Ｉd＋Ｉg ……………………（４） 上記（１）〜（４）式より、ＦＥＴ２のゲート・ソース
間電圧Ｖgsは、下記（５）式のように示すことができ
る。 Ｖgs＝Ｒg×Ｉg−Ｒs×Ｉd ＝Ｒg×(Ｉt−Ｉd)−Ｒs×Ｉd ＝Ｒg×Ｉt−(Ｒg＋Ｒs)×Ｉd …………………（５）

【００２６】（５）式は、マイクロ波増幅回路１のＦＥ
Ｔ２におけるバイアス点のＶgsとＩdを決める線を示し
ており、該線とＦＥＴ２の特性曲線を図２に示す。図２
は、マイクロ波増幅回路１におけるＦＥＴ２のゲート・
ソース間電圧Ｖgsとドレイン電流Ｉdとの関係を示した
図である。図２において、曲線Ｐ1はＦＥＴ２の標準的
な特性を示しており、Ｖp1はＦＥＴ２の標準的なピンチ
オフ電圧を示している。また、線Ｂは、マイクロ波増幅
回路１のＦＥＴ２におけるバイアス点のＶgsとＩdを決
める線であり、上記（５）式を示しており、Ｉd＝０の
ときＶgs＝Ｒg×Ｉgを通り、傾きが−(Ｒg＋Ｒs)の直線
となる。線ＢとＦＥＴ２の特性を示す曲線Ｐ1との交点
Ｅ、すなわちゲート・ソース間電圧ＶgsがＶgs1、ドレ
イン電流ＩdがＩd1となる点がバイアス点となり、ＦＥ
Ｔ２は交点Ｅにて動作する。

【００２７】図３は、図２に対して更にＦＥＴ２の特性
のばらつきをも示した、ＦＥＴ２のゲート・ソース間電
圧Ｖgsとドレイン電流Ｉdとの関係を示す図である。図
３において、曲線Ｐ2及びＰ3は、ＦＥＴ２のプロセスの
ばらつき等によって生じたＦＥＴ２の特性のばらつきを
示しており、曲線Ｐ2は、ピンチオフ電圧Ｖp1がＶp2に
シフトした場合における特性の変動を示しており、曲線
Ｐ3は、ピンチオフ電圧Ｖp1がＶp3にシフトした場合に
おける特性の変動を示している。

【００２８】ＦＥＴ２の特性のばらつきにより、ピンチ
オフ電圧Ｖp1がＶp2にシフトした場合、バイアス点Ｅが
線Ｂと曲線Ｐ2との交点Ｆに移動し、ＦＥＴ２は、交点
Ｆにて動作するため、ドレイン電流Ｉdの電流値はＩd1
からＩd4にシフトする。同様に、ピンチオフ電圧Ｖp1が
Ｖp3にシフトした場合、バイアス点Ｅが線Ｂと曲線Ｐ3
との交点Ｇに移動し、ＦＥＴ２は、交点Ｇにて動作する
ため、ドレイン電流Ｉdの電流値はＩd1からＩd5にシフ
トする。

【００２９】ここで、破線で示した線Ａは、抵抗１２に
コンデンサを直列に接続した直列回路からなる従来の並
列帰還回路をＦＥＴ２のドレイン・ゲート間に挿入した
場合の、ＦＥＴ２におけるバイアス点のＶgsとＩdを決
める線である。線Ａは、曲線Ｐ1との交点が線Ｂの場合
と同様交点Ｅであるが、Ｉd＝０のときＶgs＝０となる
ことから線Ｂよりも傾きが大きくなっている。このた
め、線Ａと曲線Ｐ2との交点におけるドレイン電流Ｉdの
電流値Ｉd2はＩd4より小さく、線Ａと曲線Ｐ3との交点
におけるドレイン電流Ｉdの電流値Ｉd3はＩd5より大き
くなる。すなわち、線Ｂの場合の方が線Ａの場合より
も、ＦＥＴ２の特性のばらつきに対するドレイン電流Ｉ
dのばらつき幅が小さくなっていることが分かる。

【００３０】一方、ＦＥＴ２のドレイン・ゲート間に接
続された並列帰還回路２０が、抵抗１２とコンデンサと
の直列回路で形成されている場合、該コンデンサの容量
をＣkとし抵抗１２の抵抗値をＲkとすると、並列帰還回
路のインピーダンスＺは、下記（６）式のように示すこ
とができる。 Ｚ＝Ｒk−ｊ×(１／ωＣk) ……………………（６） なお、周波数をｆとすると、ω＝２πｆである。

【００３１】例えば、Ｒk＝５００Ω、Ｃk＝３ｐＦの場
合、周波数ｆが１０ＧＨｚでは、 Ｚ＝５００−ｊ×５.３（Ω） となる。このように、ＲＦ信号においては、抵抗成分の
影響が大きく、抵抗成分と比較して容量成分は無視でき
るほど小さいことが分かる。このため、並列帰還型マイ
クロ波増幅回路１において、並列帰還回路２０にコンデ
ンサを使用せず抵抗のみで構成しても問題ないことが分
かる。

【００３２】なお、図１において、抵抗１３をＲＦ入力
側整合に使用せず、ＦＥＴ２におけるゲートバイアスの
調整を行うためのみに使用するようにしてもよく、この
場合、抵抗１３に並列にコンデンサを接続する。このよ
うにした場合も、図１の場合と同様に、ＦＥＴ２におけ
るピンチオフ電圧Ｖpの変動に対するドレイン電流Ｉdの
変化量を減少させることができる。

【００３３】また、図１の抵抗１３の代わりにＦＥＴを
使用してもよく、このようにした場合のマイクロ波増幅
回路１の例を図４に示している。図４における図１との
相違点は、抵抗１３をＦＥＴ３１に置き換えたことにあ
り、このことから、図１のマイクロ波増幅回路１をマイ
クロ波増幅回路３０としている。なお、図４では、図１
と同じものは同じ符号で示しており、ここではその説明
を省略し、以下、図４における図１との相違点のみ説明
する。図４において、整合回路５の一端はＦＥＴ２のゲ
ートに接続され、整合回路５の他端はＦＥＴ３１のドレ
インに接続されている。ＦＥＴ３１のゲート及びソース
は接地されている。

【００３４】このような構成において、ＦＥＴ３１は、
等価的には図５で示すように抵抗と同じであり、ゲート
・ソース間電圧が０ＶのときのＦＥＴ３１のＯＮ抵抗、
すなわちドレイン・ソース間抵抗Ｒonの抵抗値を有する
抵抗となる。しかし、この抵抗Ｒonの抵抗値は、ＦＥＴ
３１のピンチオフ電圧によって変わる。図６は、ＦＥＴ
３１におけるピンオフ電圧ＶpとＲonとの関係を示した
図であり、図６から分かるように、ピンチオフ電圧Ｖp
が小さくなると、ほぼ直線的にＲonも小さくなることが
分かる。これらのことから、マイクロ波増幅回路３０に
おけるＦＥＴ２のゲート・ソース間電圧Ｖgsは、上記
（５）式におけるＲgをＲonにすればよく、下記（６）
式のようになる。 Ｖgs＝Ｒon×Ｉt−(Ｒon＋Ｒs)×Ｉd …………………（６）

【００３５】（６）式は、マイクロ波増幅回路３０のＦ
ＥＴ２におけるバイアス点のＶgsとＩdを決める線を示
しており、該線とＦＥＴ２の特性曲線を図７に示す。図
７は、マイクロ波増幅回路３０におけるＦＥＴ２のゲー
ト・ソース間電圧Ｖgsとドレイン電流Ｉdとの関係を示
した図である。図７において、曲線Ｐ1〜Ｐ3は、図２及
び図３と同様でありＦＥＴ２の特性を示している。ま
た、線Ｃ1は、マイクロ波増幅回路３０のＦＥＴ２にお
けるバイアス点のＶgsとＩdを決める線であり、上記
（６）式を示しており、Ｉd＝０のときＶgs＝Ｒon×Ｉg
を通り、傾きが−(Ｒon＋Ｒs)の直線となる。線Ｃ1とＦ
ＥＴ２の特性を示す曲線Ｐ1との交点Ｅ、すなわちゲー
ト・ソース間電圧ＶgsがＶgs1、ドレイン電流ＩdがＩd1
となる点がバイアス点となり、ＦＥＴ２は交点Ｅにて動
作する。

【００３６】ＦＥＴ２及びＦＥＴ３１は同一プロセスで
作られることから、ＦＥＴ２の特性のばらつきにより、
ピンチオフ電圧Ｖp1がＶp2にシフトした場合、図６で示
したようにピンチオフ電圧Ｖpのシフト量に応じてＲon
も変化する。このため、上記（６）式において、Ｒonの
変化によって、傾きが変わると共にＩd＝０のときのＶg
sの値が変わることから、線Ｃ1は線Ｃ2に変化する。こ
のことから、バイアス点Ｅが線Ｃ2と曲線Ｐ2との交点Ｌ
に移動し、ＦＥＴ２は、交点Ｌにて動作するため、ドレ
イン電流Ｉdの電流値はＩd1からＩd6にシフトする。同
様に、ピンチオフ電圧Ｖp1がＶp3にシフトした場合、線
Ｃ1は線Ｃ3に変化する。このことから、バイアス点Ｅが
線Ｃ3と曲線Ｐ3との交点Ｍに移動し、ＦＥＴ２は、交点
Ｍにて動作するため、ドレイン電流Ｉdの電流値はＩd1
からＩd7にシフトする。

【００３７】ここで、波線で示した線Ａは、抵抗１２に
コンデンサを直列に接続した直列回路からなる従来の並
列帰還回路をＦＥＴ２のドレイン・ゲート間に挿入した
場合の、ＦＥＴ２におけるバイアス点のＶgsとＩdを決
める線を示している。線Ａは、曲線Ｐ1との交点が線Ｃ1
〜Ｃ3の場合と同様交点Ｅであるが、Ｉd＝０のときＶgs
＝０となることから線Ｃ1〜Ｃ3よりも傾きが大きくなっ
ている。このため、線Ａと曲線Ｐ2との交点におけるド
レイン電流Ｉdの電流値Ｉd2はＩd6より小さく、線Ａと
曲線Ｐ3との交点におけるドレイン電流Ｉdの電流値Ｉd3
はＩd7より大きくなる。すなわち、線Ｃ1〜Ｃ3の場合の
方が線Ａの場合よりも、ＦＥＴ２の特性のばらつきに対
するドレイン電流Ｉdのばらつき幅が小さくなっている
ことが分かる。

【００３８】なお、図４においても、ＦＥＴ３１をＲＦ
入力側整合に使用せず、ＦＥＴ２におけるゲートバイア
スの調整を行うためのみに使用するようにしてもよく、
この場合、ＦＥＴ３１のドレインと接地との間にコンデ
ンサを接続する。このようにした場合も、図４の場合と
同様に、ＦＥＴ２におけるピンチオフ電圧Ｖpの変動に
対するドレイン電流Ｉdの変化量を減少させることがで
きる。

【００３９】このように、本発明の実施の形態１におけ
る並列帰還型のマイクロ波増幅回路は、並列帰還回路２
０を抵抗１２のみで形成し、ＦＥＴ２のドレイン電圧に
おける高周波成分に加えて直流成分をもゲートに帰還さ
せるようにしたことから、ＦＥＴ２におけるバイアス点
のＶgsとＩdを決める線において、Ｉd＝０のときのＶgs
の値をシフトさせると共に傾きを緩やかにすることがで
き、Ｖgsの変化量に対するＩdの変化量を小さくするこ
とができる。このため、ＭＭＩＣのプロセスのばらつき
等から発生したＦＥＴの特性のばらつきに起因するドレ
イン電流のばらつきを、コストアップさせることなく低
減させることができる。

【００４０】

【発明の効果】請求項１に係るマイクロ波増幅回路は、
ＦＥＴのドレイン電圧をゲートに帰還させる並列帰還回
路を、上記ドレイン電圧における高周波成分に加えて直
流成分をも帰還させる構成にした。このことから、ＦＥ
Ｔにおけるバイアス点のゲート・ソース間電圧とドレイ
ン電流を決める線において、ドレイン電流が０のときの
ゲート・ソース間電圧の値をシフトさせると共に傾きを
緩やかにすることができ、ゲート・ソース間電圧の変化
量に対するドレイン電流の変化量を小さくすることがで
きる。このため、ＭＭＩＣのプロセスのばらつき等から
発生したＦＥＴの特性のばらつきに起因するドレイン電
流のばらつきを低減させることができる。

【００４１】請求項２に係るマイクロ波増幅回路は、請
求項１において、具体的には、並列帰還回路を抵抗のみ
で形成したことから、ＭＭＩＣのプロセスのばらつき等
から発生したＦＥＴの特性のばらつきに起因するドレイ
ン電流のばらつきを、コストアップさせることなく低減
させることができる。

【００４２】請求項３に係るマイクロ波増幅回路は、請
求項１又は請求項２において、具体的には、ゲートバイ
アス回路を、ＦＥＴのゲートと接地との間に設けられた
抵抗で構成し、並列帰還回路を介して流れる直流電流を
用いて上記バイアス電圧を印加するようにした。このこ
とから、ＦＥＴにおけるバイアス点のゲート・ソース間
電圧とドレイン電流を決める線において、ドレイン電流
が０のときのゲート・ソース間電圧の値をシフトさせる
と共に傾きを緩やかにすることができ、ゲート・ソース
間電圧の変化量に対するドレイン電流の変化量を小さく
することができる。このため、ＭＭＩＣのプロセスのば
らつき等から発生したＦＥＴの特性のばらつきに起因す
るドレイン電流のばらつきを、コストアップさせること
なく低減させることができる。

【００４３】請求項４に係るマイクロ波増幅回路は、請
求項３において、具体的には、ゲートバイアス回路の抵
抗をＦＥＴで形成した。このことから、ＦＥＴにおける
バイアス点のゲート・ソース間電圧とドレイン電流を決
める線において、ドレイン電流が０のときのゲート・ソ
ース間電圧の値をシフトさせると共に傾きを緩やかにす
ることができ、ゲート・ソース間電圧の変化量に対する
ドレイン電流の変化量を小さくすることができる。この
ため、ＭＭＩＣのプロセスのばらつき等から発生したＦ
ＥＴの特性のばらつきに起因するドレイン電流のばらつ
きを、コストアップさせることなく低減させることがで
きる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１におけるマイクロ波増
幅回路の例を示した回路図である。

【図２】 図１のＦＥＴ２におけるゲート・ソース間電
圧Ｖgsとドレイン電流Ｉdとの関係を示した図である。

【図３】 図１のＦＥＴ２における特性のばらつきを示
すゲート・ソース間電圧Ｖgsとドレイン電流Ｉdとの関
係を示した図である。

【図４】 本発明の実施の形態１におけるマイクロ波増
幅回路の他の例を示した回路図である。

【図５】 図４のＦＥＴ３１における等価回路を示した
図である。

【図６】 図４のＦＥＴ３１におけるピンオフ電圧Ｖp
とドレイン・ソース間抵抗Ｒonとの関係を示した図であ
る。

【図７】 図４のＦＥＴ２におけるゲート・ソース間電
圧Ｖgsとドレイン電流Ｉdとの関係を示した図である。

【図８】 ＭＭＩＣ内に形成された並列帰還型のマイク
ロ波増幅回路の従来例を示した回路図である。

【図９】 図８のＦＥＴ１０１におけるゲート・ソース
間電圧Ｖgsとドレイン電流Ｉdとの関係を示した図であ
る。

【図１０】 ＭＭＩＣ内に形成された並列帰還型のマイ
クロ波増幅回路における他の従来例を示した回路図であ
る。

【図１１】 図１０のＦＥＴ１０１におけるゲート・ソ
ース間電圧Ｖgsとドレイン電流Ｉdとの関係を示した図
である。

【符号の説明】

１，３０ マイクロ波増幅回路、 ２，３１ ＦＥＴ、
１１，１２，１３，１４ 抵抗、 ２０ 並列帰還回
路、 ２１ 自己バイアス回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 マイクロ波帯で使用されるＧaＡs ＭＭ
   ＩＣ内に形成された、単一電源で動作するマイクロ波増
   幅回路において、 マイクロ波の増幅を行うＦＥＴと、 該ＦＥＴのソースと接地との間に設けられた自己バイア
   ス回路と、 上記ＦＥＴのドレイン電圧をゲートに帰還させる並列帰
   還回路と、 上記ＦＥＴのゲートにバイアス電圧を印加するゲートバ
   イアス回路とを備え、 上記並列帰還回路は、上記ドレイン電圧における高周波
   成分に加えて直流成分をも帰還させることを特徴とする
   マイクロ波増幅回路。
2. 【請求項２】 上記並列帰還回路は、抵抗で構成される
   ことを特徴とする請求項１に記載のマイクロ波増幅回
   路。
3. 【請求項３】 上記ゲートバイアス回路は、ＦＥＴのゲ
   ートと接地との間に設けられた抵抗で構成され、並列帰
   還回路を介して流れる直流電流を用いて上記バイアス電
   圧を印加することを特徴とする請求項１又は請求項２の
   いずれかに記載のマイクロ波増幅回路。
4. 【請求項４】 上記ゲートバイアス回路の抵抗は、ＦＥ
   Ｔで形成されることを特徴する請求項３に記載のマイク
   ロ波増幅回路。