JPH11204762A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents
半導体不揮発性記憶装置およびその製造方法Info
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- JPH11204762A JPH11204762A JP10006104A JP610498A JPH11204762A JP H11204762 A JPH11204762 A JP H11204762A JP 10006104 A JP10006104 A JP 10006104A JP 610498 A JP610498 A JP 610498A JP H11204762 A JPH11204762 A JP H11204762A
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Abstract
(57)【要約】
【課題】製造工程を簡略化して、信頼性を確保した半導
体不揮発性記憶装置およびその製造方法を提供する。 【解決手段】基板１０上に、フローティングゲートとな
る第１導電層３０とコントロールゲートとなる第２導電
層３１，３２を有するメモリトランジスタＭＴ（第１ト
ランジスタ）と、第１導電層３０および第２導電層３
１，３２を積層させた第２ゲート電極３３を有する高電
圧駆動型トランジスタＨＴ（第２トランジスタ）と、第
１導電層３０および第２導電層３１，３２を積層させた
第３ゲート電極３５を有する低電圧駆動型トランジスタ
ＮＬＴ，ＰＬＴ（第３トランジスタ）を有する構成とす
る。
体不揮発性記憶装置およびその製造方法を提供する。 【解決手段】基板１０上に、フローティングゲートとな
る第１導電層３０とコントロールゲートとなる第２導電
層３１，３２を有するメモリトランジスタＭＴ（第１ト
ランジスタ）と、第１導電層３０および第２導電層３
１，３２を積層させた第２ゲート電極３３を有する高電
圧駆動型トランジスタＨＴ（第２トランジスタ）と、第
１導電層３０および第２導電層３１，３２を積層させた
第３ゲート電極３５を有する低電圧駆動型トランジスタ
ＮＬＴ，ＰＬＴ（第３トランジスタ）を有する構成とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体不揮発性記
憶装置およびその製造方法に関し、特にトランジスタの
ゲート電極とチャネル形成領域の間に電荷を蓄積するフ
ローティングゲートを有するメモリトランジスタと、前
記メモリトランジスタを駆動するための高電圧駆動型ト
ランジスタおよび低電圧駆動型トランジスタとを有する
半導体不揮発性記憶装置およびその製造方法に関する。
憶装置およびその製造方法に関し、特にトランジスタの
ゲート電極とチャネル形成領域の間に電荷を蓄積するフ
ローティングゲートを有するメモリトランジスタと、前
記メモリトランジスタを駆動するための高電圧駆動型ト
ランジスタおよび低電圧駆動型トランジスタとを有する
半導体不揮発性記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】フロッピーディスクなどの磁気記憶装置
に代わり、電気的に書き換え可能な半導体不揮発性記憶
装置（ＥＥＰＲＯＭ：Electrically Erasable and Prog
rammable ROM）が使われ始めている。ＥＥＰＲＯＭとし
ては、フローティングゲート型、ＭＮＯＳ型あるいはＭ
ＯＮＯＳ型、ＴＥＸＴＵＲＥＤ ＰＯＬＹ型など、様々
な特徴を有する構造のものが開発されている。
に代わり、電気的に書き換え可能な半導体不揮発性記憶
装置（ＥＥＰＲＯＭ：Electrically Erasable and Prog
rammable ROM）が使われ始めている。ＥＥＰＲＯＭとし
ては、フローティングゲート型、ＭＮＯＳ型あるいはＭ
ＯＮＯＳ型、ＴＥＸＴＵＲＥＤ ＰＯＬＹ型など、様々
な特徴を有する構造のものが開発されている。
【０００３】ＥＥＰＲＯＭの１つであるフローティング
ゲート型の半導体不揮発性記憶装置の従来例を図１０に
示す。例えば特開平６−１６３９２６号公報に開示され
ているように、例えばトランジスタのゲート電極とチャ
ネル形成領域の間に電荷を蓄積するフローティングゲー
ト３０を有するメモリトランジスタＭＴと、前記メモリ
トランジスタを駆動するための例えばＶｐｐ程度の高電
圧を印加する高電圧駆動型トランジスタＨＴと、例えば
Ｖｃｃ程度の低電圧を印加する低電圧駆動型トランジス
タ（ＮＬＴ，ＰＬＴ）とを有している。上記の各トラン
ジスタは、ｐ型半導体基板１０に形成されたｎウェル１
１あるいはｐ型ウェル１２上に、またはｐ型半導体基板
１０のバルクシリコン上に形成されている。
ゲート型の半導体不揮発性記憶装置の従来例を図１０に
示す。例えば特開平６−１６３９２６号公報に開示され
ているように、例えばトランジスタのゲート電極とチャ
ネル形成領域の間に電荷を蓄積するフローティングゲー
ト３０を有するメモリトランジスタＭＴと、前記メモリ
トランジスタを駆動するための例えばＶｐｐ程度の高電
圧を印加する高電圧駆動型トランジスタＨＴと、例えば
Ｖｃｃ程度の低電圧を印加する低電圧駆動型トランジス
タ（ＮＬＴ，ＰＬＴ）とを有している。上記の各トラン
ジスタは、ｐ型半導体基板１０に形成されたｎウェル１
１あるいはｐ型ウェル１２上に、またはｐ型半導体基板
１０のバルクシリコン上に形成されている。
【０００４】上記のメモリトランジスタは、例えば、半
導体基板のチャネル形成領域上に積層されたゲート絶縁
膜２２、フローティングゲート３０、中間絶縁膜２４お
よびコントロールゲート３４を有し、フローティングゲ
ート３０とコントロールゲート３４は中間絶縁膜２４に
より絶縁されている。また、ゲートの両側部の半導体基
板中にはチャネル形成領域に接続して形成されたソース
・ドレイン拡散層１３を有している。
導体基板のチャネル形成領域上に積層されたゲート絶縁
膜２２、フローティングゲート３０、中間絶縁膜２４お
よびコントロールゲート３４を有し、フローティングゲ
ート３０とコントロールゲート３４は中間絶縁膜２４に
より絶縁されている。また、ゲートの両側部の半導体基
板中にはチャネル形成領域に接続して形成されたソース
・ドレイン拡散層１３を有している。
【０００５】上記の構造を有するメモリトランジスタに
おいて、フローティングゲートは膜中に電荷を保持する
機能を持ち、ゲート絶縁膜および中間絶縁膜は電荷をフ
ローティングゲート中に閉じ込める役割を持つ。コント
ロールゲート、半導体基板あるいはソース・ドレイン拡
散層などに適当な電圧を印加すると、ファウラー・ノル
ドハイム型トンネル電流が生じ、ゲート絶縁膜を通して
半導体基板からフローティングゲートへ電荷が注入さ
れ、あるいはフローティングゲートから半導体基板へ電
荷が放出される。従って、ゲート絶縁膜はトンネル電流
を通すことができるように、数ｎｍ〜１０数ｎｍ程度の
薄膜にして形成される。
おいて、フローティングゲートは膜中に電荷を保持する
機能を持ち、ゲート絶縁膜および中間絶縁膜は電荷をフ
ローティングゲート中に閉じ込める役割を持つ。コント
ロールゲート、半導体基板あるいはソース・ドレイン拡
散層などに適当な電圧を印加すると、ファウラー・ノル
ドハイム型トンネル電流が生じ、ゲート絶縁膜を通して
半導体基板からフローティングゲートへ電荷が注入さ
れ、あるいはフローティングゲートから半導体基板へ電
荷が放出される。従って、ゲート絶縁膜はトンネル電流
を通すことができるように、数ｎｍ〜１０数ｎｍ程度の
薄膜にして形成される。
【０００６】上記のメモリトランジスタにおいて、フロ
ーティングゲート中に電荷が蓄積されると、この蓄積電
荷による電界が発生するため、トランジスタの閾値電圧
が変化する。この変化によりデータの記憶が可能とな
る。例えば、フローティングゲート中に電子を蓄積する
ことでデータの消去を行い、また、フローティングゲー
ト中に蓄積した電子を放出することでデータを書き込み
することができる。
ーティングゲート中に電荷が蓄積されると、この蓄積電
荷による電界が発生するため、トランジスタの閾値電圧
が変化する。この変化によりデータの記憶が可能とな
る。例えば、フローティングゲート中に電子を蓄積する
ことでデータの消去を行い、また、フローティングゲー
ト中に蓄積した電子を放出することでデータを書き込み
することができる。
【０００７】一方、高電圧駆動型トランジスタＨＴおよ
び低電圧駆動型トランジスタ（ＮＬＴ，ＰＬＴ）は、例
えば半導体基板１０のチャネル形成領域上に積層された
ゲート絶縁膜（２１，２３）とゲート電極（３３，３
５）とを有し、ゲートの両側部の半導体基板中にはチャ
ネル形成領域に接続して形成されたソース・ドレイン拡
散層（１３，１４）を有している。高電圧駆動型トラン
ジスタのゲート絶縁膜２１は、印加する高電圧に耐えら
れるように、例えば数１０ｎｍ程度の厚膜に設計されて
いる。
び低電圧駆動型トランジスタ（ＮＬＴ，ＰＬＴ）は、例
えば半導体基板１０のチャネル形成領域上に積層された
ゲート絶縁膜（２１，２３）とゲート電極（３３，３
５）とを有し、ゲートの両側部の半導体基板中にはチャ
ネル形成領域に接続して形成されたソース・ドレイン拡
散層（１３，１４）を有している。高電圧駆動型トラン
ジスタのゲート絶縁膜２１は、印加する高電圧に耐えら
れるように、例えば数１０ｎｍ程度の厚膜に設計されて
いる。
【０００８】上記のような半導体不揮発性記憶装置の従
来の製造方法においては、メモリトランジスタ、高電圧
駆動型トランジスタおよび低電圧駆動型トランジスタの
ゲート絶縁膜の形成はそれぞれ独立した工程で行ってい
る。また、従来の方法では、第１の導電層を堆積、加工
してメモリトランジスタのフローティングゲートを形成
し、第２の導電層を堆積、加工してメモリトランジスタ
のコントロールゲートと、高電圧駆動型トランジスタお
よび低電圧駆動型トランジスタのゲート電極を形成して
いる。
来の製造方法においては、メモリトランジスタ、高電圧
駆動型トランジスタおよび低電圧駆動型トランジスタの
ゲート絶縁膜の形成はそれぞれ独立した工程で行ってい
る。また、従来の方法では、第１の導電層を堆積、加工
してメモリトランジスタのフローティングゲートを形成
し、第２の導電層を堆積、加工してメモリトランジスタ
のコントロールゲートと、高電圧駆動型トランジスタお
よび低電圧駆動型トランジスタのゲート電極を形成して
いる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
従来の半導体不揮発性記憶装置の製造方法においては、
高電圧駆動型トランジスタおよび低電圧駆動型トランジ
スタの形成領域における第１導電層を除去するためのマ
スク形成工程およびエッチング工程、メモリセルトラン
ジスタのゲート電極（フローティングゲートとコントロ
ールゲート）と高電圧駆動型トランジスタおよび低電圧
駆動型トランジスタのゲート電極をパターン加工するた
めのそれぞれ独立したマスク形成工程およびエッチング
工程、および、高電圧駆動型トランジスタおよび低電圧
駆動型トランジスタのゲート絶縁膜をそれぞれ作り分け
るためのマスク形成工程、エッチング工程および酸化工
程などが必要であり、マスクを多用し、工程も複雑であ
るので製造コストが高くなるという問題点があった。
従来の半導体不揮発性記憶装置の製造方法においては、
高電圧駆動型トランジスタおよび低電圧駆動型トランジ
スタの形成領域における第１導電層を除去するためのマ
スク形成工程およびエッチング工程、メモリセルトラン
ジスタのゲート電極（フローティングゲートとコントロ
ールゲート）と高電圧駆動型トランジスタおよび低電圧
駆動型トランジスタのゲート電極をパターン加工するた
めのそれぞれ独立したマスク形成工程およびエッチング
工程、および、高電圧駆動型トランジスタおよび低電圧
駆動型トランジスタのゲート絶縁膜をそれぞれ作り分け
るためのマスク形成工程、エッチング工程および酸化工
程などが必要であり、マスクを多用し、工程も複雑であ
るので製造コストが高くなるという問題点があった。
【００１０】また、上記の従来の半導体不揮発性記憶装
置の製造方法によると、メモリトランジスタのフローテ
ィングゲートとなる第１導電層を堆積、パターン加工し
た後に、高電圧駆動型トランジスタおよび低電圧駆動型
トランジスタのゲート絶縁膜の形成およびエッチング工
程などを行うために、高温熱処理、プラズマエッチング
処理などのプロセスが原因となるメモリトランジスタの
特性の劣化が生じ、信頼性に問題を生じる可能性があっ
た。
置の製造方法によると、メモリトランジスタのフローテ
ィングゲートとなる第１導電層を堆積、パターン加工し
た後に、高電圧駆動型トランジスタおよび低電圧駆動型
トランジスタのゲート絶縁膜の形成およびエッチング工
程などを行うために、高温熱処理、プラズマエッチング
処理などのプロセスが原因となるメモリトランジスタの
特性の劣化が生じ、信頼性に問題を生じる可能性があっ
た。
【００１１】本発明は上記の問題点を鑑みてなされたも
のであり、従って、本発明は、フローティングゲートを
有するメモリトランジスタと、前記メモリトランジスタ
を駆動するための高電圧駆動型トランジスタおよび低電
圧駆動型トランジスタとを有する半導体不揮発性記憶装
置およびその製造方法であって、製造工程を簡略化して
製造コストを削減させることが可能で、信頼性を確保し
た半導体不揮発性記憶装置およびその製造方法を提供す
ることを目的とする。
のであり、従って、本発明は、フローティングゲートを
有するメモリトランジスタと、前記メモリトランジスタ
を駆動するための高電圧駆動型トランジスタおよび低電
圧駆動型トランジスタとを有する半導体不揮発性記憶装
置およびその製造方法であって、製造工程を簡略化して
製造コストを削減させることが可能で、信頼性を確保し
た半導体不揮発性記憶装置およびその製造方法を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体不揮発性記憶装置は、半導体基板上
に、第１トランジスタと、前記第１トランジスタを駆動
するための第２トランジスタおよび第３トランジスタを
有する半導体不揮発性記憶装置であって、前記第１トラ
ンジスタが、前記半導体基板の第１トランジスタ用の第
１チャネル形成領域の上層に形成された第１ゲート絶縁
膜と、前記第１ゲート絶縁膜の上層に形成され、フロー
ティングゲートとなる第１導電層と、前記第１導電層の
上層に形成された中間絶縁膜と、前記中間絶縁膜の上層
に形成され、コントロールゲートとなる第２導電層と、
前記第１チャネル形成領域に接続する第１ソース・ドレ
イン領域とを有するメモリトランジスタであり、前記第
２トランジスタが、前記半導体基板の第２トランジスタ
用の第２チャネル形成領域の上層に形成され、前記第１
ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と、前
記第２ゲート絶縁膜の上層に形成され、前記第１導電層
と前記第１導電層に接続して形成された前記第２導電層
とを有する第２ゲート電極と、前記第２チャネル形成領
域に接続する第２ソース・ドレイン領域とを有する高電
圧駆動型トランジスタであり、前記第３トランジスタ
が、前記半導体基板の第３トランジスタ用の第３チャネ
ル形成領域の上層に形成され、前記第２ゲート絶縁膜よ
りも膜厚の薄い第３ゲート絶縁膜と、前記第３ゲート絶
縁膜の上層に形成され、前記第１導電層と前記第１導電
層に接続して形成された前記第２導電層とを有する第３
ゲート電極と、前記第３チャネル形成領域に接続する第
３ソース・ドレイン領域とを有する低電圧駆動型トラン
ジスタである。
め、本発明の半導体不揮発性記憶装置は、半導体基板上
に、第１トランジスタと、前記第１トランジスタを駆動
するための第２トランジスタおよび第３トランジスタを
有する半導体不揮発性記憶装置であって、前記第１トラ
ンジスタが、前記半導体基板の第１トランジスタ用の第
１チャネル形成領域の上層に形成された第１ゲート絶縁
膜と、前記第１ゲート絶縁膜の上層に形成され、フロー
ティングゲートとなる第１導電層と、前記第１導電層の
上層に形成された中間絶縁膜と、前記中間絶縁膜の上層
に形成され、コントロールゲートとなる第２導電層と、
前記第１チャネル形成領域に接続する第１ソース・ドレ
イン領域とを有するメモリトランジスタであり、前記第
２トランジスタが、前記半導体基板の第２トランジスタ
用の第２チャネル形成領域の上層に形成され、前記第１
ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と、前
記第２ゲート絶縁膜の上層に形成され、前記第１導電層
と前記第１導電層に接続して形成された前記第２導電層
とを有する第２ゲート電極と、前記第２チャネル形成領
域に接続する第２ソース・ドレイン領域とを有する高電
圧駆動型トランジスタであり、前記第３トランジスタ
が、前記半導体基板の第３トランジスタ用の第３チャネ
ル形成領域の上層に形成され、前記第２ゲート絶縁膜よ
りも膜厚の薄い第３ゲート絶縁膜と、前記第３ゲート絶
縁膜の上層に形成され、前記第１導電層と前記第１導電
層に接続して形成された前記第２導電層とを有する第３
ゲート電極と、前記第３チャネル形成領域に接続する第
３ソース・ドレイン領域とを有する低電圧駆動型トラン
ジスタである。
【００１３】上記の本発明の半導体不揮発性記憶装置
は、メモリトランジスタ（第１トランジスタ）におい
て、コントロールゲートと半導体基板中のチャネル形成
領域の間に、フローティングゲートを有する電界効果ト
ランジスタを構成する。コントロールゲート、半導体基
板およびソース・ドレイン領域などに適当な電圧を印加
すると、ファウラー・ノルドハイム型トンネル電流が生
じ、フローティングゲートへ電荷が注入され、あるいは
フローティングゲートから半導体基板へ電荷が放出され
る。このようにフローティングゲート中に電荷が蓄積さ
れると、この蓄積電荷による電界が発生するため、トラ
ンジスタの閾値電圧が変化する。この変化によりデータ
の記憶が可能となる。
は、メモリトランジスタ（第１トランジスタ）におい
て、コントロールゲートと半導体基板中のチャネル形成
領域の間に、フローティングゲートを有する電界効果ト
ランジスタを構成する。コントロールゲート、半導体基
板およびソース・ドレイン領域などに適当な電圧を印加
すると、ファウラー・ノルドハイム型トンネル電流が生
じ、フローティングゲートへ電荷が注入され、あるいは
フローティングゲートから半導体基板へ電荷が放出され
る。このようにフローティングゲート中に電荷が蓄積さ
れると、この蓄積電荷による電界が発生するため、トラ
ンジスタの閾値電圧が変化する。この変化によりデータ
の記憶が可能となる。
【００１４】上記の半導体不揮発性記憶装置において
は、上記のメモリトランジスタを駆動するための高電圧
駆動型トランジスタ（第２トランジスタ）および低電圧
駆動型トランジスタ（第３トランジスタ）をさらに有す
る。高電圧駆動型トランジスタのゲート絶縁膜（第２ゲ
ート絶縁膜）は、メモリトランジスタのゲート絶縁膜
（第１ゲート絶縁膜）および低電圧駆動型トランジスタ
のゲート絶縁膜（第３ゲート絶縁膜）よりも厚膜に形成
されて、印加される高電圧に耐えられる構造となってい
る。
は、上記のメモリトランジスタを駆動するための高電圧
駆動型トランジスタ（第２トランジスタ）および低電圧
駆動型トランジスタ（第３トランジスタ）をさらに有す
る。高電圧駆動型トランジスタのゲート絶縁膜（第２ゲ
ート絶縁膜）は、メモリトランジスタのゲート絶縁膜
（第１ゲート絶縁膜）および低電圧駆動型トランジスタ
のゲート絶縁膜（第３ゲート絶縁膜）よりも厚膜に形成
されて、印加される高電圧に耐えられる構造となってい
る。
【００１５】また、上記の半導体不揮発性記憶装置にお
いては、高電圧駆動型トランジスタおよび低電圧駆動型
トランジスタのゲート電極（第２ゲート電極および第３
ゲート電極）は、それぞれメモリトランジスタにおいて
フローティングゲートとなる第１導電層とコントロール
ゲートとなる第２導電層を接続して形成されている。第
１導電層と第２導電の接続には、コンタクトなどの接続
部を設けたり、第１導電層と第２導電を積層させて接続
することができる。従って、高電圧駆動型トランジスタ
および低電圧駆動型トランジスタの形成領域における第
１導電層を除去するためのマスク形成工程およびエッチ
ング工程、メモリセルトランジスタのゲート電極（フロ
ーティングゲートとコントロールゲート）と高電圧駆動
型トランジスタおよび低電圧駆動型トランジスタのゲー
ト電極をパターン加工するためのそれぞれ独立したマス
ク形成工程およびエッチング工程など、従来よりも工程
を簡略化して製造することが可能な構造となっており、
製造コストを削減することができる。また、上記の構造
の半導体不揮発性記憶装置を製造するためには、メモリ
トランジスタのフローティングゲートを形成した後に高
電圧駆動型トランジスタおよび低電圧駆動型トランジス
タのゲート絶縁膜の形成およびエッチング工程などを行
うための高温熱処理やプラズマエッチング処理を行う必
要がなくなるので、上記の各処理に起因するメモリトラ
ンジスタの特性の劣化は回避することができ、信頼性を
確保することができる。
いては、高電圧駆動型トランジスタおよび低電圧駆動型
トランジスタのゲート電極（第２ゲート電極および第３
ゲート電極）は、それぞれメモリトランジスタにおいて
フローティングゲートとなる第１導電層とコントロール
ゲートとなる第２導電層を接続して形成されている。第
１導電層と第２導電の接続には、コンタクトなどの接続
部を設けたり、第１導電層と第２導電を積層させて接続
することができる。従って、高電圧駆動型トランジスタ
および低電圧駆動型トランジスタの形成領域における第
１導電層を除去するためのマスク形成工程およびエッチ
ング工程、メモリセルトランジスタのゲート電極（フロ
ーティングゲートとコントロールゲート）と高電圧駆動
型トランジスタおよび低電圧駆動型トランジスタのゲー
ト電極をパターン加工するためのそれぞれ独立したマス
ク形成工程およびエッチング工程など、従来よりも工程
を簡略化して製造することが可能な構造となっており、
製造コストを削減することができる。また、上記の構造
の半導体不揮発性記憶装置を製造するためには、メモリ
トランジスタのフローティングゲートを形成した後に高
電圧駆動型トランジスタおよび低電圧駆動型トランジス
タのゲート絶縁膜の形成およびエッチング工程などを行
うための高温熱処理やプラズマエッチング処理を行う必
要がなくなるので、上記の各処理に起因するメモリトラ
ンジスタの特性の劣化は回避することができ、信頼性を
確保することができる。
【００１６】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記第２ゲート電極においては前記第１
導電層と前記第２導電層が積層して形成されており、前
記第３ゲート電極においては前記第１導電層と前記第２
導電層が積層して形成されている。これにより、高電圧
駆動型トランジスタおよび低電圧駆動型トランジスタの
ゲート電極（第２ゲート電極および第３ゲート電極）
は、それぞれ第１導電層および第２導電層を接続するこ
とができる。
は、好適には、前記第２ゲート電極においては前記第１
導電層と前記第２導電層が積層して形成されており、前
記第３ゲート電極においては前記第１導電層と前記第２
導電層が積層して形成されている。これにより、高電圧
駆動型トランジスタおよび低電圧駆動型トランジスタの
ゲート電極（第２ゲート電極および第３ゲート電極）
は、それぞれ第１導電層および第２導電層を接続するこ
とができる。
【００１７】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記第１ゲート絶縁膜と前記第３ゲート
絶縁膜が同じ膜厚である。これにより、第１ゲート絶縁
膜と第３ゲート絶縁膜を同時に形成することが可能とな
り、製造工程をさらに簡略化して製造することが可能と
なる。
は、好適には、前記第１ゲート絶縁膜と前記第３ゲート
絶縁膜が同じ膜厚である。これにより、第１ゲート絶縁
膜と第３ゲート絶縁膜を同時に形成することが可能とな
り、製造工程をさらに簡略化して製造することが可能と
なる。
【００１８】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記第３トランジスタとして、ｎチャネ
ル型トランジスタとｐチャネル型トランジスタを有す
る。ｎチャネル型とｐチャネル型のＭＯＳトランジスタ
を有する相補的ＭＯＳ（CMOS:Complementary MOS）集積
回路は、静止時の消費電力が無視できるほど小さくする
ことが可能となる。
は、好適には、前記第３トランジスタとして、ｎチャネ
ル型トランジスタとｐチャネル型トランジスタを有す
る。ｎチャネル型とｐチャネル型のＭＯＳトランジスタ
を有する相補的ＭＯＳ（CMOS:Complementary MOS）集積
回路は、静止時の消費電力が無視できるほど小さくする
ことが可能となる。
【００１９】また、上記の目的を達成するため、本発明
の半導体不揮発性記憶装置の製造方法は、半導体基板上
に、メモリトランジスタである第１トランジスタと、前
記第１トランジスタを駆動するための高電圧駆動型トラ
ンジスタである第２トランジスタおよび低電圧駆動型ト
ランジスタである第３トランジスタを有する半導体不揮
発性記憶装置の製造方法であって、前記半導体基板の第
１トランジスタ形成領域に第１チャネル形成領域を形成
し、第２トランジスタ形成領域に第２チャネル形成領域
を形成し、第３トランジスタ形成領域に第３チャネル形
成領域を形成する工程と、前記第１チャネル形成領域の
上層に第１ゲート絶縁膜を形成し、前記第２チャネル形
成領域の上層に前記第１ゲート絶縁膜よりも膜厚の厚い
第２ゲート絶縁膜を形成し、前記第３チャネル形成領域
の上層に前記第２ゲート絶縁膜よりも膜厚の薄い第３ゲ
ート絶縁膜を形成する工程と、前記第１ゲート絶縁膜、
前記第２ゲート絶縁膜および前記第３ゲート絶縁膜の上
層に第１導電層を形成する工程と、前記第１トランジス
タ形成領域における前記第１導電層の上層に中間絶縁膜
を形成する工程と、前記第１トランジスタ形成領域にお
ける前記中間絶縁膜の上層および前記第２トランジスタ
形成領域と前記第３トランジスタ形成領域における前記
第１導電層の上層に第２導電層を形成する工程と、前記
第１トランジスタ形成領域において前記第２導電層、前
記中間絶縁膜および前記第１導電層をフローティングゲ
ートおよびコントロールゲートパターンにパターン加工
し、前記第２トランジスタ形成領域において前記第２導
電層および前記第１導電層を第２ゲート電極パターンに
パターン加工し、前記第３トランジスタ形成領域におい
て前記第２導電層および前記第１導電層を第３ゲート電
極パターンにパターン加工する工程と、前記第１チャネ
ル形成領域に接続する第１ソース・ドレイン領域と、前
記第２チャネル形成領域に接続する第２ソース・ドレイ
ン領域と、前記第３チャネル形成領域に接続する第３ソ
ース・ドレイン領域とを形成する工程とを有する。
の半導体不揮発性記憶装置の製造方法は、半導体基板上
に、メモリトランジスタである第１トランジスタと、前
記第１トランジスタを駆動するための高電圧駆動型トラ
ンジスタである第２トランジスタおよび低電圧駆動型ト
ランジスタである第３トランジスタを有する半導体不揮
発性記憶装置の製造方法であって、前記半導体基板の第
１トランジスタ形成領域に第１チャネル形成領域を形成
し、第２トランジスタ形成領域に第２チャネル形成領域
を形成し、第３トランジスタ形成領域に第３チャネル形
成領域を形成する工程と、前記第１チャネル形成領域の
上層に第１ゲート絶縁膜を形成し、前記第２チャネル形
成領域の上層に前記第１ゲート絶縁膜よりも膜厚の厚い
第２ゲート絶縁膜を形成し、前記第３チャネル形成領域
の上層に前記第２ゲート絶縁膜よりも膜厚の薄い第３ゲ
ート絶縁膜を形成する工程と、前記第１ゲート絶縁膜、
前記第２ゲート絶縁膜および前記第３ゲート絶縁膜の上
層に第１導電層を形成する工程と、前記第１トランジス
タ形成領域における前記第１導電層の上層に中間絶縁膜
を形成する工程と、前記第１トランジスタ形成領域にお
ける前記中間絶縁膜の上層および前記第２トランジスタ
形成領域と前記第３トランジスタ形成領域における前記
第１導電層の上層に第２導電層を形成する工程と、前記
第１トランジスタ形成領域において前記第２導電層、前
記中間絶縁膜および前記第１導電層をフローティングゲ
ートおよびコントロールゲートパターンにパターン加工
し、前記第２トランジスタ形成領域において前記第２導
電層および前記第１導電層を第２ゲート電極パターンに
パターン加工し、前記第３トランジスタ形成領域におい
て前記第２導電層および前記第１導電層を第３ゲート電
極パターンにパターン加工する工程と、前記第１チャネ
ル形成領域に接続する第１ソース・ドレイン領域と、前
記第２チャネル形成領域に接続する第２ソース・ドレイ
ン領域と、前記第３チャネル形成領域に接続する第３ソ
ース・ドレイン領域とを形成する工程とを有する。
【００２０】上記の本発明の半導体不揮発性記憶装置の
製造方法は、半導体基板の第１トランジスタ形成領域に
第１チャネル形成領域を形成し、第２トランジスタ形成
領域に第２チャネル形成領域を形成し、第３トランジス
タ形成領域に第３チャネル形成領域を形成する。次に、
第１チャネル形成領域の上層に第１ゲート絶縁膜を形成
し、第２チャネル形成領域の上層に第１ゲート絶縁膜よ
りも膜厚の厚い第２ゲート絶縁膜を形成し、第３チャネ
ル形成領域の上層に第２ゲート絶縁膜よりも膜厚の薄い
第３ゲート絶縁膜を形成する。次に、第１ゲート絶縁
膜、第２ゲート絶縁膜および第３ゲート絶縁膜の上層に
第１導電層を形成する。次に、第１トランジスタ形成領
域における第１導電層の上層に中間絶縁膜を形成する。
次に、第１トランジスタ形成領域における中間絶縁膜の
上層および第２トランジスタ形成領域と第３トランジス
タ形成領域における第１導電層の上層に第２導電層を形
成する。次に、第１トランジスタ形成領域において第２
導電層、中間絶縁膜および第１導電層をフローティング
ゲートおよびコントロールゲートパターンにパターン加
工し、第２トランジスタ形成領域において第２導電層お
よび第１導電層を第２ゲート電極パターンにパターン加
工し、第３トランジスタ形成領域において第２導電層お
よび第１導電層を第３ゲート電極パターンにパターン加
工する。次に、第１チャネル形成領域に接続する第１ソ
ース・ドレイン領域と、第２チャネル形成領域に接続す
る第２ソース・ドレイン領域と、第３チャネル形成領域
に接続する第３ソース・ドレイン領域とを形成する。
製造方法は、半導体基板の第１トランジスタ形成領域に
第１チャネル形成領域を形成し、第２トランジスタ形成
領域に第２チャネル形成領域を形成し、第３トランジス
タ形成領域に第３チャネル形成領域を形成する。次に、
第１チャネル形成領域の上層に第１ゲート絶縁膜を形成
し、第２チャネル形成領域の上層に第１ゲート絶縁膜よ
りも膜厚の厚い第２ゲート絶縁膜を形成し、第３チャネ
ル形成領域の上層に第２ゲート絶縁膜よりも膜厚の薄い
第３ゲート絶縁膜を形成する。次に、第１ゲート絶縁
膜、第２ゲート絶縁膜および第３ゲート絶縁膜の上層に
第１導電層を形成する。次に、第１トランジスタ形成領
域における第１導電層の上層に中間絶縁膜を形成する。
次に、第１トランジスタ形成領域における中間絶縁膜の
上層および第２トランジスタ形成領域と第３トランジス
タ形成領域における第１導電層の上層に第２導電層を形
成する。次に、第１トランジスタ形成領域において第２
導電層、中間絶縁膜および第１導電層をフローティング
ゲートおよびコントロールゲートパターンにパターン加
工し、第２トランジスタ形成領域において第２導電層お
よび第１導電層を第２ゲート電極パターンにパターン加
工し、第３トランジスタ形成領域において第２導電層お
よび第１導電層を第３ゲート電極パターンにパターン加
工する。次に、第１チャネル形成領域に接続する第１ソ
ース・ドレイン領域と、第２チャネル形成領域に接続す
る第２ソース・ドレイン領域と、第３チャネル形成領域
に接続する第３ソース・ドレイン領域とを形成する。
【００２１】上記の半導体不揮発性記憶装置の製造方法
によれば、第１トランジスタ形成領域に、コントロール
ゲート（第２導電層）と半導体基板中のチャネル形成領
域の間に、フローティングゲート（第１導電層）を有す
る第１トランジスタ（メモリトランジスタ）を形成す
る。また、第２トランジスタ形成領域に、第２導電層お
よび第１導電層の積層体を第２ゲート電極とする第２ト
ランジスタ（高電圧駆動型トランジスタ）を形成する。
また、第３トランジスタ形成領域に、第２導電層および
第１導電層の積層体を第３ゲート電極とする第３トラン
ジスタ（低電圧駆動型トランジスタ）を形成する。
によれば、第１トランジスタ形成領域に、コントロール
ゲート（第２導電層）と半導体基板中のチャネル形成領
域の間に、フローティングゲート（第１導電層）を有す
る第１トランジスタ（メモリトランジスタ）を形成す
る。また、第２トランジスタ形成領域に、第２導電層お
よび第１導電層の積層体を第２ゲート電極とする第２ト
ランジスタ（高電圧駆動型トランジスタ）を形成する。
また、第３トランジスタ形成領域に、第２導電層および
第１導電層の積層体を第３ゲート電極とする第３トラン
ジスタ（低電圧駆動型トランジスタ）を形成する。
【００２２】上記の半導体不揮発性記憶装置の製造方法
によれば、従来方法で必要であった高電圧駆動型トラン
ジスタおよび低電圧駆動型トランジスタの形成領域にお
ける第１導電層を除去するためのマスク形成工程および
エッチング工程、メモリセルトランジスタのゲート電極
（フローティングゲートとコントロールゲート）と高電
圧駆動型トランジスタおよび低電圧駆動型トランジスタ
のゲート電極をパターン加工するためのそれぞれ独立し
たマスク形成工程およびエッチング工程などを省略し、
製造工程を簡略化して製造することが可能であるので、
製造コストを削減することができる。また、メモリトラ
ンジスタのフローティングゲートを形成する前に高電圧
駆動型トランジスタおよび低電圧駆動型トランジスタの
ゲート絶縁膜の形成を行い、また、高電圧および低電圧
駆動型トランジスタのゲート電極パターン加工における
プラズマエッチング処理を削減できるので、これらの処
理における高温熱処理によるストレスの発生や不純物の
拡散などによるメモリトランジスタのゲート絶縁膜（ト
ンネル絶縁膜）の劣化を回避することができ、信頼性を
確保した半導体不揮発性記憶装置を製造することができ
る。
によれば、従来方法で必要であった高電圧駆動型トラン
ジスタおよび低電圧駆動型トランジスタの形成領域にお
ける第１導電層を除去するためのマスク形成工程および
エッチング工程、メモリセルトランジスタのゲート電極
（フローティングゲートとコントロールゲート）と高電
圧駆動型トランジスタおよび低電圧駆動型トランジスタ
のゲート電極をパターン加工するためのそれぞれ独立し
たマスク形成工程およびエッチング工程などを省略し、
製造工程を簡略化して製造することが可能であるので、
製造コストを削減することができる。また、メモリトラ
ンジスタのフローティングゲートを形成する前に高電圧
駆動型トランジスタおよび低電圧駆動型トランジスタの
ゲート絶縁膜の形成を行い、また、高電圧および低電圧
駆動型トランジスタのゲート電極パターン加工における
プラズマエッチング処理を削減できるので、これらの処
理における高温熱処理によるストレスの発生や不純物の
拡散などによるメモリトランジスタのゲート絶縁膜（ト
ンネル絶縁膜）の劣化を回避することができ、信頼性を
確保した半導体不揮発性記憶装置を製造することができ
る。
【００２３】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記中間絶縁膜を形成する工程
においては、前記第１トランジスタ形成領域、前記第２
トランジスタ形成領域および前記第３トランジスタ形成
領域において、前記第１導電層の上層に全面に中間絶縁
膜を形成し、前記第１トランジスタ形成領域の中間絶縁
膜を残して前記第２トランジスタ形成領域および前記第
３トランジスタ形成領域において形成された前記中間絶
縁膜を除去する。これにより、第２トランジスタ形成領
域および第３トランジスタ形成領域において第１導電層
と第２導電層を積層して形成することが可能となる。
製造方法は、好適には、前記中間絶縁膜を形成する工程
においては、前記第１トランジスタ形成領域、前記第２
トランジスタ形成領域および前記第３トランジスタ形成
領域において、前記第１導電層の上層に全面に中間絶縁
膜を形成し、前記第１トランジスタ形成領域の中間絶縁
膜を残して前記第２トランジスタ形成領域および前記第
３トランジスタ形成領域において形成された前記中間絶
縁膜を除去する。これにより、第２トランジスタ形成領
域および第３トランジスタ形成領域において第１導電層
と第２導電層を積層して形成することが可能となる。
【００２４】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記第１ゲート絶縁膜および前
記第３ゲート絶縁膜を同時に形成する。これにより、製
造工程をさらに簡略化して製造することが可能となる。
製造方法は、好適には、前記第１ゲート絶縁膜および前
記第３ゲート絶縁膜を同時に形成する。これにより、製
造工程をさらに簡略化して製造することが可能となる。
【００２５】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記第１ゲート絶縁膜、第２ゲ
ート絶縁膜および前記第３ゲート絶縁膜を形成する工程
が、前記第１チャネル形成領域、前記第２チャネル形成
領域および前記第３チャネル形成領域において第２ゲー
ト絶縁膜の一部となる絶縁膜を形成する工程と、前記第
１チャネル形成領域および前記第３チャネル形成領域に
おける前記第２ゲート絶縁膜の一部となる絶縁膜を除去
する工程と、前記第２ゲート絶縁膜の一部となる絶縁膜
を厚膜化して第２ゲート絶縁膜を形成する工程とを含
む。これにより、第２ゲート絶縁膜を第１ゲート絶縁膜
および第３ゲート絶縁膜よりも厚膜にして形成すること
が可能となり、しかも第２ゲート絶縁膜の一部となる絶
縁膜を厚膜化する際に同時に第１ゲート絶縁膜および第
３ゲート絶縁膜を形成することも可能となる。
製造方法は、好適には、前記第１ゲート絶縁膜、第２ゲ
ート絶縁膜および前記第３ゲート絶縁膜を形成する工程
が、前記第１チャネル形成領域、前記第２チャネル形成
領域および前記第３チャネル形成領域において第２ゲー
ト絶縁膜の一部となる絶縁膜を形成する工程と、前記第
１チャネル形成領域および前記第３チャネル形成領域に
おける前記第２ゲート絶縁膜の一部となる絶縁膜を除去
する工程と、前記第２ゲート絶縁膜の一部となる絶縁膜
を厚膜化して第２ゲート絶縁膜を形成する工程とを含
む。これにより、第２ゲート絶縁膜を第１ゲート絶縁膜
および第３ゲート絶縁膜よりも厚膜にして形成すること
が可能となり、しかも第２ゲート絶縁膜の一部となる絶
縁膜を厚膜化する際に同時に第１ゲート絶縁膜および第
３ゲート絶縁膜を形成することも可能となる。
【００２６】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記第２ゲート絶縁膜の一部と
なる絶縁膜を厚膜化する工程において、同時に前記第１
ゲート絶縁膜および前記第３ゲート絶縁膜を形成する。
これにより、製造工程をさらに簡略化して製造すること
が可能となる。
製造方法は、好適には、前記第２ゲート絶縁膜の一部と
なる絶縁膜を厚膜化する工程において、同時に前記第１
ゲート絶縁膜および前記第３ゲート絶縁膜を形成する。
これにより、製造工程をさらに簡略化して製造すること
が可能となる。
【００２７】
【発明の実施の形態】以下に、本発明の半導体不揮発性
記憶装置およびその製造方法の実施の形態について、図
面を参照して下記に説明する。
記憶装置およびその製造方法の実施の形態について、図
面を参照して下記に説明する。
【００２８】本実施形態のフローティングゲート型の半
導体不揮発性記憶装置の断面図を図１に示す。例えばＬ
ＯＣＯＳ法などにより形成した図示しない素子分離絶縁
膜により分離された半導体基板１０の活性領域上に、メ
モリトランジスタ（ＭＴ）と、メモリトランジスタ（Ｍ
Ｔ）を駆動するための高電圧駆動型ＭＯＳトランジスタ
（ＨＴ）、ｎチャネル型低電圧駆動型ＭＯＳトランジス
タ（ＮＬＴ）およびｐチャネル型低電圧駆動型ＭＯＳト
ランジスタ（ＰＬＴ）がそれぞれ形成されている。
導体不揮発性記憶装置の断面図を図１に示す。例えばＬ
ＯＣＯＳ法などにより形成した図示しない素子分離絶縁
膜により分離された半導体基板１０の活性領域上に、メ
モリトランジスタ（ＭＴ）と、メモリトランジスタ（Ｍ
Ｔ）を駆動するための高電圧駆動型ＭＯＳトランジスタ
（ＨＴ）、ｎチャネル型低電圧駆動型ＭＯＳトランジス
タ（ＮＬＴ）およびｐチャネル型低電圧駆動型ＭＯＳト
ランジスタ（ＰＬＴ）がそれぞれ形成されている。
【００２９】上記のメモリトランジスタＭＴは、例えば
ｐ型半導体基板１０に形成されたｎ型ウェル１１中のｐ
型ウェル１２にチャネル形成領域を有している。チャネ
ル形成領域の上層に例えば１０ｎｍ程度の膜厚の第１ゲ
ート絶縁膜（トンネル絶縁膜）２２が形成されており、
その上層に例えばポリシリコンからなり、フローティン
グゲートとなる第１導電層３０が形成されている。その
上層に、例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜の積
層体）である中間絶縁膜２４が形成されている。その上
層に、例えばポリシリコンからなる下側第２導電層３１
とタングステンシリサイドからなる上側第２導電層３２
との積層体であるポリサイド構造のコントロールゲート
３４が形成されている。これらゲート電極の両側部にサ
イドウォール絶縁膜２５が形成され、また、ｐ型ウェル
１２中にはｎ型の導電性不純物を含有するｎ型ソース・
ドレイン拡散層１３が形成されている。以上で、メモリ
トランジスタＭＴが構成されている。
ｐ型半導体基板１０に形成されたｎ型ウェル１１中のｐ
型ウェル１２にチャネル形成領域を有している。チャネ
ル形成領域の上層に例えば１０ｎｍ程度の膜厚の第１ゲ
ート絶縁膜（トンネル絶縁膜）２２が形成されており、
その上層に例えばポリシリコンからなり、フローティン
グゲートとなる第１導電層３０が形成されている。その
上層に、例えばＯＮＯ膜（酸化膜−窒化膜−酸化膜の積
層体）である中間絶縁膜２４が形成されている。その上
層に、例えばポリシリコンからなる下側第２導電層３１
とタングステンシリサイドからなる上側第２導電層３２
との積層体であるポリサイド構造のコントロールゲート
３４が形成されている。これらゲート電極の両側部にサ
イドウォール絶縁膜２５が形成され、また、ｐ型ウェル
１２中にはｎ型の導電性不純物を含有するｎ型ソース・
ドレイン拡散層１３が形成されている。以上で、メモリ
トランジスタＭＴが構成されている。
【００３０】上記の高電圧駆動型トランジスタＨＴは、
例えばＶｐｐ程度の高電圧が印加されて使用され、例え
ばｐ型半導体基板１０に直接チャネル形成領域を有して
いる。チャネル形成領域の上層に例えば４０ｎｍ程度の
膜厚の第２ゲート絶縁膜２１が形成されており、その上
層に、例えばポリシリコンからなる第１導電層３０、例
えばポリシリコンからなる下側第２導電層３１およびタ
ングステンシリサイドからなる上側第２導電層３２が積
層して形成され、第１導電層３０、下側第２導電層３１
および上側第２導電層３２から第２ゲート電極３３が形
成されている。これらゲート電極の両側部にサイドウォ
ール絶縁膜２５が形成され、また、ｐ型半導体基板１０
中にはｎ型の導電性不純物を含有するｎ型ソース・ドレ
イン拡散層１３が形成されている。以上で、高電圧駆動
型トランジスタＨＴが構成されている。
例えばＶｐｐ程度の高電圧が印加されて使用され、例え
ばｐ型半導体基板１０に直接チャネル形成領域を有して
いる。チャネル形成領域の上層に例えば４０ｎｍ程度の
膜厚の第２ゲート絶縁膜２１が形成されており、その上
層に、例えばポリシリコンからなる第１導電層３０、例
えばポリシリコンからなる下側第２導電層３１およびタ
ングステンシリサイドからなる上側第２導電層３２が積
層して形成され、第１導電層３０、下側第２導電層３１
および上側第２導電層３２から第２ゲート電極３３が形
成されている。これらゲート電極の両側部にサイドウォ
ール絶縁膜２５が形成され、また、ｐ型半導体基板１０
中にはｎ型の導電性不純物を含有するｎ型ソース・ドレ
イン拡散層１３が形成されている。以上で、高電圧駆動
型トランジスタＨＴが構成されている。
【００３１】上記の低電圧駆動型トランジスタとして
は、ｎチャネル型の低電圧駆動型トランジスタＮＬＴ
と、ｐチャネル型の低電圧駆動型トランジスタＰＬＴが
形成されており、例えばＶｃｃ程度の低電圧が印加され
て使用される。ｎチャネル型の低電圧駆動型トランジス
タＮＬＴは、例えばｐ型半導体基板１０に形成されたｐ
型ウェル１２中にチャネル形成領域を有している。チャ
ネル形成領域の上層に例えば１０ｎｍ程度の膜厚の第３
ゲート絶縁膜２３が形成されており、その上層に、例え
ばポリシリコンからなる第１導電層３０、例えばポリシ
リコンからなる下側第２導電層３１およびタングステン
シリサイドからなる上側第２導電層３２が積層して形成
され、第１導電層３０、下側第２導電層３１および上側
第２導電層３２から第３ゲート電極３５が形成されてい
る。これらゲート電極の両側部にサイドウォール絶縁膜
２５が形成され、また、ｐ型ウェル１２中にはｎ型の導
電性不純物を含有するｎ型ソース・ドレイン拡散層１３
が形成されている。以上で、ｎチャネル型の低電圧駆動
型トランジスタＮＬＴが構成されている。一方、ｐチャ
ネル型の低電圧駆動型トランジスタＰＬＴはｐ型半導体
基板１０に形成されたｎ型ウェル１１中にチャネル形成
領域を有しており、ｐ型の導電性不純物を含有するｐ型
ソース・ドレイン拡散層１４を有する他は、ｎチャネル
型の低電圧駆動型トランジスタＮＬＴとほぼ同じであ
る。
は、ｎチャネル型の低電圧駆動型トランジスタＮＬＴ
と、ｐチャネル型の低電圧駆動型トランジスタＰＬＴが
形成されており、例えばＶｃｃ程度の低電圧が印加され
て使用される。ｎチャネル型の低電圧駆動型トランジス
タＮＬＴは、例えばｐ型半導体基板１０に形成されたｐ
型ウェル１２中にチャネル形成領域を有している。チャ
ネル形成領域の上層に例えば１０ｎｍ程度の膜厚の第３
ゲート絶縁膜２３が形成されており、その上層に、例え
ばポリシリコンからなる第１導電層３０、例えばポリシ
リコンからなる下側第２導電層３１およびタングステン
シリサイドからなる上側第２導電層３２が積層して形成
され、第１導電層３０、下側第２導電層３１および上側
第２導電層３２から第３ゲート電極３５が形成されてい
る。これらゲート電極の両側部にサイドウォール絶縁膜
２５が形成され、また、ｐ型ウェル１２中にはｎ型の導
電性不純物を含有するｎ型ソース・ドレイン拡散層１３
が形成されている。以上で、ｎチャネル型の低電圧駆動
型トランジスタＮＬＴが構成されている。一方、ｐチャ
ネル型の低電圧駆動型トランジスタＰＬＴはｐ型半導体
基板１０に形成されたｎ型ウェル１１中にチャネル形成
領域を有しており、ｐ型の導電性不純物を含有するｐ型
ソース・ドレイン拡散層１４を有する他は、ｎチャネル
型の低電圧駆動型トランジスタＮＬＴとほぼ同じであ
る。
【００３２】上記の半導体不揮発性記憶装置のメモリト
ランジスタにおいて、第１導電層３０は膜中に電荷を保
持するフローティングゲートとしての機能を持ち、ゲー
ト絶縁膜２２および中間絶縁膜２４などは電荷をフロー
ティングゲート中に閉じ込める役割を持つ。コントロー
ルゲート３４あるいはｎ型ソース・ドレイン拡散層１３
などに適当な電圧を印加すると、ファウラー・ノルドハ
イム型トンネル電流が生じ、第１ゲート絶縁膜２２を通
して半導体基板１０からフローティングゲートへ電荷が
注入され、あるいはフローティングゲートから半導体基
板１０へ電荷が放出される。例えば、コントロールゲー
ト３１に高電位を印加し、ｎ型ソース・ドレイン拡散層
１３に接地電位を印加することなどで基板からフローテ
ィングゲートへ電荷が注入される。
ランジスタにおいて、第１導電層３０は膜中に電荷を保
持するフローティングゲートとしての機能を持ち、ゲー
ト絶縁膜２２および中間絶縁膜２４などは電荷をフロー
ティングゲート中に閉じ込める役割を持つ。コントロー
ルゲート３４あるいはｎ型ソース・ドレイン拡散層１３
などに適当な電圧を印加すると、ファウラー・ノルドハ
イム型トンネル電流が生じ、第１ゲート絶縁膜２２を通
して半導体基板１０からフローティングゲートへ電荷が
注入され、あるいはフローティングゲートから半導体基
板１０へ電荷が放出される。例えば、コントロールゲー
ト３１に高電位を印加し、ｎ型ソース・ドレイン拡散層
１３に接地電位を印加することなどで基板からフローテ
ィングゲートへ電荷が注入される。
【００３３】上記のようにフローティングゲート中に電
荷が蓄積されると、この蓄積電荷による電界が発生する
ため、トランジスタの閾値電圧が変化する。この変化に
よりデータの記憶が可能となる。例えば、フローティン
グゲート中に電子を蓄積することでデータの消去を行
い、また、フローティングゲート中に蓄積した電子を放
出することでデータを書き込みすることができる。
荷が蓄積されると、この蓄積電荷による電界が発生する
ため、トランジスタの閾値電圧が変化する。この変化に
よりデータの記憶が可能となる。例えば、フローティン
グゲート中に電子を蓄積することでデータの消去を行
い、また、フローティングゲート中に蓄積した電子を放
出することでデータを書き込みすることができる。
【００３４】また、高電圧駆動型ＭＯＳトランジスタ
（ＨＴ）のゲート絶縁膜（第２ゲート絶縁膜）２１は、
メモリトランジスタ（ＭＴ）のゲート絶縁膜（第１ゲー
ト絶縁膜）２２および低電圧駆動型ＭＯＳトランジスタ
のゲート絶縁膜（第３ゲート絶縁膜）２３よりも厚膜に
形成されており、印加される高電圧に耐えられるように
設計されている。
（ＨＴ）のゲート絶縁膜（第２ゲート絶縁膜）２１は、
メモリトランジスタ（ＭＴ）のゲート絶縁膜（第１ゲー
ト絶縁膜）２２および低電圧駆動型ＭＯＳトランジスタ
のゲート絶縁膜（第３ゲート絶縁膜）２３よりも厚膜に
形成されており、印加される高電圧に耐えられるように
設計されている。
【００３５】かかる構造の半導体不揮発性記憶装置は、
高電圧駆動型トランジスタ（ＨＴ）および低電圧駆動型
トランジスタ（ＮＬＴ，ＰＬＴ）のゲート電極（第２ゲ
ート電極３３および第３ゲート電極３５）は、それぞれ
メモリトランジスタにおいてフローティングゲートとな
る第１導電層３０とコントロールゲートとなる第２導電
層（３１，３２）を積層して形成されている。従って、
従来よりも工程を簡略化して製造することが可能な構造
となっており、製造コストを削減することができる。ま
た、上記の構造の半導体不揮発性記憶装置を製造するた
めには、メモリトランジスタのフローティングゲート
（第１導電層）３０を形成した後に高電圧駆動型トラン
ジスタおよび低電圧駆動型トランジスタのゲート絶縁膜
の形成およびエッチング工程などを行うための高温熱処
理やプラズマエッチング処理を行う必要がなくなるの
で、上記の各処理に起因するメモリトランジスタの特性
の劣化は回避することができ、信頼性を確保することが
できる。
高電圧駆動型トランジスタ（ＨＴ）および低電圧駆動型
トランジスタ（ＮＬＴ，ＰＬＴ）のゲート電極（第２ゲ
ート電極３３および第３ゲート電極３５）は、それぞれ
メモリトランジスタにおいてフローティングゲートとな
る第１導電層３０とコントロールゲートとなる第２導電
層（３１，３２）を積層して形成されている。従って、
従来よりも工程を簡略化して製造することが可能な構造
となっており、製造コストを削減することができる。ま
た、上記の構造の半導体不揮発性記憶装置を製造するた
めには、メモリトランジスタのフローティングゲート
（第１導電層）３０を形成した後に高電圧駆動型トラン
ジスタおよび低電圧駆動型トランジスタのゲート絶縁膜
の形成およびエッチング工程などを行うための高温熱処
理やプラズマエッチング処理を行う必要がなくなるの
で、上記の各処理に起因するメモリトランジスタの特性
の劣化は回避することができ、信頼性を確保することが
できる。
【００３６】上記の本実施形態の半導体不揮発性記憶装
置の製造方法について説明する。まず図２に示すよう
に、例えばｐ型半導体基板１０に例えばＬＯＣＯＳ法な
どにより図示しない素子分離絶縁膜を形成して、基板１
０上にメモリトランジスタ（以下ＭＴと略）形成領域、
高電圧駆動型トランジスタ（以下ＨＴと略）形成領域、
ｎチャネル型低電圧駆動型トランジスタ（以下ＮＬＴと
略）形成領域およびｐチャネル型低電圧駆動型トランジ
スタ（以下ＰＬＴと略）形成領域を形成する。次に、Ｍ
Ｔ形成領域およびＰＬＴ形成領域を開口したレジスト膜
をパターニング形成し、リンなどのｎ型の導電性不純物
をイオン注入し、ＭＴ形成領域およびＰＬＴ形成領域に
ｎ型ウェル１１を形成する。次に、ＭＴ形成領域および
ＮＬＴ形成領域を開口したレジスト膜をパターニング形
成し、ホウ素などのｐ型の導電性不純物をイオン注入
し、ＭＴ形成領域のｎ型ウェル１１中およびＮＬＴ形成
領域にｐ型ウェル１２を形成する。次に、例えば熱酸化
法により、例えば３０ｎｍの膜厚で酸化膜２０を形成す
る。
置の製造方法について説明する。まず図２に示すよう
に、例えばｐ型半導体基板１０に例えばＬＯＣＯＳ法な
どにより図示しない素子分離絶縁膜を形成して、基板１
０上にメモリトランジスタ（以下ＭＴと略）形成領域、
高電圧駆動型トランジスタ（以下ＨＴと略）形成領域、
ｎチャネル型低電圧駆動型トランジスタ（以下ＮＬＴと
略）形成領域およびｐチャネル型低電圧駆動型トランジ
スタ（以下ＰＬＴと略）形成領域を形成する。次に、Ｍ
Ｔ形成領域およびＰＬＴ形成領域を開口したレジスト膜
をパターニング形成し、リンなどのｎ型の導電性不純物
をイオン注入し、ＭＴ形成領域およびＰＬＴ形成領域に
ｎ型ウェル１１を形成する。次に、ＭＴ形成領域および
ＮＬＴ形成領域を開口したレジスト膜をパターニング形
成し、ホウ素などのｐ型の導電性不純物をイオン注入
し、ＭＴ形成領域のｎ型ウェル１１中およびＮＬＴ形成
領域にｐ型ウェル１２を形成する。次に、例えば熱酸化
法により、例えば３０ｎｍの膜厚で酸化膜２０を形成す
る。
【００３７】次に、図３に示すように、フォトリソグラ
フィー工程によりＨＴ形成領域を保護するレジスト膜Ｒ
１をパターニング形成し、例えばＲＩＥ（反応性イオン
エッチング）などのエッチングを施し、ＭＴ形成領域、
ＮＬＴ形成領域およびＰＬＴ形成領域の酸化膜２０を除
去する。
フィー工程によりＨＴ形成領域を保護するレジスト膜Ｒ
１をパターニング形成し、例えばＲＩＥ（反応性イオン
エッチング）などのエッチングを施し、ＭＴ形成領域、
ＮＬＴ形成領域およびＰＬＴ形成領域の酸化膜２０を除
去する。
【００３８】次に、図４に示すように、例えば熱酸化法
により、酸化膜２０の膜厚を１０ｎｍ分厚膜化し、４０
ｎｍの膜厚を有するＨＴ用のゲート絶縁膜（第２ゲート
絶縁膜）２１を形成する。この際、同時にＭＴ形成領
域、ＮＬＴ形成領域およびＰＬＴ形成領域においても１
０ｎｍの膜厚の酸化膜が成長し、ＭＴ形成領域において
第１ゲート絶縁膜（トンネル絶縁膜）２２を形成し、Ｎ
ＬＴ形成領域およびＰＬＴ形成領域において第３ゲート
絶縁膜２３を形成する。第１ゲート絶縁膜２２と第３ゲ
ート絶縁膜２３とが同じ膜厚に設計されているので、同
時に形成することが可能となっている。第１ゲート絶縁
膜２２と第３ゲート絶縁膜２３を膜厚を変えて形成する
場合には、上記の工程（レジスト膜の形成工程、レジス
ト膜で保護されていない領域のゲート絶縁膜のエッチン
グ除去工程、全面での熱酸化工程）を繰り返すことによ
りそれぞれ膜厚の異なるゲート絶縁膜を形成することが
できる。
により、酸化膜２０の膜厚を１０ｎｍ分厚膜化し、４０
ｎｍの膜厚を有するＨＴ用のゲート絶縁膜（第２ゲート
絶縁膜）２１を形成する。この際、同時にＭＴ形成領
域、ＮＬＴ形成領域およびＰＬＴ形成領域においても１
０ｎｍの膜厚の酸化膜が成長し、ＭＴ形成領域において
第１ゲート絶縁膜（トンネル絶縁膜）２２を形成し、Ｎ
ＬＴ形成領域およびＰＬＴ形成領域において第３ゲート
絶縁膜２３を形成する。第１ゲート絶縁膜２２と第３ゲ
ート絶縁膜２３とが同じ膜厚に設計されているので、同
時に形成することが可能となっている。第１ゲート絶縁
膜２２と第３ゲート絶縁膜２３を膜厚を変えて形成する
場合には、上記の工程（レジスト膜の形成工程、レジス
ト膜で保護されていない領域のゲート絶縁膜のエッチン
グ除去工程、全面での熱酸化工程）を繰り返すことによ
りそれぞれ膜厚の異なるゲート絶縁膜を形成することが
できる。
【００３９】次に、図５に示すように、ＭＴ形成領域、
ＨＴ形成領域、ＮＬＴ形成領域およびＰＬＴ形成領域に
全面に例えばＣＶＤ法(Chemical Vapor Deposition) 法
によりポリシリコンを約１００ｎｍの膜厚で堆積させ、
後に形成するコントロールゲートの配線方向の分割を行
うパターニングを行って、第１導電層３０を形成する。
次に、第１導電層３０の上層に例えばＣＶＤ法によりＯ
ＮＯ膜（酸化膜−窒化膜−酸化膜の積層体）を堆積さ
せ、中間絶縁膜２４を形成する。
ＨＴ形成領域、ＮＬＴ形成領域およびＰＬＴ形成領域に
全面に例えばＣＶＤ法(Chemical Vapor Deposition) 法
によりポリシリコンを約１００ｎｍの膜厚で堆積させ、
後に形成するコントロールゲートの配線方向の分割を行
うパターニングを行って、第１導電層３０を形成する。
次に、第１導電層３０の上層に例えばＣＶＤ法によりＯ
ＮＯ膜（酸化膜−窒化膜−酸化膜の積層体）を堆積さ
せ、中間絶縁膜２４を形成する。
【００４０】次に、図６に示すように、フォトリソグラ
フィー工程によりＭＴ形成領域を保護するレジスト膜Ｒ
２をパターニング形成し、例えばＲＩＥなどのエッチン
グを施し、ＨＴ形成領域、ＮＬＴ形成領域およびＰＬＴ
形成領域の中間絶縁膜２４を除去する。
フィー工程によりＭＴ形成領域を保護するレジスト膜Ｒ
２をパターニング形成し、例えばＲＩＥなどのエッチン
グを施し、ＨＴ形成領域、ＮＬＴ形成領域およびＰＬＴ
形成領域の中間絶縁膜２４を除去する。
【００４１】次に、図７に示すように、ＭＴ形成領域に
おいては中間絶縁膜２４の上層に、ＨＴ形成領域、ＮＬ
Ｔ形成領域およびＰＬＴ形成領域においては第１導電層
３０の上層に、全面に例えばＣＶＤ法によりポリシリコ
ンを堆積させ、下側第２導電層３１を形成する。次に、
下側第２導電層３１の上層に例えばＣＶＤ法によりタン
グステンシリサイドを堆積させ、上側第２導電層３２を
形成する。ＨＴ形成領域、ＮＬＴ形成領域およびＰＬＴ
形成領域においては第１導電層３０と第２導電層が積層
され、接続されることとなる。
おいては中間絶縁膜２４の上層に、ＨＴ形成領域、ＮＬ
Ｔ形成領域およびＰＬＴ形成領域においては第１導電層
３０の上層に、全面に例えばＣＶＤ法によりポリシリコ
ンを堆積させ、下側第２導電層３１を形成する。次に、
下側第２導電層３１の上層に例えばＣＶＤ法によりタン
グステンシリサイドを堆積させ、上側第２導電層３２を
形成する。ＨＴ形成領域、ＮＬＴ形成領域およびＰＬＴ
形成領域においては第１導電層３０と第２導電層が積層
され、接続されることとなる。
【００４２】次に、図８に示すように、ＭＴのコントロ
ールゲート配線パターン、ＨＴ、ＮＬＴおよびＰＬＴの
ゲート電極の配線パターンを有するレジスト膜Ｒ３をフ
ォトリソグラフィー工程により形成し、プラズマエッチ
ングなどのエッチングを施して、第１導電層３０、中間
絶縁膜２４、下側第２導電層３１および上側第２導電層
３２をパターニング加工する。これにより、ＭＴ形成領
域においては、第１導電層３０をフローティングゲート
とし、第２導電層（３１，３２）をコントロールゲート
３４とすることができる。また、ＨＴ形成領域において
は、第１導電層３０および第２導電層（３１，３２）を
積層させて形成した第２ゲート電極３３とすることがで
きる。また、ＮＬＴ形成領域およびＰＬＴ形成領域にお
いて、第１導電層３０および第２導電層（３１，３２）
を積層させて形成した第３ゲート電極３５とすることが
できる。
ールゲート配線パターン、ＨＴ、ＮＬＴおよびＰＬＴの
ゲート電極の配線パターンを有するレジスト膜Ｒ３をフ
ォトリソグラフィー工程により形成し、プラズマエッチ
ングなどのエッチングを施して、第１導電層３０、中間
絶縁膜２４、下側第２導電層３１および上側第２導電層
３２をパターニング加工する。これにより、ＭＴ形成領
域においては、第１導電層３０をフローティングゲート
とし、第２導電層（３１，３２）をコントロールゲート
３４とすることができる。また、ＨＴ形成領域において
は、第１導電層３０および第２導電層（３１，３２）を
積層させて形成した第２ゲート電極３３とすることがで
きる。また、ＮＬＴ形成領域およびＰＬＴ形成領域にお
いて、第１導電層３０および第２導電層（３１，３２）
を積層させて形成した第３ゲート電極３５とすることが
できる。
【００４３】次に、ＭＴ形成領域においては、コントロ
ールゲート３４をマスクとして、例えばリンなどのｎ型
の導電性不純物をイオン注入し、ｎ型ソース・ドレイン
拡散層１３を形成してメモリトランジスタＭＴを完成さ
せる。ＨＴ形成領域においては、第２ゲート電極３３を
マスクとして例えばリンなどのｎ型の導電性不純物をイ
オン注入し、ｎ型ソース・ドレイン拡散層１３を形成し
て高電圧駆動型トランジスタＨＴを完成させる。ＮＬＴ
形成領域においては、第３ゲート電極３３をマスクとし
て例えばリンなどのｎ型の導電性不純物をイオン注入
し、ｎ型ソース・ドレイン拡散層１３を形成してｎチャ
ネル型低電圧駆動型トランジスタＮＬＴを完成させる。
ＰＬＴ形成領域においては、第３ゲート電極３３をマス
クとして例えばホウ素などのｐ型の導電性不純物をイオ
ン注入し、ｐ型ソース・ドレイン拡散層１４を形成して
ｐチャネル型低電圧駆動型トランジスタＰＬＴを完成さ
せる。次に、例えばＣＶＤ法により酸化シリコンを堆積
させ、ＲＩＥなどにより全面にエッチバックして上記の
ゲート電極の両側部のサイドウォール絶縁膜２５を形成
する。上記の各ソース・ドレイン拡散層の形成におい
て、サイドウォール絶縁膜の形成前後にイオン注入して
ＬＤＤ（Lightly Doped Drain ）構造のソース・ドレイ
ン拡散層とすることもできる。以上のようにして、図１
に示す半導体不揮発性記憶装置とすることができる。
ールゲート３４をマスクとして、例えばリンなどのｎ型
の導電性不純物をイオン注入し、ｎ型ソース・ドレイン
拡散層１３を形成してメモリトランジスタＭＴを完成さ
せる。ＨＴ形成領域においては、第２ゲート電極３３を
マスクとして例えばリンなどのｎ型の導電性不純物をイ
オン注入し、ｎ型ソース・ドレイン拡散層１３を形成し
て高電圧駆動型トランジスタＨＴを完成させる。ＮＬＴ
形成領域においては、第３ゲート電極３３をマスクとし
て例えばリンなどのｎ型の導電性不純物をイオン注入
し、ｎ型ソース・ドレイン拡散層１３を形成してｎチャ
ネル型低電圧駆動型トランジスタＮＬＴを完成させる。
ＰＬＴ形成領域においては、第３ゲート電極３３をマス
クとして例えばホウ素などのｐ型の導電性不純物をイオ
ン注入し、ｐ型ソース・ドレイン拡散層１４を形成して
ｐチャネル型低電圧駆動型トランジスタＰＬＴを完成さ
せる。次に、例えばＣＶＤ法により酸化シリコンを堆積
させ、ＲＩＥなどにより全面にエッチバックして上記の
ゲート電極の両側部のサイドウォール絶縁膜２５を形成
する。上記の各ソース・ドレイン拡散層の形成におい
て、サイドウォール絶縁膜の形成前後にイオン注入して
ＬＤＤ（Lightly Doped Drain ）構造のソース・ドレイ
ン拡散層とすることもできる。以上のようにして、図１
に示す半導体不揮発性記憶装置とすることができる。
【００４４】上記の本実施形態の半導体不揮発性記憶装
置の製造方法によれば、従来方法で必要であった高電圧
駆動型トランジスタおよび低電圧駆動型トランジスタの
形成領域における第１導電層を除去するためのマスク形
成工程およびエッチング工程、メモリセルトランジスタ
のゲート電極（フローティングゲートとコントロールゲ
ート）と高電圧駆動型トランジスタおよび低電圧駆動型
トランジスタのゲート電極をパターン加工するためのそ
れぞれ独立したマスク形成工程およびエッチング工程な
どを省略し、製造工程を簡略化して製造することが可能
であるので、製造コストを削減することができる。ま
た、メモリトランジスタのフローティングゲートを形成
する前に高電圧駆動型トランジスタおよび低電圧駆動型
トランジスタのゲート絶縁膜の形成を行い、また、高電
圧および低電圧駆動型トランジスタのゲート電極パター
ン加工におけるプラズマエッチング処理を削減できるの
で、これらの処理における高温熱処理によるストレスの
発生や不純物の拡散などによるメモリトランジスタのゲ
ート絶縁膜（トンネル絶縁膜）の劣化を回避することが
でき、信頼性を確保した半導体不揮発性記憶装置を製造
することができる。
置の製造方法によれば、従来方法で必要であった高電圧
駆動型トランジスタおよび低電圧駆動型トランジスタの
形成領域における第１導電層を除去するためのマスク形
成工程およびエッチング工程、メモリセルトランジスタ
のゲート電極（フローティングゲートとコントロールゲ
ート）と高電圧駆動型トランジスタおよび低電圧駆動型
トランジスタのゲート電極をパターン加工するためのそ
れぞれ独立したマスク形成工程およびエッチング工程な
どを省略し、製造工程を簡略化して製造することが可能
であるので、製造コストを削減することができる。ま
た、メモリトランジスタのフローティングゲートを形成
する前に高電圧駆動型トランジスタおよび低電圧駆動型
トランジスタのゲート絶縁膜の形成を行い、また、高電
圧および低電圧駆動型トランジスタのゲート電極パター
ン加工におけるプラズマエッチング処理を削減できるの
で、これらの処理における高温熱処理によるストレスの
発生や不純物の拡散などによるメモリトランジスタのゲ
ート絶縁膜（トンネル絶縁膜）の劣化を回避することが
でき、信頼性を確保した半導体不揮発性記憶装置を製造
することができる。
【００４５】また、上記の本実施形態の半導体不揮発性
記憶装置の製造方法によれば、メモリトランジスタ、高
電圧駆動型トランジスタおよび低電圧駆動型トランジス
タの下地段差形状、それぞれのゲート電極をパターニン
グ形成する際の被エッチング膜厚がほぼ等しくなってい
るため、大きな段差によるフォトリソグラフィープロセ
スマージンの低下や、膜厚の相違によるエッチング条件
の相違などをなくし、メモリトランジスタ、高電圧駆動
型トランジスタおよび低電圧駆動型トランジスタのそれ
ぞれのゲート電極を同時にパターニング形成することが
可能となっている。
記憶装置の製造方法によれば、メモリトランジスタ、高
電圧駆動型トランジスタおよび低電圧駆動型トランジス
タの下地段差形状、それぞれのゲート電極をパターニン
グ形成する際の被エッチング膜厚がほぼ等しくなってい
るため、大きな段差によるフォトリソグラフィープロセ
スマージンの低下や、膜厚の相違によるエッチング条件
の相違などをなくし、メモリトランジスタ、高電圧駆動
型トランジスタおよび低電圧駆動型トランジスタのそれ
ぞれのゲート電極を同時にパターニング形成することが
可能となっている。
【００４６】上記の本実施形態の半導体不揮発性記憶装
置の製造方法においては、図９に示す装置のように、中
間絶縁膜２４を形成する際に、中間絶縁膜と例えば５０
ｎｍ程度の導電層（第３導電層）３６の積層体を形成す
ることができる。この場合、ＨＴ形成領域、ＮＬＴ形成
領域およびＰＬＴ形成領域において中間絶縁膜２４を除
去する際に、同領域の第３導電層３６も除去し、ＭＴ形
成領域に残った第３導電層３６はコントロールゲート３
４の一部となる。この第３導電層３６を形成すると、Ｈ
Ｔ形成領域、ＮＬＴ形成領域およびＰＬＴ形成領域にお
いて中間絶縁膜２４を除去した時点でＭＴ形成領域の中
間絶縁膜２４が第３導電層３６で覆われているため、こ
れをマスクとして、ＨＴ形成領域、ＮＬＴ形成領域およ
びＰＬＴ形成領域において第１導電層３０の上面に形成
された自然酸化膜をエッチング除去することが可能とな
り、ＨＴ形成領域、ＮＬＴ形成領域およびＰＬＴ形成領
域における第１導電層３０と第２導電層（３１，３２）
の電気的な接続を安定化することができる。
置の製造方法においては、図９に示す装置のように、中
間絶縁膜２４を形成する際に、中間絶縁膜と例えば５０
ｎｍ程度の導電層（第３導電層）３６の積層体を形成す
ることができる。この場合、ＨＴ形成領域、ＮＬＴ形成
領域およびＰＬＴ形成領域において中間絶縁膜２４を除
去する際に、同領域の第３導電層３６も除去し、ＭＴ形
成領域に残った第３導電層３６はコントロールゲート３
４の一部となる。この第３導電層３６を形成すると、Ｈ
Ｔ形成領域、ＮＬＴ形成領域およびＰＬＴ形成領域にお
いて中間絶縁膜２４を除去した時点でＭＴ形成領域の中
間絶縁膜２４が第３導電層３６で覆われているため、こ
れをマスクとして、ＨＴ形成領域、ＮＬＴ形成領域およ
びＰＬＴ形成領域において第１導電層３０の上面に形成
された自然酸化膜をエッチング除去することが可能とな
り、ＨＴ形成領域、ＮＬＴ形成領域およびＰＬＴ形成領
域における第１導電層３０と第２導電層（３１，３２）
の電気的な接続を安定化することができる。
【００４７】本発明の半導体不揮発性記憶装置は、上記
の実施の形態に限定されない。例えば、フローティング
ゲートはポリシリコンの１層構成としているが、多層構
成とすることができる。ソース・ドレイン拡散層は、Ｌ
ＤＤ構造などの種々の構造を採用することができる。半
導体記憶装置としてはＮＡＮＤ型やＡＮＤ型などとする
ことができ、また、ＤＩＮＯＲ型とすることもできる。
電荷の電荷蓄積層への注入は、データの書き込み、消去
のどちらに相当する場合でも構わない。その他、本発明
の要旨を逸脱しない範囲で、種々の変更が可能である。
の実施の形態に限定されない。例えば、フローティング
ゲートはポリシリコンの１層構成としているが、多層構
成とすることができる。ソース・ドレイン拡散層は、Ｌ
ＤＤ構造などの種々の構造を採用することができる。半
導体記憶装置としてはＮＡＮＤ型やＡＮＤ型などとする
ことができ、また、ＤＩＮＯＲ型とすることもできる。
電荷の電荷蓄積層への注入は、データの書き込み、消去
のどちらに相当する場合でも構わない。その他、本発明
の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４８】
【発明の効果】本発明の半導体不揮発性記憶装置によれ
ば、従来よりも工程を簡略化して製造することが可能な
構造となっており、製造コストを削減することができ、
また、高温熱処理やプラズマエッチング処理に起因する
メモリトランジスタの特性の劣化は回避することがで
き、信頼性を確保することができる。
ば、従来よりも工程を簡略化して製造することが可能な
構造となっており、製造コストを削減することができ、
また、高温熱処理やプラズマエッチング処理に起因する
メモリトランジスタの特性の劣化は回避することがで
き、信頼性を確保することができる。
【００４９】また、本発明の半導体不揮発性記憶装置の
製造方法によれば、上記の本発明の半導体不揮発性記憶
装置を製造することができ、製造工程を簡略化して製造
することが可能であるので、製造コストを削減すること
ができ、また、高温熱処理やプラズマエッチング処理に
よるメモリトランジスタのゲート絶縁膜（トンネル絶縁
膜）の劣化を回避することができ、信頼性を確保した半
導体不揮発性記憶装置を製造することができる。
製造方法によれば、上記の本発明の半導体不揮発性記憶
装置を製造することができ、製造工程を簡略化して製造
することが可能であるので、製造コストを削減すること
ができ、また、高温熱処理やプラズマエッチング処理に
よるメモリトランジスタのゲート絶縁膜（トンネル絶縁
膜）の劣化を回避することができ、信頼性を確保した半
導体不揮発性記憶装置を製造することができる。
【図１】図１は実施形態にかかる半導体不揮発性記憶装
置の断面図である。
置の断面図である。
【図２】図２は実施形態にかかる半導体不揮発性記憶装
置の製造方法の製造工程を示す断面図であり、酸化膜を
形成する工程までを示す。
置の製造方法の製造工程を示す断面図であり、酸化膜を
形成する工程までを示す。
【図３】図３は図２の続きの工程を示し、高電圧駆動型
トランジスタ形成領域を除く領域の酸化膜を除去する工
程までを示す。
トランジスタ形成領域を除く領域の酸化膜を除去する工
程までを示す。
【図４】図４は図３の続きの工程を示し、高電圧駆動型
トランジスタ形成領域の酸化膜を厚膜化し、高電圧駆動
型トランジスタ形成領域を除く領域において酸化膜を形
成する工程までを示す。
トランジスタ形成領域の酸化膜を厚膜化し、高電圧駆動
型トランジスタ形成領域を除く領域において酸化膜を形
成する工程までを示す。
【図５】図５は図４の続きの工程を示し、中間絶縁膜を
形成する工程までを示す。
形成する工程までを示す。
【図６】図６は図５の続きの工程を示し、メモリトラン
ジスタ形成領域を除く領域の中間絶縁膜を除去する工程
までを示す。
ジスタ形成領域を除く領域の中間絶縁膜を除去する工程
までを示す。
【図７】図７は図６の続きの工程を示し、第２導電層を
形成する工程までを示す。
形成する工程までを示す。
【図８】図８は図７の続きの工程を示し、各トランジス
タのゲート電極をパターン加工する工程までを示す。
タのゲート電極をパターン加工する工程までを示す。
【図９】図９は本実施形態にかかる半導体不揮発性記憶
装置の変形例の断面図である。
装置の変形例の断面図である。
【図１０】図１０は従来例にかかる半導体不揮発性記憶
装置の断面図である。
装置の断面図である。
１０…ｐ型半導体基板、１１…ｎ型ウェル、１２…ｐ型
ウェル、１３…ｎ型ソース・ドレイン拡散層、１４…ｐ
型ソース・ドレイン拡散層、２０…酸化膜、２１…第２
ゲート絶縁膜、２２…第１ゲート絶縁膜、２３…第３ゲ
ート絶縁膜、２４…中間絶縁膜、２５…サイドウォール
絶縁膜、３０…第１導電層、３１…下側第２導電層、３
２…上側第２導電層、３３…第２ゲート電極、３４…コ
ントロールゲート、３５…第３ゲート電極、３６…第３
導電層、Ｒ１〜Ｒ３…レジスト膜、ＭＴ…メモリトラン
ジスタ、ＨＴ…高電圧駆動型トランジスタ、ＮＬＴ…ｎ
チャネル型低電圧駆動型トランジスタ、ＰＬＴ…ｐチャ
ネル型低電圧駆動型トランジスタ。
ウェル、１３…ｎ型ソース・ドレイン拡散層、１４…ｐ
型ソース・ドレイン拡散層、２０…酸化膜、２１…第２
ゲート絶縁膜、２２…第１ゲート絶縁膜、２３…第３ゲ
ート絶縁膜、２４…中間絶縁膜、２５…サイドウォール
絶縁膜、３０…第１導電層、３１…下側第２導電層、３
２…上側第２導電層、３３…第２ゲート電極、３４…コ
ントロールゲート、３５…第３ゲート電極、３６…第３
導電層、Ｒ１〜Ｒ３…レジスト膜、ＭＴ…メモリトラン
ジスタ、ＨＴ…高電圧駆動型トランジスタ、ＮＬＴ…ｎ
チャネル型低電圧駆動型トランジスタ、ＰＬＴ…ｐチャ
ネル型低電圧駆動型トランジスタ。
Claims (9)
- 【請求項１】半導体基板上に、第１トランジスタと、前
記第１トランジスタを駆動するための第２トランジスタ
および第３トランジスタを有する半導体不揮発性記憶装
置であって、 前記第１トランジスタが、前記半導体基板の第１トラン
ジスタ用の第１チャネル形成領域の上層に形成された第
１ゲート絶縁膜と、前記第１ゲート絶縁膜の上層に形成
され、フローティングゲートとなる第１導電層と、前記
第１導電層の上層に形成された中間絶縁膜と、前記中間
絶縁膜の上層に形成され、コントロールゲートとなる第
２導電層と、前記第１チャネル形成領域に接続する第１
ソース・ドレイン領域とを有するメモリトランジスタで
あり、 前記第２トランジスタが、前記半導体基板の第２トラン
ジスタ用の第２チャネル形成領域の上層に形成され、前
記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜
と、前記第２ゲート絶縁膜の上層に形成され、前記第１
導電層と前記第１導電層に接続して形成された前記第２
導電層とを有する第２ゲート電極と、前記第２チャネル
形成領域に接続する第２ソース・ドレイン領域とを有す
る高電圧駆動型トランジスタであり、 前記第３トランジスタが、前記半導体基板の第３トラン
ジスタ用の第３チャネル形成領域の上層に形成され、前
記第２ゲート絶縁膜よりも膜厚の薄い第３ゲート絶縁膜
と、前記第３ゲート絶縁膜の上層に形成され、前記第１
導電層と前記第１導電層に接続して形成された前記第２
導電層とを有する第３ゲート電極と、前記第３チャネル
形成領域に接続する第３ソース・ドレイン領域とを有す
る低電圧駆動型トランジスタである半導体不揮発性記憶
装置。 - 【請求項２】前記第２ゲート電極においては前記第１導
電層と前記第２導電層が積層して形成されており、 前記第３ゲート電極においては前記第１導電層と前記第
２導電層が積層して形成されている請求項１記載の半導
体不揮発性記憶装置。 - 【請求項３】前記第１ゲート絶縁膜と前記第３ゲート絶
縁膜が同じ膜厚である請求項１記載の半導体不揮発性記
憶装置。 - 【請求項４】前記第３トランジスタとして、ｎチャネル
型トランジスタとｐチャネル型トランジスタを有する請
求項１記載の半導体不揮発性記憶装置。 - 【請求項５】半導体基板上に、メモリトランジスタであ
る第１トランジスタと、前記第１トランジスタを駆動す
るための高電圧駆動型トランジスタである第２トランジ
スタおよび低電圧駆動型トランジスタである第３トラン
ジスタを有する半導体不揮発性記憶装置の製造方法であ
って、 前記半導体基板の第１トランジスタ形成領域に第１チャ
ネル形成領域を形成し、第２トランジスタ形成領域に第
２チャネル形成領域を形成し、第３トランジスタ形成領
域に第３チャネル形成領域を形成する工程と、 前記第１チャネル形成領域の上層に第１ゲート絶縁膜を
形成し、前記第２チャネル形成領域の上層に前記第１ゲ
ート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜を形成
し、前記第３チャネル形成領域の上層に前記第２ゲート
絶縁膜よりも膜厚の薄い第３ゲート絶縁膜を形成する工
程と、 前記第１ゲート絶縁膜、前記第２ゲート絶縁膜および前
記第３ゲート絶縁膜の上層に第１導電層を形成する工程
と、 前記第１トランジスタ形成領域における前記第１導電層
の上層に中間絶縁膜を形成する工程と、 前記第１トランジスタ形成領域における前記中間絶縁膜
の上層および前記第２トランジスタ形成領域と前記第３
トランジスタ形成領域における前記第１導電層の上層に
第２導電層を形成する工程と、 前記第１トランジスタ形成領域において前記第２導電
層、前記中間絶縁膜および前記第１導電層をフローティ
ングゲートおよびコントロールゲートパターンにパター
ン加工し、前記第２トランジスタ形成領域において前記
第２導電層および前記第１導電層を第２ゲート電極パタ
ーンにパターン加工し、前記第３トランジスタ形成領域
において前記第２導電層および前記第１導電層を第３ゲ
ート電極パターンにパターン加工する工程と、 前記第１チャネル形成領域に接続する第１ソース・ドレ
イン領域と、前記第２チャネル形成領域に接続する第２
ソース・ドレイン領域と、前記第３チャネル形成領域に
接続する第３ソース・ドレイン領域とを形成する工程と
を有する半導体不揮発性記憶装置の製造方法。 - 【請求項６】前記中間絶縁膜を形成する工程において
は、前記第１トランジスタ形成領域、前記第２トランジ
スタ形成領域および前記第３トランジスタ形成領域にお
いて、前記第１導電層の上層に全面に中間絶縁膜を形成
し、前記第１トランジスタ形成領域の中間絶縁膜を残し
て前記第２トランジスタ形成領域および前記第３トラン
ジスタ形成領域において形成された前記中間絶縁膜を除
去する請求項５記載の半導体不揮発性記憶装置の製造方
法。 - 【請求項７】前記第１ゲート絶縁膜および前記第３ゲー
ト絶縁膜を同時に形成する請求項５記載の半導体不揮発
性記憶装置の製造方法。 - 【請求項８】前記第１ゲート絶縁膜、第２ゲート絶縁膜
および前記第３ゲート絶縁膜を形成する工程が、前記第
１チャネル形成領域、前記第２チャネル形成領域および
前記第３チャネル形成領域において第２ゲート絶縁膜の
一部となる絶縁膜を形成する工程と、前記第１チャネル
形成領域および前記第３チャネル形成領域における前記
第２ゲート絶縁膜の一部となる絶縁膜を除去する工程
と、前記第２ゲート絶縁膜の一部となる絶縁膜を厚膜化
して第２ゲート絶縁膜を形成する工程とを含む請求項５
記載の半導体不揮発性記憶装置の製造方法。 - 【請求項９】前記第２ゲート絶縁膜の一部となる絶縁膜
を厚膜化する工程において、同時に前記第１ゲート絶縁
膜および前記第３ゲート絶縁膜を形成する請求項８記載
の半導体不揮発性記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006104A JPH11204762A (ja) | 1998-01-14 | 1998-01-14 | 半導体不揮発性記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006104A JPH11204762A (ja) | 1998-01-14 | 1998-01-14 | 半導体不揮発性記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204762A true JPH11204762A (ja) | 1999-07-30 |
Family
ID=11629206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10006104A Pending JPH11204762A (ja) | 1998-01-14 | 1998-01-14 | 半導体不揮発性記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11204762A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277430A (ja) * | 2005-04-13 | 2005-10-06 | Renesas Technology Corp | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
| JP2005286302A (ja) * | 2004-03-30 | 2005-10-13 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2007201494A (ja) * | 2007-03-26 | 2007-08-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2008258653A (ja) * | 2008-06-16 | 2008-10-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7872295B2 (en) | 2008-06-23 | 2011-01-18 | Samsung Electronics Co., Ltd. | Method of making flash memory cells and peripheral circuits having STI, and flash memory devices and computer systems having the same |
-
1998
- 1998-01-14 JP JP10006104A patent/JPH11204762A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286302A (ja) * | 2004-03-30 | 2005-10-13 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2005277430A (ja) * | 2005-04-13 | 2005-10-06 | Renesas Technology Corp | 半導体集積回路装置及び半導体集積回路装置の製造方法 |
| JP2007201494A (ja) * | 2007-03-26 | 2007-08-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2008258653A (ja) * | 2008-06-16 | 2008-10-23 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7872295B2 (en) | 2008-06-23 | 2011-01-18 | Samsung Electronics Co., Ltd. | Method of making flash memory cells and peripheral circuits having STI, and flash memory devices and computer systems having the same |
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