JPH11328947A - 大規模ｆｉｆｏ回路 - Google Patents
大規模ｆｉｆｏ回路Info
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- JPH11328947A JPH11328947A JP10135525A JP13552598A JPH11328947A JP H11328947 A JPH11328947 A JP H11328947A JP 10135525 A JP10135525 A JP 10135525A JP 13552598 A JP13552598 A JP 13552598A JP H11328947 A JPH11328947 A JP H11328947A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/10—Indexing scheme relating to groups G06F5/10 - G06F5/14
- G06F2205/106—Details of pointers, i.e. structure of the address generators
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【課題】 シフトレジスタ回路の占有面積を低減してＦ
ＩＦＯ回路全体の大きさを縮小できること。 【解決手段】 必要なアドレス数Ｎを正の整数Ａ、Ｂ、
…、Ｍ（Ａ×Ｂ×…×Ｍ≧Ｎ）により分割して複数の小
規模なシフトレジスタ回路をＡアドレス生成回路１、Ｂ
アドレス生成回路２、…Ｍアドレス生成回路３に構成
し、外部から入力するＣＬＫ（クロック）は一つの小規
模シフトレジスタ回路、Ａアドレス生成回路１のみに供
給し、他の小規模シフトレジスタ回路では、一つのアド
レス出力を他のクロック入力とし、順次カスケード接続
することにより複数のＡアドレス、Ｂアドレス、…、Ｍ
アドレスを生成し、組合せによりアドレス設定してい
る。
ＩＦＯ回路全体の大きさを縮小できること。 【解決手段】 必要なアドレス数Ｎを正の整数Ａ、Ｂ、
…、Ｍ（Ａ×Ｂ×…×Ｍ≧Ｎ）により分割して複数の小
規模なシフトレジスタ回路をＡアドレス生成回路１、Ｂ
アドレス生成回路２、…Ｍアドレス生成回路３に構成
し、外部から入力するＣＬＫ（クロック）は一つの小規
模シフトレジスタ回路、Ａアドレス生成回路１のみに供
給し、他の小規模シフトレジスタ回路では、一つのアド
レス出力を他のクロック入力とし、順次カスケード接続
することにより複数のＡアドレス、Ｂアドレス、…、Ｍ
アドレスを生成し、組合せによりアドレス設定してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、アドレスの生成を
フリップフロップ回路構成されたシフトレジスタ回路に
より行う大規模ＦＩＦＯ（先入れ先出し）回路に関し、
特に、シフトレジスタ回路の占有面積を低減してＦＩＦ
Ｏ回路全体の大きさを縮小できる大規模ＦＩＦＯ回路に
関する。
フリップフロップ回路構成されたシフトレジスタ回路に
より行う大規模ＦＩＦＯ（先入れ先出し）回路に関し、
特に、シフトレジスタ回路の占有面積を低減してＦＩＦ
Ｏ回路全体の大きさを縮小できる大規模ＦＩＦＯ回路に
関する。
【０００２】また、特に、低速でしか処理できないデー
タをメモリに一時保持し、保持されたデータを処理され
た順にメモリから高速で出力する大規模ＦＩＦＯ回路に
関する。
タをメモリに一時保持し、保持されたデータを処理され
た順にメモリから高速で出力する大規模ＦＩＦＯ回路に
関する。
【０００３】
【従来の技術】この種の大規模ＦＩＦＯ回路は、図５に
示されるように、メモリ５０に対して入力データＤｉｎ
を書き込む際に書込み位置を順次指定するシフトレジス
タ回路５１−Ｗ、および出力データＤｏｕｔを読み取る
際の読取り位置を順次指定するシフトレジスタ回路５１
−Ｒそれぞれによく使用されている。
示されるように、メモリ５０に対して入力データＤｉｎ
を書き込む際に書込み位置を順次指定するシフトレジス
タ回路５１−Ｗ、および出力データＤｏｕｔを読み取る
際の読取り位置を順次指定するシフトレジスタ回路５１
−Ｒそれぞれによく使用されている。
【０００４】従来、この種の大規模ＦＩＦＯ回路は、図
６に示されるように、例えば、１６ワードに対するアド
レスに対して１６個のフリップフロップ回路（以後、Ｆ
／Ｆと略称）１００〜１１５を用いてシフトレジスタ回
路を構成している。１６個のＦ／Ｆ１００〜１１５それ
ぞれは、直列接続および最終Ｆ／Ｆ１１５の出力を最初
のＦ／Ｆ１００に入力するループが形成されており、か
つ同一のクロック（以後、ＣＬＫと略称）がＣＬＫ端子
に供給されている。また、アドレス０〜１５それぞれ
は、対応するＦ／Ｆ１００〜１１５それぞれの出力を取
り出している。
６に示されるように、例えば、１６ワードに対するアド
レスに対して１６個のフリップフロップ回路（以後、Ｆ
／Ｆと略称）１００〜１１５を用いてシフトレジスタ回
路を構成している。１６個のＦ／Ｆ１００〜１１５それ
ぞれは、直列接続および最終Ｆ／Ｆ１１５の出力を最初
のＦ／Ｆ１００に入力するループが形成されており、か
つ同一のクロック（以後、ＣＬＫと略称）がＣＬＫ端子
に供給されている。また、アドレス０〜１５それぞれ
は、対応するＦ／Ｆ１００〜１１５それぞれの出力を取
り出している。
【０００５】したがって、シフトデータが最初のＣＬＫ
でアドレス０に存在する場合、ＣＬＫ端子にＣＬＫが入
力した際にはシフトデータが移動してアドレス１に存在
し、次のＣＬＫの入力ではアドレス２に存在するように
順次移動する。
でアドレス０に存在する場合、ＣＬＫ端子にＣＬＫが入
力した際にはシフトデータが移動してアドレス１に存在
し、次のＣＬＫの入力ではアドレス２に存在するように
順次移動する。
【０００６】
【発明が解決しようとする課題】上述した従来の大規模
ＦＩＦＯ回路では、シフトレジスタ回路を構成するＦ／
Ｆの段数が多く大きな占有面積を必要とするのでＦＩＦ
Ｏ回路全体が大きくなるという問題点がある。
ＦＩＦＯ回路では、シフトレジスタ回路を構成するＦ／
Ｆの段数が多く大きな占有面積を必要とするのでＦＩＦ
Ｏ回路全体が大きくなるという問題点がある。
【０００７】その理由は、使用するシフトレジスタ回路
を構成するＦ／Ｆの段数がＦＩＦＯ回路の対象となるメ
モリのサイズ、すなわちワード数に直接依存しているか
らである。例えば、小規模な３２ワード程度の場合で
は、３２段のＦ／Ｆで構成できるが、大規模な例えば１
キロワードの場合では１０２４段のＦ／Ｆ構成を必要と
するからである。
を構成するＦ／Ｆの段数がＦＩＦＯ回路の対象となるメ
モリのサイズ、すなわちワード数に直接依存しているか
らである。例えば、小規模な３２ワード程度の場合で
は、３２段のＦ／Ｆで構成できるが、大規模な例えば１
キロワードの場合では１０２４段のＦ／Ｆ構成を必要と
するからである。
【０００８】本発明の課題は、上記問題点を解決し、シ
フトレジスタ回路の占有面積を低減してＦＩＦＯ回路全
体の大きさを縮小できる大規模ＦＩＦＯ回路を提供する
ことである。
フトレジスタ回路の占有面積を低減してＦＩＦＯ回路全
体の大きさを縮小できる大規模ＦＩＦＯ回路を提供する
ことである。
【０００９】
【課題を解決するための手段】本発明による大規模ＦＩ
ＦＯ回路は、アドレスの生成をフリップフロップ回路構
成されたシフトレジスタ回路により行う大規模ＦＩＦＯ
回路において、前記シフトレジスタ回路を分割して前記
フリップフロップ回路構成による複数の小規模シフトレ
ジスタ回路を形成し、前記アドレスを各小規模シフトレ
ジスタ回路を形成するフリップフロップ回路出力の組合
せとしている。
ＦＯ回路は、アドレスの生成をフリップフロップ回路構
成されたシフトレジスタ回路により行う大規模ＦＩＦＯ
回路において、前記シフトレジスタ回路を分割して前記
フリップフロップ回路構成による複数の小規模シフトレ
ジスタ回路を形成し、前記アドレスを各小規模シフトレ
ジスタ回路を形成するフリップフロップ回路出力の組合
せとしている。
【００１０】本発明による大規模ＦＩＦＯ回路は、アド
レスの生成をフリップフロップ回路構成されたシフトレ
ジスタ回路により行う大規模ＦＩＦＯ回路において、前
記フリップフロップ回路構成により複数の小規模シフト
レジスタ回路を形成し、入力するクロックを最初の一つ
の前記小規模シフトレジスタ回路に供給すると共に残り
の全ての前記小規模シフトレジスタ回路では一つの小規
模シフトレジスタ回路の出力を他の一つの小規模シフト
レジスタ回路のクロックとして供給するカスケード接続
構成とすること、または、生成するアドレス数を正の整
数の複数の乗数により分割し得られた乗数それぞれの数
に対して前記フリップフロップ回路構成を備える複数の
小規模シフトレジスタ回路を形成し、入力するクロック
を最初の一つの前記小規模シフトレジスタ回路に供給す
ると共に残りの全ての前記小規模シフトレジスタ回路で
は一つの小規模シフトレジスタ回路の出力を他の一つの
小規模シフトレジスタ回路のクロックとして供給するカ
スケード接続構成とすることである。
レスの生成をフリップフロップ回路構成されたシフトレ
ジスタ回路により行う大規模ＦＩＦＯ回路において、前
記フリップフロップ回路構成により複数の小規模シフト
レジスタ回路を形成し、入力するクロックを最初の一つ
の前記小規模シフトレジスタ回路に供給すると共に残り
の全ての前記小規模シフトレジスタ回路では一つの小規
模シフトレジスタ回路の出力を他の一つの小規模シフト
レジスタ回路のクロックとして供給するカスケード接続
構成とすること、または、生成するアドレス数を正の整
数の複数の乗数により分割し得られた乗数それぞれの数
に対して前記フリップフロップ回路構成を備える複数の
小規模シフトレジスタ回路を形成し、入力するクロック
を最初の一つの前記小規模シフトレジスタ回路に供給す
ると共に残りの全ての前記小規模シフトレジスタ回路で
は一つの小規模シフトレジスタ回路の出力を他の一つの
小規模シフトレジスタ回路のクロックとして供給するカ
スケード接続構成とすることである。
【００１１】上述した構成により、大規模ＦＩＦＯ回路
が、分割された複数の小規模シフトレジスタ回路により
形成できるので、シフトレジスタ回路を構成するフリッ
プフロップ回路の数を低減することができる。したがっ
て、シフトレジスタ回路が縮小されるので、ＦＩＦＯ回
路全体の大きさを縮小することができる。
が、分割された複数の小規模シフトレジスタ回路により
形成できるので、シフトレジスタ回路を構成するフリッ
プフロップ回路の数を低減することができる。したがっ
て、シフトレジスタ回路が縮小されるので、ＦＩＦＯ回
路全体の大きさを縮小することができる。
【００１２】また、本発明による大規模ＦＩＦＯ回路の
具体例の一つは、Ｎワードのアドレス空間を有するメモ
リに対しリード側およびライト側それぞれでメモリ指定
するアドレスの生成をフリップフロップ回路構成された
シフトレジスタ回路により行う大規模ＦＩＦＯ回路にお
いて、前記Ｎを「Ｎ＝Ａ×Ｂ」（Ｎ、Ａ、Ｂは正の整
数）により分割して得られた数Ａ、Ｂそれぞれに対し前
記シフトレジスタ回路による小規模シフトレジスタ回路
を形成し、入力するクロックを一方の数Ａに対する小規
模シフトレジスタ回路に供給し、この数Ａに対する小規
模シフトレジスタ回路の出力を他方の数Ｂに対する小規
模シフトレジスタ回路のクロックとして供給する構成と
することである。
具体例の一つは、Ｎワードのアドレス空間を有するメモ
リに対しリード側およびライト側それぞれでメモリ指定
するアドレスの生成をフリップフロップ回路構成された
シフトレジスタ回路により行う大規模ＦＩＦＯ回路にお
いて、前記Ｎを「Ｎ＝Ａ×Ｂ」（Ｎ、Ａ、Ｂは正の整
数）により分割して得られた数Ａ、Ｂそれぞれに対し前
記シフトレジスタ回路による小規模シフトレジスタ回路
を形成し、入力するクロックを一方の数Ａに対する小規
模シフトレジスタ回路に供給し、この数Ａに対する小規
模シフトレジスタ回路の出力を他方の数Ｂに対する小規
模シフトレジスタ回路のクロックとして供給する構成と
することである。
【００１３】この場合、リード側およびライト側それぞ
れで、シフトレジスタ回路は、従来のＮ個のフリップフ
ロップ回路を「Ａ＋Ｂ」個に低減することができる。
れで、シフトレジスタ回路は、従来のＮ個のフリップフ
ロップ回路を「Ａ＋Ｂ」個に低減することができる。
【００１４】更に、複数の小規模シフトレジスタ回路そ
れぞれを形成する回路の規模が同一である場合、大規模
ＦＩＦＯ回路を最小構成とすることができる。
れぞれを形成する回路の規模が同一である場合、大規模
ＦＩＦＯ回路を最小構成とすることができる。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１は本発明の実施の一形態を示す機能ブ
ロック図である。
ロック図である。
【００１７】図１に示された大規模ＦＩＦＯ回路では、
正の整数Ｎワードのアドレスに対してＬ個に分割された
小規模シフトレジスタ回路として、Ａアドレス生成回路
１およびＢアドレス生成回路２からＭアドレス生成回路
３までのそれぞれがカスケードに備えられている。Ａア
ドレス生成回路１はＡ個の第１番目のＦ／Ｆ（フリップ
フロップ回路）１−１〜１−Ａ、Ｂアドレス生成回路２
はＢ個の第２番目のＦ／Ｆ２−１〜２−Ｂ、またＭアド
レス生成回路３はＭ個の第Ｌ番目のＦ／ＦＬ−１〜Ｌ−
Ｍそれぞれを備えているものとする。これら正の整数
Ｎ、Ｌ、Ａ、Ｂ、Ｍの間には、「Ｎ≦Ａ×Ｂ×…×Ｍ」
式および「Ｌ＝Ａ＋Ｂ＋…＋Ｍ」式の関係がある。
正の整数Ｎワードのアドレスに対してＬ個に分割された
小規模シフトレジスタ回路として、Ａアドレス生成回路
１およびＢアドレス生成回路２からＭアドレス生成回路
３までのそれぞれがカスケードに備えられている。Ａア
ドレス生成回路１はＡ個の第１番目のＦ／Ｆ（フリップ
フロップ回路）１−１〜１−Ａ、Ｂアドレス生成回路２
はＢ個の第２番目のＦ／Ｆ２−１〜２−Ｂ、またＭアド
レス生成回路３はＭ個の第Ｌ番目のＦ／ＦＬ−１〜Ｌ−
Ｍそれぞれを備えているものとする。これら正の整数
Ｎ、Ｌ、Ａ、Ｂ、Ｍの間には、「Ｎ≦Ａ×Ｂ×…×Ｍ」
式および「Ｌ＝Ａ＋Ｂ＋…＋Ｍ」式の関係がある。
【００１８】第１番目のＦ／Ｆ１−１〜１−Ａは入出力
端子を直列接続し、最終段のＦ／Ｆ１−Ａの出力端子は
最初の段のＦ／Ｆ１−１の入力端子に接続してループを
形成しＡアドレス発生回路１を構成している。外部から
入力するＣＬＫ（クロック）は同時にＦ／Ｆ１−１〜１
−ＡそれぞれのＣＬＫ端子に接続され、Ｆ／Ｆ１−１〜
１−Ａそれぞれの出力は、Ａアドレス０からＡアドレス
（Ａ−１）までのそれぞれとして出力されている。
端子を直列接続し、最終段のＦ／Ｆ１−Ａの出力端子は
最初の段のＦ／Ｆ１−１の入力端子に接続してループを
形成しＡアドレス発生回路１を構成している。外部から
入力するＣＬＫ（クロック）は同時にＦ／Ｆ１−１〜１
−ＡそれぞれのＣＬＫ端子に接続され、Ｆ／Ｆ１−１〜
１−Ａそれぞれの出力は、Ａアドレス０からＡアドレス
（Ａ−１）までのそれぞれとして出力されている。
【００１９】第２番目のＦ／Ｆ２−１〜２−Ｂは入出力
端子を直列接続し、最終段のＦ／Ｆ２−Ｂの出力端子は
最初の段のＦ／Ｆ２−１の入力端子に接続してループを
形成しＢアドレス発生回路２を構成している。Ｆ／Ｆ２
−１〜２−ＢそれぞれのＣＬＫ端子にはＡアドレス発生
回路の最終段のＦ／Ｆ１−Ａの出力がクロックとして接
続され、最初の段のＡアドレス生成回路１と直列接続さ
れる。また、Ｆ／Ｆ２−１〜２−Ｂそれぞれの出力はＢ
アドレス０からＢアドレス（Ｂ−１）までのそれぞれと
して出力されている。
端子を直列接続し、最終段のＦ／Ｆ２−Ｂの出力端子は
最初の段のＦ／Ｆ２−１の入力端子に接続してループを
形成しＢアドレス発生回路２を構成している。Ｆ／Ｆ２
−１〜２−ＢそれぞれのＣＬＫ端子にはＡアドレス発生
回路の最終段のＦ／Ｆ１−Ａの出力がクロックとして接
続され、最初の段のＡアドレス生成回路１と直列接続さ
れる。また、Ｆ／Ｆ２−１〜２−Ｂそれぞれの出力はＢ
アドレス０からＢアドレス（Ｂ−１）までのそれぞれと
して出力されている。
【００２０】同様に、第Ｌ番目のＦ／ＦＬ−１〜Ｌ−Ｍ
は入出力端子を直列接続し、最終段のＦ／ＦＬ−Ｍの出
力端子は最初の段のＦ／ＦＬ−１の入力端子に接続して
ループを形成しＭアドレス発生回路Ｍを構成している。
Ｆ／ＦＬ−１〜Ｌ−ＭそれぞれのＣＬＫ端子には一つ前
の順番のアドレス発生回路の最終段のＦ／Ｆの出力がク
ロックとして接続され、最初の段のＡアドレス生成回路
１から直列接続されていることになる。また、Ｆ／ＦＬ
−１〜Ｌ−Ｍそれぞれの出力はＭアドレス０からＭアド
レス（Ｍ−１）までのそれぞれとして出力されている。
は入出力端子を直列接続し、最終段のＦ／ＦＬ−Ｍの出
力端子は最初の段のＦ／ＦＬ−１の入力端子に接続して
ループを形成しＭアドレス発生回路Ｍを構成している。
Ｆ／ＦＬ−１〜Ｌ−ＭそれぞれのＣＬＫ端子には一つ前
の順番のアドレス発生回路の最終段のＦ／Ｆの出力がク
ロックとして接続され、最初の段のＡアドレス生成回路
１から直列接続されていることになる。また、Ｆ／ＦＬ
−１〜Ｌ−Ｍそれぞれの出力はＭアドレス０からＭアド
レス（Ｍ−１）までのそれぞれとして出力されている。
【００２１】この結果、Ａアドレス０からＡアドレス
（Ａ−１）までのＡ個のアドレス、Ｂアドレス０からＢ
アドレス（Ｂ−１）までのＢ個のアドレス、途中が省略
されるが、Ｍアドレス０からＭアドレス（Ｍ−１）まで
のＭ個のアドレスそれぞれＬ個の組合せでメモリのワー
ドに対応する一つのアドレスを決定することができる。
（Ａ−１）までのＡ個のアドレス、Ｂアドレス０からＢ
アドレス（Ｂ−１）までのＢ個のアドレス、途中が省略
されるが、Ｍアドレス０からＭアドレス（Ｍ−１）まで
のＭ個のアドレスそれぞれＬ個の組合せでメモリのワー
ドに対応する一つのアドレスを決定することができる。
【００２２】この結果、「Ａ＋Ｂ＋…＋Ｍ」個のＦ／Ｆ
を備えることにより、（Ａ×Ｂ×…×Ｍ＝）Ｎワード分
のアドレスを設定することができる。
を備えることにより、（Ａ×Ｂ×…×Ｍ＝）Ｎワード分
のアドレスを設定することができる。
【００２３】この構成における機能動作については、具
体的な実施例において、図面を参照して後に説明する。
体的な実施例において、図面を参照して後に説明する。
【００２４】
【実施例】次に、図２を参照し、第１の実施例としてメ
モリ２０のワードをＡアドレスとＢアドレスと、２分割
した場合について説明する。
モリ２０のワードをＡアドレスとＢアドレスと、２分割
した場合について説明する。
【００２５】図２では、メモリ２０、シフトレジスタ回
路２１−Ｗ，２１−Ｒ、比較部２２およびデコーダ回路
２３−Ｗ，２３−Ｒによる構成が示されている。
路２１−Ｗ，２１−Ｒ、比較部２２およびデコーダ回路
２３−Ｗ，２３−Ｒによる構成が示されている。
【００２６】メモリ２０は、ワード単位で入力データＤ
ｉｎをライト側のシフトレジスタ回路２１−Ｗにより設
定されるライトアドレスに基いて書き込む一方、出力デ
ータＤｏｕｔをリード側のシフトレジスタ回路２１−Ｒ
により設定されるリードアドレスに基いて読み出してい
る。
ｉｎをライト側のシフトレジスタ回路２１−Ｗにより設
定されるライトアドレスに基いて書き込む一方、出力デ
ータＤｏｕｔをリード側のシフトレジスタ回路２１−Ｒ
により設定されるリードアドレスに基いて読み出してい
る。
【００２７】従来との相違点は、シフトレジスタ回路２
１−Ｗ，２１−ＲそれぞれがＮ個のアドレス空間に対し
て「Ｎ＝Ａ×Ｂ」（Ｎ、Ａ、Ｂは正の整数）式を満たす
Ａ個のＦ／ＦによりＡアドレスおよびＢ個のＦ／Ｆによ
りＢアドレスそれぞれを生成する二つの小規模のシフト
レジスタ回路により構成され、それぞれに対応するデコ
ーダ回路２３−Ｗ，２３−Ｒそれぞれによりメモリ２０
を制御している。したがって、シフトレジスタ回路２１
−Ｗ，２１−ＲそれぞれにおけるＦ／Ｆの設備数は激減
し回路規模を大幅に縮小できる。また、デコーダ回路２
３−Ｗ，２３−Ｒが増えるが、一方、比較部２２では比
較するアドレス数が減少するので規模が縮小している。
１−Ｗ，２１−ＲそれぞれがＮ個のアドレス空間に対し
て「Ｎ＝Ａ×Ｂ」（Ｎ、Ａ、Ｂは正の整数）式を満たす
Ａ個のＦ／ＦによりＡアドレスおよびＢ個のＦ／Ｆによ
りＢアドレスそれぞれを生成する二つの小規模のシフト
レジスタ回路により構成され、それぞれに対応するデコ
ーダ回路２３−Ｗ，２３−Ｒそれぞれによりメモリ２０
を制御している。したがって、シフトレジスタ回路２１
−Ｗ，２１−ＲそれぞれにおけるＦ／Ｆの設備数は激減
し回路規模を大幅に縮小できる。また、デコーダ回路２
３−Ｗ，２３−Ｒが増えるが、一方、比較部２２では比
較するアドレス数が減少するので規模が縮小している。
【００２８】次に、図３および図４を併せ参照し、第２
の実施例として（Ｎ＝）１６ビットのシフトレジスタの
場合について説明する。図３および図４は、図２におけ
るリード側のシフトレジスタ回路であり、「Ａ＝Ｂ＝
４」の例である。
の実施例として（Ｎ＝）１６ビットのシフトレジスタの
場合について説明する。図３および図４は、図２におけ
るリード側のシフトレジスタ回路であり、「Ａ＝Ｂ＝
４」の例である。
【００２９】図３に示されるように、１６ビットに対し
てシフトレジスタ回路は８個のＦ／Ｆ３０〜３７により
構成され、それぞれ４個のＡアドレス側シフトレジスタ
Ｆ／Ｆ３０〜３３およびＢアドレス側シフトレジスタＦ
／Ｆ３４〜３７に２分割された小規模化回路である。
てシフトレジスタ回路は８個のＦ／Ｆ３０〜３７により
構成され、それぞれ４個のＡアドレス側シフトレジスタ
Ｆ／Ｆ３０〜３３およびＢアドレス側シフトレジスタＦ
／Ｆ３４〜３７に２分割された小規模化回路である。
【００３０】Ａアドレス側シフトレジスタのＦ／Ｆ３０
〜３３では、入出力端子が直列接続され、かつ最終段の
Ｆ／Ｆ３３の出力端子は最初の段のＦ／Ｆ３０の入力端
子に接続してループを形成している。外部から入力する
ＣＬＫ（クロック）は同時にＦ／Ｆ３０〜３３それぞれ
のＣＬＫ端子に接続され、Ｆ／Ｆ３０〜３３それぞれの
出力は、Ａアドレス０からＡアドレス３までのそれぞれ
のアドレスとして出力されている。したがって、シフト
データはＣＬＫ端子に入力するＣＬＫによりＣＬＫが入
力される限りＦ／Ｆ３０〜３３を巡回する。
〜３３では、入出力端子が直列接続され、かつ最終段の
Ｆ／Ｆ３３の出力端子は最初の段のＦ／Ｆ３０の入力端
子に接続してループを形成している。外部から入力する
ＣＬＫ（クロック）は同時にＦ／Ｆ３０〜３３それぞれ
のＣＬＫ端子に接続され、Ｆ／Ｆ３０〜３３それぞれの
出力は、Ａアドレス０からＡアドレス３までのそれぞれ
のアドレスとして出力されている。したがって、シフト
データはＣＬＫ端子に入力するＣＬＫによりＣＬＫが入
力される限りＦ／Ｆ３０〜３３を巡回する。
【００３１】Ｂアドレス側シフトレジスタのＦ／Ｆ３４
〜３７では、入出力端子が直列接続され、かつ最終段の
Ｆ／Ｆ３７の出力端子は最初の段のＦ／Ｆ３４の入力端
子に接続してループを形成している。Ｆ／Ｆ３４〜３７
それぞれのＣＬＫ端子にはＡアドレス側シフトレジスタ
の最初の段のＦ／Ｆ３０の出力であるＡアドレス０がク
ロックとして接続され、Ａアドレス側シフトレジスタと
カスケード接続されている。また、Ｆ／Ｆ３４〜３７そ
れぞれの出力はＢアドレス０からＢアドレス３までのそ
れぞれのアドレスとして出力されている。したがって、
シフトデータはＣＬＫ端子に入力するＡアドレス側シフ
トレジスタのＦ／Ｆ３０の出力により移動し、Ｆ／Ｆ３
４〜３７を巡回する。
〜３７では、入出力端子が直列接続され、かつ最終段の
Ｆ／Ｆ３７の出力端子は最初の段のＦ／Ｆ３４の入力端
子に接続してループを形成している。Ｆ／Ｆ３４〜３７
それぞれのＣＬＫ端子にはＡアドレス側シフトレジスタ
の最初の段のＦ／Ｆ３０の出力であるＡアドレス０がク
ロックとして接続され、Ａアドレス側シフトレジスタと
カスケード接続されている。また、Ｆ／Ｆ３４〜３７そ
れぞれの出力はＢアドレス０からＢアドレス３までのそ
れぞれのアドレスとして出力されている。したがって、
シフトデータはＣＬＫ端子に入力するＡアドレス側シフ
トレジスタのＦ／Ｆ３０の出力により移動し、Ｆ／Ｆ３
４〜３７を巡回する。
【００３２】図４に示されるように、Ａアドレス側シフ
トレジスタで、ＣＬＫ端子にリードクロック（ＲＣＬ
Ｋ）が最初に入力した際にシフトデータはＡアドレス０
に存在するものとする。この場合、２番目のＲＣＬＫで
シフトデータは次のＡアドレス１に、３番目の入力ＲＣ
ＬＫによりシフトデータは次のＡアドレス２に、４番目
の入力ＲＣＬＫによりシフトデータはＡアドレス３にそ
れぞれシフトする。このように、ＲＣＬＫがＡアドレス
側シフトレジスタに入力するたびに、Ａアドレスは一つ
ずつシフトして４回で一巡する。
トレジスタで、ＣＬＫ端子にリードクロック（ＲＣＬ
Ｋ）が最初に入力した際にシフトデータはＡアドレス０
に存在するものとする。この場合、２番目のＲＣＬＫで
シフトデータは次のＡアドレス１に、３番目の入力ＲＣ
ＬＫによりシフトデータは次のＡアドレス２に、４番目
の入力ＲＣＬＫによりシフトデータはＡアドレス３にそ
れぞれシフトする。このように、ＲＣＬＫがＡアドレス
側シフトレジスタに入力するたびに、Ａアドレスは一つ
ずつシフトして４回で一巡する。
【００３３】一方、Ｂアドレス側シフトレジスタでは、
Ａアドレス側シフトレジスタのＦ／Ｆ３０の出力パルス
によりＡアドレス０を入力した際、シフトデータはＢア
ドレス０に存在するものとする。この場合、Ａアドレス
側シフトレジスタで一巡する４回目のＲＣＬＫにより次
のＡアドレス側シフトレジスタのＦ／Ｆ３０の出力パル
スを受けるので、シフトデータは次のＢアドレス１にシ
フトする。上述したと同様にして、４回のＡアドレス側
シフトレジスタのＦ／Ｆ３０の出力パルスによりＢアド
レスは一巡する。
Ａアドレス側シフトレジスタのＦ／Ｆ３０の出力パルス
によりＡアドレス０を入力した際、シフトデータはＢア
ドレス０に存在するものとする。この場合、Ａアドレス
側シフトレジスタで一巡する４回目のＲＣＬＫにより次
のＡアドレス側シフトレジスタのＦ／Ｆ３０の出力パル
スを受けるので、シフトデータは次のＢアドレス１にシ
フトする。上述したと同様にして、４回のＡアドレス側
シフトレジスタのＦ／Ｆ３０の出力パルスによりＢアド
レスは一巡する。
【００３４】したがって、１６個のリードアドレスは、
最初の４つＲＣＬＫでＢアドレス０の存在に対してＡア
ドレス０をＡアドレス３までシフトし、続くＢアドレス
１から３までそれぞれでＡアドレス０をＡアドレス３ま
でシフトする合計４回を一巡するＡアドレスとＢアドレ
スとの組合せにより設定できる。
最初の４つＲＣＬＫでＢアドレス０の存在に対してＡア
ドレス０をＡアドレス３までシフトし、続くＢアドレス
１から３までそれぞれでＡアドレス０をＡアドレス３ま
でシフトする合計４回を一巡するＡアドレスとＢアドレ
スとの組合せにより設定できる。
【００３５】この例では、従来、１６個のＦ／Ｆを必要
としていたのに対して、それぞれ４個のＦ／Ｆによる二
つの小規模シフトレジスタ回路の構成により半数の８個
のＦ／Ｆで済ませることができた。この場合、図２を参
照して説明したように、メモリのアドレス指定にＡ・Ｂ
二組のアドレスを展開するデコーダがライト側およびリ
ード側に必要となるが、他方ではライト側とリード側と
のアドレスを比較する比較回路において比較データ数が
半減する。
としていたのに対して、それぞれ４個のＦ／Ｆによる二
つの小規模シフトレジスタ回路の構成により半数の８個
のＦ／Ｆで済ませることができた。この場合、図２を参
照して説明したように、メモリのアドレス指定にＡ・Ｂ
二組のアドレスを展開するデコーダがライト側およびリ
ード側に必要となるが、他方ではライト側とリード側と
のアドレスを比較する比較回路において比較データ数が
半減する。
【００３６】上記説明では、１６ビットを２分割し、Ｆ
／Ｆを半減させた例を説明したが、２５６ビットの場合
では、１６ビットによる２分割では３２個に減少しＦ／
Ｆの数は１／８で済む。更に、４ビットによる４分割で
は１６個となりＦ／Ｆの数は１／１６で済む。この構成
は大規模である程、効果が大きい。
／Ｆを半減させた例を説明したが、２５６ビットの場合
では、１６ビットによる２分割では３２個に減少しＦ／
Ｆの数は１／８で済む。更に、４ビットによる４分割で
は１６個となりＦ／Ｆの数は１／１６で済む。この構成
は大規模である程、効果が大きい。
【００３７】このように、同一ビット数による分割によ
り最小個数を求めることにより規模の縮小化を図ること
ができる。しかし、デコーダ部分の増加を考慮すれば、
比較部を含めた総合的な規模で最適な分割数およびＦ／
Ｆ数を求めることになる。
り最小個数を求めることにより規模の縮小化を図ること
ができる。しかし、デコーダ部分の増加を考慮すれば、
比較部を含めた総合的な規模で最適な分割数およびＦ／
Ｆ数を求めることになる。
【００３８】上記説明では、メモリのライト側およびリ
ード側それぞれについてのみ説明したが、他のＦＩＦＯ
回路にも適用可能であることは明らかである。
ード側それぞれについてのみ説明したが、他のＦＩＦＯ
回路にも適用可能であることは明らかである。
【００３９】
【発明の効果】以上説明したように本発明によれば、シ
フトレジスタ回路の占有面積を低減してＦＩＦＯ回路全
体の大きさを縮小できる効果を得ることができる。
フトレジスタ回路の占有面積を低減してＦＩＦＯ回路全
体の大きさを縮小できる効果を得ることができる。
【００４０】その理由は、必要なアドレス数を分割して
複数の小規模なシフトレジスタ回路を構成し、外部から
入力するクロックは一つの小規模シフトレジスタ回路の
みに供給し、他の小規模シフトレジスタ回路では、一つ
のアドレス出力を他のクロック入力とし、順次カスケー
ド接続することにより複数のアドレスを生成し、組合せ
によりアドレス設定するからである。
複数の小規模なシフトレジスタ回路を構成し、外部から
入力するクロックは一つの小規模シフトレジスタ回路の
みに供給し、他の小規模シフトレジスタ回路では、一つ
のアドレス出力を他のクロック入力とし、順次カスケー
ド接続することにより複数のアドレスを生成し、組合せ
によりアドレス設定するからである。
【図１】本発明のシフトレジスタ回路の実施の一形態を
示す機能ブロック図である。
示す機能ブロック図である。
【図２】図１をＦＩＦＯ回路に適用した際の実施の一形
態を示すブロック図である。
態を示すブロック図である。
【図３】図１を１６ビットで具体化した実施の一形態を
示すブロック図である。
示すブロック図である。
【図４】図３におけるアドレス発生のタイミング関係を
説明する説明図である。
説明する説明図である。
【図５】従来のＦＩＦＯ回路構成の一例を示すブロック
図である。
図である。
【図６】従来のシフトレジスタ回路の一例を示す機能ブ
ロック図である。
ロック図である。
１ Ａアドレス生成回路 １−１〜１−Ａ、２−１〜２−Ｂ、３０〜３７、Ｌ−１
〜Ｌ−Ｍ Ｆ／Ｆ（フリップフロップ回路） ２ Ｂアドレス生成回路 ３ Ｍアドレス生成回路 ２０ メモリ ２１−Ｗ、２１−Ｒ シフトレジスタ回路 ２２ 比較部 ２３−Ｗ、２３−Ｒ デコーダ回路
〜Ｌ−Ｍ Ｆ／Ｆ（フリップフロップ回路） ２ Ｂアドレス生成回路 ３ Ｍアドレス生成回路 ２０ メモリ ２１−Ｗ、２１−Ｒ シフトレジスタ回路 ２２ 比較部 ２３−Ｗ、２３−Ｒ デコーダ回路
Claims (6)
- 【請求項１】 アドレスの生成をフリップフロップ回路
構成されたシフトレジスタ回路により行う大規模ＦＩＦ
Ｏ（先入れ先出し）回路において、前記シフトレジスタ
回路を分割して前記フリップフロップ回路構成による複
数の小規模シフトレジスタ回路を形成し、前記アドレス
を各小規模シフトレジスタ回路を形成するフリップフロ
ップ回路出力の組合せとすることを特徴とする大規模Ｆ
ＩＦＯ回路。 - 【請求項２】 アドレスの生成をフリップフロップ回路
構成されたシフトレジスタ回路により行う大規模ＦＩＦ
Ｏ回路において、前記シフトレジスタ回路を分割して複
数の小規模シフトレジスタ回路を形成し、入力するクロ
ックを最初の一つの前記小規模シフトレジスタ回路に供
給すると共に残りの全ての前記小規模シフトレジスタ回
路では一つの小規模シフトレジスタ回路の出力を他の一
つの小規模シフトレジスタ回路のクロックとして供給す
るカスケード接続構成とすることを特徴とする大規模Ｆ
ＩＦＯ回路。 - 【請求項３】 アドレスの生成をフリップフロップ回路
構成されたシフトレジスタ回路により行う大規模ＦＩＦ
Ｏ回路において、生成するアドレス数を正の整数の複数
の乗数により分割し得られた乗数それぞれの数に対して
前記フリップフロップ回路構成を備える複数の小規模シ
フトレジスタ回路を形成し、入力するクロックを最初の
一つの前記小規模シフトレジスタ回路に供給すると共に
残りの全ての前記小規模シフトレジスタ回路それぞれで
は一つの小規模シフトレジスタ回路の出力を他の一つの
小規模シフトレジスタ回路のクロックとして供給するカ
スケード接続構成とすることを特徴とする大規模ＦＩＦ
Ｏ回路。 - 【請求項４】 Ｎワードのアドレス空間を有するメモリ
に対しリード側およびライト側それぞれでメモリ指定す
るアドレスの生成をフリップフロップ回路構成されたシ
フトレジスタ回路により行う大規模ＦＩＦＯ回路におい
て、前記Ｎを「Ｎ＝Ａ×Ｂ」（Ｎ、Ａ、Ｂは正の整数）
により分割して得られた数Ａ、Ｂそれぞれに対し前記フ
リップフロップ回路構成による小規模シフトレジスタ回
路を形成し、入力するクロックを一方の数Ａに対する小
規模シフトレジスタ回路に供給し、この数Ａに対する小
規模シフトレジスタ回路の出力を他方の数Ｂに対する小
規模シフトレジスタ回路のクロックとして供給する構成
とすることを特徴とする大規模ＦＩＦＯ回路。 - 【請求項５】 請求項２から請求項４までのいずれか一
つに記載の大規模ＦＩＦＯ回路おいて、アドレス指定を
複数の前記小規模シフトレジスタ回路それぞれにより生
成された複数のアドレスにより構成することを特徴とす
る大規模ＦＩＦＯ回路。 - 【請求項６】 請求項２から請求項４までのいずれか一
つに記載の大規模ＦＩＦＯ回路において、複数の小規模
シフトレジスタ回路それぞれを形成する回路規模が同一
であることを特徴とする大規模ＦＩＦＯ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10135525A JPH11328947A (ja) | 1998-05-18 | 1998-05-18 | 大規模ｆｉｆｏ回路 |
| US09/313,406 US6493794B1 (en) | 1998-05-18 | 1999-05-18 | Large scale FIFO circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10135525A JPH11328947A (ja) | 1998-05-18 | 1998-05-18 | 大規模ｆｉｆｏ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328947A true JPH11328947A (ja) | 1999-11-30 |
Family
ID=15153819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10135525A Pending JPH11328947A (ja) | 1998-05-18 | 1998-05-18 | 大規模ｆｉｆｏ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6493794B1 (ja) |
| JP (1) | JPH11328947A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6493794B1 (en) * | 1998-05-18 | 2002-12-10 | Nec Corporation | Large scale FIFO circuit |
| US6948014B2 (en) | 2002-03-28 | 2005-09-20 | Infineon Technologies Ag | Register for the parallel-serial conversion of data |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696854B2 (en) * | 2001-09-17 | 2004-02-24 | Broadcom Corporation | Methods and circuitry for implementing first-in first-out structure |
| US7383492B2 (en) * | 2003-03-20 | 2008-06-03 | Emc Corporation | First-in/first-out (FIFO) information protection and error detection method and apparatus |
| DE102005053294B4 (de) * | 2005-11-08 | 2008-03-27 | Qimonda Ag | Schaltungsanordnung zur zeitlichen Verzögerung von Lesedaten, Halbleiterspeicherschaltung und Verfahren |
| EP2727114B1 (en) | 2011-06-28 | 2020-04-22 | Hewlett-Packard Enterprise Development LP | Shiftable memory |
| CN103890857B (zh) * | 2011-10-27 | 2017-02-15 | 慧与发展有限责任合伙企业 | 采用环形寄存器的可移位的存储器 |
| WO2013062561A1 (en) | 2011-10-27 | 2013-05-02 | Hewlett-Packard Development Company, L.P. | Shiftable memory supporting atomic operation |
| WO2013115779A1 (en) | 2012-01-30 | 2013-08-08 | Hewlett-Packard Development Company, L.P. | Word shift static random access memory (ws-sram) |
| US9542307B2 (en) | 2012-03-02 | 2017-01-10 | Hewlett Packard Enterprise Development Lp | Shiftable memory defragmentation |
Family Cites Families (20)
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|---|---|---|---|---|
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| ATE84165T1 (de) * | 1985-10-15 | 1993-01-15 | Sony Corp | Logische schaltung mit zusammengeschalteten mehrtorflip-flops. |
| JPH0682146B2 (ja) * | 1986-12-22 | 1994-10-19 | 日本電気株式会社 | スキヤンパス方式の論理集積回路 |
| US4839866A (en) * | 1987-05-29 | 1989-06-13 | Texas Instruments Incorporated | Cascadable first-in, first-out memory |
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| JPH02282999A (ja) | 1989-04-25 | 1990-11-20 | Oki Micro Design Miyazaki:Kk | 半導体メモリ装置 |
| ATE164852T1 (de) | 1990-01-24 | 1998-04-15 | Douglas I Buckley | Glp-1-analoga verwendbar in der diabetesbehandlung |
| JPH03262329A (ja) | 1990-03-13 | 1991-11-22 | Fujitsu Ltd | 繰り返し波形生成回路 |
| US5175819A (en) * | 1990-03-28 | 1992-12-29 | Integrated Device Technology, Inc. | Cascadable parallel to serial converter using tap shift registers and data shift registers while receiving input data from FIFO buffer |
| JPH0410811A (ja) | 1990-04-27 | 1992-01-16 | Sanyo Electric Co Ltd | 低ノイズカウンタ及びこれを備えた撮像装置 |
| JPH04212521A (ja) | 1990-09-07 | 1992-08-04 | Fujitsu Ltd | リングカウンタ |
| JPH04145721A (ja) | 1990-10-08 | 1992-05-19 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH04299614A (ja) | 1991-03-28 | 1992-10-22 | Asahi Kasei Micro Syst Kk | カウンタ |
| JPH0511027A (ja) * | 1991-07-04 | 1993-01-19 | Sharp Corp | スキヤン回路を内蔵した集積回路 |
| JPH05282249A (ja) | 1992-04-03 | 1993-10-29 | Mitsubishi Electric Corp | データ転送装置 |
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| JPH11328947A (ja) * | 1998-05-18 | 1999-11-30 | Nec Corp | 大規模ｆｉｆｏ回路 |
-
1998
- 1998-05-18 JP JP10135525A patent/JPH11328947A/ja active Pending
-
1999
- 1999-05-18 US US09/313,406 patent/US6493794B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6493794B1 (en) | 2002-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010509 |