JPH11512177A

JPH11512177A - ボロメーター焦点面配列

Info

Publication number: JPH11512177A
Application number: JP9510548A
Authority: JP
Inventors: ニールアールバトラー
Original assignee: ロッキードマーティンアイアールイメージングシステムズ
Priority date: 1995-08-30
Filing date: 1996-08-30
Publication date: 1999-10-19
Also published as: DE69634093D1; IL123440A0; EP0870330B1; EP0870330A1; AU6904796A; DE69634093T2; IL123440A; WO1997008753A1

Abstract

(57)【要約】赤外線感知ボロメーター検出器配列である。ボロメーターはロウおよびカラムの読出し線にわたって接続される。配列上には各ボロメーターの抵抗値を測定するカラム信号プロセッサが集積されている。各カラム信号プロセッサはボロメーター出力を積分器上に記憶する。配列はボロメーターの応答を所定の帯域幅内に保つように所定の温度に安定化される。

Description

【発明の詳細な説明】ボロメーター焦点面配列発明の背景１．発明の分野本発明はボロメーター焦点面配列に関し、更に詳細にはボロメーター検出器の配列からの信号を処理するための統合信号プロセッサを有するボロメーター焦点面配列に関する。２．関連する技術の検討室温で動作する熱放射検出器は１００年以上に亘って公知であった。最近では、集積回路とマイクロ加工技術を駆使できることによってこの分野への関心が復活してきた。現在では信号処理エレクトロニクスとともに数千個にもおよぶ前記検出器を含む配列の製造が実用化されている。ボロメーターは、先ず入射電磁放射線を吸収し、吸収したエネルギを熱に変換するように動作する熱放射検出器である。その結果生ずる検出器の温度変化が、温度の関数である検出器の抵抗値を測定することで検出される。このような検出器の大規模な配列では、システムの信号／ノイズ比を低下させないように任意の時点で少数の検出器の抵抗値だけを測定することが実際的である。信号／ノイズ比は実際のシステムでは極めて重要なパラメタである。従って、集積回路にかせられるサイズ、出力、および構成部品上の制約の範囲で、数千個の、例えば８０，０００個以上の検出器の抵抗値を測定するには回路を如何に実施するかという問題が残される。集積回路は配列の各素子の抵抗値を測定し、その結果を単一のデータ・ストリームへと構成しなければならない。各ボロメーターからの信号は実用的なサイズの単一の積分コンデンサの積分能力をはるかに超えるものである。従って、本発明の動機は適度な領域内に適合し、集積回路の加工工程の範囲内で利用できる構成部品だけを使用し、限定量の電力しか散逸しない単一の統合プロセッサをボロメーター焦点面配列に備えることにある。発明の要約本発明の赤外線放射検出装置は複数のカラムラインと複数のロウラインによってアドレス指定される複数個のボロメーター赤外線検出器からなっている。複数個の電子金属酸化物半導体（ＭＯＳ）スイッチが、複数個のボロメーター赤外線検出器の１つを複数のロウラインの１つと複数のカラムラインの１つの間にそれぞれ接続する。複数個のボロメーター赤外線検出器と複数個の電子ＭＯＳスイッチは集積回路上に構成されている。ボロメーター赤外線検出器を集積回路へとマイクロ加工してもよい。本発明の１側面では、本発明のボロメーター焦点面配列はオンチップ信号処理電子回路と複数個のボロメーターとから構成されている。各ボロメーターは関連する疑似検出器を有している。疑似検出器はボロメーターの製造前にオンチップ電子回路を試験するために使用される。それによって不良チップ上にボロメーターを製造することが回避される。配列は３２８×２４６個のユニット・セルから構成されている。各ユニット・セルはボロメーターと、関連電子回路と疑似検出器とを含んでいる。各ボロメーターは、ボロメーターが共通のカラムに沿って探索され、別個のロウ選択ラインによってアドレスされる行列方式でアクセス可能である。ロウ・シフトレジスタがロウを選択し、ボロメーター信号が各カラムごとに順次読出される。試験モード中は、疑似検出器はカラム・シフトレジスタとロウ・シフトレジスタとを使用して個々にアクセスされる。ロウ・シフトレジスタが特定のロウをアクセスし、カラム・シフトレジスタが特定のカラムをアクセスすることで、特定の単一の疑似検出器の出力を検出することができる。チップは、チップがその動作温度を超えているか否かを判定するための温度検出器を有している。各カラムは検出器の積分ノード・コンデンサに信号を送るためのバッファ直接注入増幅器を有している。検出器積分ノード・コンデンサはランプ生成器からの入力を受信するコンパレータに信号を送る。本発明の動作中、制御状態はリセットされ、ディジタル式ランプ生成器はコンパレータがボロメーターをチャージ・オフするダンプ・ユニットに進むことができるように低い値に保たれる。チップ外に各行列のユニット・セル毎のカウンタ値を記憶するメモリが備えられている。チップ外に更に、各行列のユニット・セル毎の検出器積分ノード・コンデンサの事前設定値を記憶するメモリが備えられている。ロウ選択信号が所定時間内に外部ソースから受信されない場合は、検出器保護回路が回路をタイムアウトする。各ユニット・セルはロウ選択ラインに応答してゲートされる低抵抗値スイッチを備えてなり、このスイッチが検出器信号を抵抗値測定回路へと切り換える。リセットも含まれている。抵抗値測定回路の配列は検出器素子と比較するとチャネル数が少なく、一般には検出器配列の各ロウまたは各カラムに１回路である。制御回路はスイッチと抵抗値測定回路とに適宜の信号を送る。本発明のその他の目的、特徴、および利点は、類似した参照番号が類似した素子を表している本明細書中の好適な実施例態様、請求の範囲、および図面の記述を通して当業者には明らかになるであろう。図面の簡単な説明本発明を説明するために、好適な実施例が、添付図面を参照して本明細書中で記述される。図１は本発明の１つの実施態様で利用されるディジタル・オフセット補正装置の概略ブロック図である。図２は本発明の検出器配列の概略図である。図３Ａは４つの例示的な検出器と検出器電子回路を示す、本発明のマイクロボロメーター配列の一部の回路概略図である。図３Ｂは複数個の検出器と検出器電子回路を示す、本発明のマイクロボロメーター配列の一部の別の実施態様の回路概略図である。図４は本発明のマイクロボロメーター焦点面配列処理回路の回路概略図である。図５および図６は例えばボロメーター・オフセット補償器を利用して実施される集積回路における、本発明のマイクロボロメーター焦点面配列処理回路の別の実施例を示す。図７は本発明の変形実施態様によって意図されるボロメーター・オフセット補償器の別の実施態様を示す。図８は本発明の変形実施態様によって意図される非線形補償電圧供給源の１例を概略的示す。図９は本発明の変形実施態様で利用される６ビット・データ・ラッチで使用される１ビット・ラッチの例を示す。図１０は水平バイポーラトランジスタを利用したバッファ直接注入（ＢＤＩ）プリアンプの例を示す。図１１は本発明のビデオ・プロセッサを示す。図１２は本発明の１つの実施態様で利用されるコマンド・プロセッサのインタフェース・ルーチンおよびインタフェース構造の概略図である。図１３は本発明に従って実施されたマイクロボロメーター焦点面配列用の温度安定装置の１つの実施態様のブロック図を概略的に示す。図１４は本発明の１つの実施態様で利用される利得補正画像補正コントローラを概略的に示す。図１５は本発明に従ったアナログ／ディジタル・コンバータの概略ブロック図である。図１６は図１５に図解される準安定性分解回路の概略ブロック図である。図１６Ａは図１５に図解されるナアログ波形生成器の概略ブロック図である。図１７は本発明に従ったアナログ／ディジタル・コンバータの配列の概略ブロック図である。図１８は図１７に図解されるクロック逓倍位相固定ループの概略ブロック図である。図１９は図１７に図解される９０°位相器の概略ブロック図である。図２０は図１７に図解される回路の変形実施態様の概略ブロック図である。図２１は図２０の回路に使用される二相電圧制御発振器および二乗回路の詳細な概略回路図である。図２２は図２１に図解される電圧制御発振器の詳細な概略回路図である。図２３は図２１に示す二乗回路の詳細な概略回路図である。図２４はグレー・コード信号の最下位ビットの間の時相関係性を図解するタイミング図である。詳細な説明図１は本発明の焦点面配列と統合信号プロセッサとを利用したシステムの概略ブロック図を示す。システム内のディジタル・オフセット補正装置は、シャッター３３０を制御するために結合されたシャッター／チョッパー・コントローラ３２８を含む。特定のアプリケーションに応じて、ゲルマニウム・チョッパーまたは不透明チョッパーあるいはそれ以外の同等な光学素子がシャッター３３０の代わりに使用される可能性があることが理解されるだろう。シャッター３３０はシステムに進入する放射エネルギーを制御する。シャッターが開いているとき、放射エネルギーは焦点面配列（ＦＰＡ）１００に衝突する。チョッパー３３０をＦＰＡフレーム速度と同期してもよい。ＦＰＡ１００は、連携する制御電子回路を有する統合マイクロボロメーター焦点面配列から構成されていることが有利である。統合マイクロボロメーター焦点面配列は、さらにピクセル素子から構成されてもよく、その場合、各ピクセル素子が、ピクセル素子により吸収される放射エネルギーの量を表す信号を供給する。ＦＰＡ１００は、ＦＰＡ１００が障害物によって妨害されないシリコン・モードで操作される。シリコン・モードでは画像は連続的に得られる。タイミング発生器３１０は２個のタイミング信号３４８を供給し、焦点面配列１００から２個のクロック信号３５０を受信する。タイミング発生器３１０は、ビデオ・タイミング不良ピクセル置換コントローラ３１２にもタイミング信号を供給する。利得コントローラ３０４は、利得調整信号３３３を供給する。グローバル画像補正コントローラ３０６は、ビデオ・インタフェース３０８に８ビット信号を供給する。ビデオ生成器３１６には、コントローラ３１８のビデオ・タイミングおよび出力が供給される。ビデオ生成器３１６は、公知のディジタル／アナログ・コンバータを含んでいることが有利である。コントローラ３１８は、市販されているモデル８０Ｃ１８６ＥＣ型マイクロプロセッサまたは同等なもののようなマイクロプロセッサを含んでいることが有利である。バックグランド・プロセッサ・インタフェース３２４は、プログラム・メモリ３２２およびデータ・メモリ３２０を備えている。本発明の１つの実施態様では、プログラム・メモリ３２２は２５６Ｋ×１６のフラッシュ・メモリから構成され、データ・メモリ３２０は１２８Ｋ ×１６のＲＡＭから構成されていてもよい。コントローラ３１８は、利得メモリ３３８、オフセット・メモリ３３６、およびビデオ・メモリ３１４を含む各メモリからデータを読書きするために、バックグランド・プロセッサ・インタフェース３２４を通して接続されることが有利である。シリアル通信回線３４０は、コントローラ３１８に外部インタフェースを供給するために結合できる。ビデオ出力データはビデオＤＡＣ３１６から得られ、回線３４２上の外部フレーム・グラッパ(grapper)はフレーム・データを利用できる。ＦＰＡ１００の温度安定化は、温度安定器３２６により得られる。コントローラ３１８は、ホスト・マイクロコンピュータを介してイメージング・システムを外部システムにインタフェースする。コントローラ３１８もヒストグラムを生成し、輝度曲線および等価曲線を生成し、チョッパーまたはシャッターを制御し、基準画像フレーム・タイミングを生成し、メモリ診断およびシステム診断を実行し、主動制御およびスイッチをモニタし、ＴＥ安定器３２６を制御する。タイミング生成器３１０は、ＦＰＡ１００クロック、システム・クロック、および必要とされるタイミング信号を生成する。図２は、本発明の配列センサの概略図である。マイクロボロメーター配列１０２は、焦点面配列１００の放射感知部分を構成する。１つの実施態様では、配列１０２は８０，０００を超える個別マイクロボロメーターを構成することがある。各マイクロボロメーターに連携される電子回路は、図３Ａに詳細に図示されている。検知器グランド１２６は、配列１０２上で均一に分散される。配列は、動的ロウ選択レジスタ１０４およびカラム回路１１０を使用して個々にアドレス指定されるカラムライン１１４によってマイクロボロメーターの規則的なグリッド内に配置される。配列１０２および配列の電子回路は、配列生産中に試験できる。テスト・クロック１２２、テスト・データ１２４、テスト・モード・イネーブル１１６、グローバル・テスト・イネーブル１２８および検出器テスト・フォース１１８の信号は、配列を試験するために使用される制御信号を供給する。カラム処理回路２００は、配列中の各カラムライン１１４に供給される。カラム処理回路１１０は、以下に詳細に示される。配列１０２は、分散グラウンド１２６および分散グローバル試験イネーブル１２８を有する。配列１０２は、動的ロウ選択レジスタ１０４および試験モードでは動的カラム選択試験レジスタ１０８を使用してアドレス指定される。操作中、カラム回路２００は、任意の特定のカラムをアドレス指定する。制御１１２はカラム回路の操作を制御する。カラム回路は、ディセーブル線１１９によってディセーブルできる。図３Ａは、４個の検出器および連携する検出器電子回路の例を示す本発明のマイクロボロメーター配列のある部分の回路概略図である。マイクロボロメーター配列は、マルチプレクサ試験トランジスタを含む複数の基本ユニット・セルから構成される。１つの実施態様では、マイクロボロメーター焦点面配列は、３２８のカラム回路を備えるユニット・セルの３２８×２４６のマトリックスから構成される。検出器共通グラウンド１２６は、ボロメーター２１８Ａ、２１８Ｂ、２１８Ｃおよび２１８Ｄ、ならびにユニット・セル２１２Ａ、２１２Ｂ、２１２Ｃおよび２１２Ｄのそれぞれの一方の側に接続される。ボロメーターは、試験トランジスタ２２０Ａ、２２０Ｂ、２２０Ｃおよび２２０Ｄに並列に接続される。試験トランジスタ２２０Ａ，２２０Ｂ，２２０Ｃおよび２２０Ｄの“オン”抵抗は、ボロメーター２１８Ａ、２１８Ｂ、２１８Ｃおよび２１８Ｄのオン抵抗に近似する。このようにして、試験トランジスタは、ボロメーター信号をエミュレートする信号を供給するために使用することができる。エミュレートされた信号は、ボロメーターが作成される前に、マルチプレクサ回路を試験するために使用できる。不良チップをこのようにして最終的な製造の前に特定できるため、このような試験の結果、製造がさらに安価になる可能性がある。スイッチ２２２Ａ、２２２Ｂ、２２２Ｃおよび２２２Ｄは、ロウ選択線２１６Ａおよび２１６Ｂに応答してボロメーターまたは試験トランジスタ信号を切り換える。試験モードでは、試験トランジスタは、グローバル試験イネーブル１２８によって起動され、それぞれ個々のロウが、ロウ選択線のうちの１つを使用して選択されてもよい。出力は、各カラム回路２００Ａと２００Ｂで使用できる。試験モードでは、カラム回路２００Ａおよび２００Ｂはバイパスされ、カラム・マルチプレクサによりアドレス指定される。ここで図３Ｂを参照すると、複数の検出器３２１８と検出器の電子回路とを示す本発明のマイクロボロメーター配列の一部の変形実施態様の概略回路図が示されている。複数の検出器３２１８は各々、半導体チップ３２２３上に製造された集積回路から構成されたマイクロボロメーター焦点面配列３２２１の上部レベル３２１９上に形成されている。一連のスイッチ３２１４は半導体チップ３２２３の第２レベル３２２７上に形成されている。スイッチ３２１４はＣＭＯＳスイッチからなっていることが有利である。スイッチ３２１４は一対で起動されるように接続されている。すなわち、スイッチは第１端子で共通母線３２１０に接続され、第２端子で検出器の一端に接続されている。ロー選択線３２３３は一対のスイッチを起動して検出器の一つを選択するように動作する。そこでロウ選択検出器の出力はカラム母線３２１２上で検出され得る。例えば、操作中、ロウ選択２が制御信号に応答してスイッチ３２２５とスイッチ３２３７とからなる一対のスイッチを起動し、それによって検出器３２１８Ａからの信号はカラム母線に送られることが可能になる。この構成で有利であることには、検出器のカラムを切換えレベルに接続するために必要な接続線の数を検出器の数よりも１本多いだけの数に減らしてもよいことに留意されたい。ここで図４を参照すると、本発明のマイクロボロメータープロセッサ配列処理回路の１例が示されている。処理回路を、例えばＭＯＳ技術を利用して単一の集積回路に焦点面配列と統合してもよいことが有利である。双方向垂直シフトレジスタ１０４が、配列のロウ選択として機能する。ロウ選択線２１６は、ボロメーター２１８または試験トランジスタ２２０から信号を選択するために、スイッチ２２２を起動する。グローバル試験イネーブル１２８は、係合しているすべての試験トランジスタを起動する。カラムライン１１４は、電源７０３によりバイアスをかけられる。カラムライン１１４は、プリアンプ・ステージおよび出力トランジスタ・ステージのあるバッファ直接注入（ＢＤＩ）回路１３２により感知される。積分コンデンサ１８０は、カラム感知線１８１上の信号を積分する。本発明の１つの実施態様では、積分コンデンサは約２９マイクロ秒の積分時間を有することがある。コンパレータ２０が、アナログ・ランプ信号１８をカラム感知線１８１上の積分信号と比較する。以下に詳細に説明するランプ生成器１３４は、コンパレータにアナログ・ランプ信号１８を供給する。１つの例でのランプ信号は、名目上約５ボルトから１０ボルトの間の範囲内となる３４μｓとなる場合がある。コンパレータ２０は、アナログ／ディジタル・ラッチ１５０にバイナリ信号を供給する。ディジタル・ランプ信号１５１は１３ビットのグレー・コード・カウンタ／エンコーダ１４６から得られる。１３ビット・グレー・コード・カウンタ／エンコーダ１４６は、１３ビット分解能の１２ｘクロックの４つの位相を使用する、ピクセル・クロックの１２倍に等しい周波数を用いて動作できる。ディジタル・ランプ信号およびアナログ・ランプ信号は、それらが同時に開始、終了するように調整される。カラム選択線１１３は出力ラッチおよびドライバ１４０のアドレス指定を供給する。選択されたカラムに応じて、出力ラッチおよびドライバはコンパレータ２０によってイネーブルされたアナログ／ディジタル・コンパータ・ラッチ１５０のカウントを供給する。出力ドライバ１４８は、ディジタル・データ４９５をオフ焦点面回路に供給する。ディジタル・データ４９５は、ピクセル・クロックでクロックできる。１つの実施態様では、ボロメーター・オフセット補償器７０１は検出器素子と並列に接続されている。ボロメーター・オフセット補償器とその制御回路が、配列内の各カラムごとに複製されることが理解されるだろう。図４に図示された実施態様は、負荷抵抗器１１５に結合された非線形補償電圧源７０３を任意で含むものである。負荷抵抗器１１５は、ボロメーター・オフセット補償器７０１に接続される。ボロメーター・オフセット補償器７０１の１つの実施態様は、図８を参照して以下にさらに詳細に記述される。ボロメーター・オフセット補償器７０１は、第１端子で負荷抵抗器１１５に、また、制御入力でデータ・ラッチ７４４に結合される。データ・ラッチ７４４は、図９を参照して以下にさらに詳細に記述される。ディジタル・オフセット・データ７４５は、データ・ラッチ７４４に供給される。ディジタル・オフセット・データは、カラムライン１１４上の各ロウおよびカラム・ボロメーター信号に適用されるオフセットを表す。ＢＤＩプリアンプ１７０４は、さらなる処理のためにオフセット・ボロメーター信号を増幅する。ここでは、負荷抵抗器１１５と直列に接続されるボロメーター・オフセット補償器７０１、および検出器素子を利用する、本発明のマイクロボロメーター配列補償回路の別の変形例を示す図５を参照する。低ノイズ・バイアス電源１１７が、電圧バイアスをボロメーター・オフセット補償器７０１に供給する。ボロメーター・オフセット補償器およびその制御回路が、配列中の検出器のカラムごとに複製されることが理解されるだろう。図５に図示される変形実施態様では、ＢＤＩプリアンプ１７０４の１つの入力と接合された非線形補償電圧源７０３が任意で含まれていてもよい。他の素子は、前記に類似した方法で接続される。ここでは、負荷抵抗器１１５と結合される非線形補償電圧源７０３を利用した本発明のマイクロボロメーター配列補償回路の別の変形実施例を示す図６を参照する。他の素子は図４を参照して前述したものと類似した方法で接続される。非線形補償電圧源の動作は以下にさらに詳細に説明する。ここでは、本発明によって意図されるボロメーター・オフセット・補償回路の変形実施例を示す図７を参照する。前述したように、焦点面配列の各カラムは、ボロメーター・オフセット補償器７０１に結合される。従って、ボロメーター・オフセット補償器７０１および矢印７０７で示される連携する回路は、各々のＭカラムごとにＦＰＡ集積回路チップ上で複製される。カラムライン１１４上のボロメーター信号は、ロウ選択回線２１６で選択され、ＢＤＩプリアンプ１７０４に接続する。カラムライン１１４上のボロメーターからの信号とは、ボロメーター・オフセット補償器７０１によって補償されている信号である。説明されている例では、ボロメーター・オフセット補償器７０１は、そのうちの幾つかが補償抵抗器７０２、７０４および７０８として図解のために示され、それぞれ個別に複数のスイッチ７１０Ａ、７１０Ｂ、および７１０Ｄに結合される、第１補償抵抗器から第６補償抵抗器を備えている。複数のスイッチは、例えば６ビット・データ・ラッチ７４４の出力により結合され、制御される。６ビット・データ・ラッチ７４４は、水平シフトレジスタ１０６によってイネーブルされる。ディジタル・オフセット・データ７４５は、データ・ラッチ７４４を介して特定の抵抗器の組み合わせを選択する。本発明の１つの実施態様では、第１補償抵抗器から第６補償抵抗器に、１２００オームから８２００オームの名目範囲内の値が設定され、例えば約１４５キロオームの負荷抵抗器１１５に結合される。本明細書中に示される実施態様は、限定するものとしてではなく図示され、その他の等価の値、および補償抵抗または同等な回路の組み合わせを、本発明の趣旨と範囲を逸脱することなく使用してもよい。１つの実施態様では、非線形補償電圧源７０３が電圧をボロメーター・オフセット補償器７０１に提供する。ここでは、図８を参照し、本発明の変形実施態様により意図される非線形補償電圧源７０３の１例を示す。非線形補償電圧源は、抵抗７５４に並列接続されるコンデンサ７５２に接続されるスイッチ７５０を有している。閉じられると、スイッチ７５０は、電圧ＶＮＣを増幅器７５６にかける。増幅器７５６は、出力抵抗７６０に直列接続される出力コンデンサ７５８を通る出力７６２を備える均一利得増幅器を備えていることが好ましい。再び図４を参照すると、出力７６２は、ＢＤＩプリアンプを制御するために、ノードＶ１に、あるいは変形実施例においてはノードＶ３に接続されていてもよい。スイッチ７５０は、検出器ロウ選択と同期して起動されることが有利である。この開示の利点を得る当業者には理解されるように、増幅器７５６は、任意の特定のアプリケーションの集積回路技術に応じて、均一性利得反転演算増幅器または均一性利得非反転演算増幅器を含んでいてもよい。ここでは、６ビット・データ・ラッチ７４４で使用される１ビット・ラッチ７４４Ａの例を示す図９を参照する。ビット・ラッチ７４４Ａは、入力から出力への電圧レベルを変更するために、レベルシフタ回路７２５に結合されていてもよい。レベル・シフタ７２５は、抵抗上のｎ−チャネルを減少するために構成されていることが有利である。図９の回路は、補償抵抗器ごとに複数回複製されていることが有利である。ボロメーター・オフセット補償器７０１が６個の補償抵抗器を利用する１例では、同一データ・ラッチ回路は、ＦＰＡチップ上のＭ個のカラムのそれぞれに６回製造されていることが有利である。好ましい実施態様では、データ・ラッチ７４４は、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタを備えている。入力では、各ビット・ラッチ７４４Ａは、Ｎ番目のオフセット・ビットを動的にラッチし、選択するように構成されたロウ選択トランジスタ７１４、７１２を備えている。トランジスタ７１４は、水平シフトレジスタ１０６からのロウ選択出力によって制御される。トランジスタ７１６は、水平シフトレジスタ１０６からのＮＯＴロウ選択信号によって制御される。トランジスタ７１６、７２２は、第２動的ラッチとして動作する。トランジスタ７１８および７２０は、起動時にｎオフセット・ビットの状態をトランジスタ７２６に転送する制御信号ＴおよびＮＯＴＴに応答してトランジスタ７２６を駆動する。ＮＯＴＨＶリセット信号は、転送信号ＴおよびＮＯＴＴがアクティブでない間、トランジスタ７２６の出力をリセットする。リセット後、アクティブな転送信号、およびトランジスタ７１８と７２０がトランジスタ７２６を駆動する。トランジスタ７２８および７３０は、トランジスタ７２６の出力に応答してトランジスタ７１０を駆動するために動作する。出力では、切換えトランジスタ７１０が、負荷タップＮから負荷タップＮ＋１を短絡させることによって、補償抵抗器の選択を制御する。複数個のスイッチ７１０Ａ−７１０Ｄは、前記の例の切換えトランジスタ７１０を含む。第１ラッチは、領域内のトランジスタを３×２ミクロンの範囲で操作するための第１電圧Ｖｄｄでバイアスをかけられていてもよく、一方、Ｖｄｄよりかなり高い第２電圧Ｖｄａは、トランジスタ７１０を操作するように選択されていてもよい。トランジスタ７１０は、約４０×２ミクロンの面積を持つ半導体材料を含んでいてもよい。ボロメーター・オフセット補償器回路の素子をこれまで記述したので、今度は、ボロメーター・オフセット補償器回路の動作を記述することが本発明に役立つであろう。さらなるバックグランドにより、マイクロボロメータ焦点面配列は、通常、検出器の不均一性と非常に低い信号レベルの双方を同時に処理するために、非常に大きな動的範囲の電子回路を必要とする。１００万対１を超える動的範囲が典型的である。電子回路スイッチは、特に、大きな焦点面配列に適用可能な場合に、この難しい要件を満たすことができ、マイクロボロメーター技術の重大な利点および実践的なアプリケーションが得られる。図７に図示される実施態様では、非線形補償電圧源は、これが利用される場合、ボロメーター検出器、負荷抵抗器、プリアンプおよび補償抵抗器を具備する焦点面回路に接続されるオフ焦点面非線形補償電圧源であることが好ましい。電圧Ｖ１がかけれらると、複数のスイッチ７１０Ａ−７１０Ｄのうちの１個、またはそれ以上を開くことによって選択されるように、電流は検出器カラムライン１１４、負荷抵抗器１１５、および少なくとも１個の補償抵抗器を通って流れる。負荷抵抗器１１５が必要とされない実施態様もある。電圧Ｖ１はＢＤＩプリアンプ１７０４によって設定され、名目上Ｍ検出器回路のそれぞれに対して同じ電圧である。プリアンプに流れ込む電流は、信号電流を表す。検出器抵抗が検出器ごとに大きく変化する可能性のある検出器抵抗の差異を補償するために、補償抵抗器が利用されてもよい。このような補償抵抗器が利用されない場合には、プリアンプ回路は、有効信号電流だけではなく、検出器抵抗変動から生ずる大きな付加電流も処理するためにかなり増大した動的範囲を必要とする。電流がボロメーター検出器にかけられると、Ｉ²Ｒ加熱（すなわち抵抗を通って流れる電流の二乗に比例する加熱）は各検出器の温度を上昇させる。温度が上昇した結果、検出器抵抗が変化し、それによりＢＤＩプリアンプ１７０４の入力動的範囲要件が増加する。外部の非線形補償電圧源１１７はノードＶ１で電流の変化を感知し、Ｉ²Ｒ加熱が誘発するプリアンプ電流の変化を正確に補償する非線形電圧を供給する。このようにして、非線形電圧は、プリアンプ回路の動的範囲要件も、焦点面上に集積される電子回路内で容易に達成できるレベルまで引き下げる。ここで図１０を参照すると、水平バイポーラトランジスタを利用したＢＤＩプリアンプの例が示されている。ＢＤＩプリアンプは、例えばＰＮＰ水平バイポーラ入力ステージ８０２と、電流源負荷８０６と、Ｐ−ＭＯＳパス・トランジスタ８０４と、積分コンデンサ８１０と、リセット・スイッチ８０８とから構成されている。カラム線１１４はＰＮＰ水平バイポーラ入力ステージとゲート８０１で接続されてもよい。ゲート８０１も適当な電圧ＶＰＡに結合してもよく、ＶＰＡは約１０ボルトでよい。入力ステージ８０２のエミッタを、約８ボルトの第２電圧ＶＢと結合してもよい。電流源負荷８０６を入力ステージ８０２のコレクタに結合してもよい。次に、カラム感知線１８１を積分コンデンサ８１０と結合してもよく、この積分コンデンサ８１０はリセット・スイッチ８０８によってリセットされてもよい。リセット・スイッチ８０８も水平バイポーラトランジスタとして実施してもよい。水平バイポーラトランジスタは、本明細書に参考文献として組入れられている“１．２μｍのディジタルＣＭＯＳ技術用の小型で低ノイズの演算増幅器”のタイトルのホルマン氏およびコネリー氏の論文（１９９５年６月伺、ＩＥＥＥソリッドステート回路ジャーナル第３０巻第６号）にさらに詳細に記載されている。ここでは、本発明のビデオ・プロセッサ３１２を示す図１１を参照する。ビデオ・プロセッサは、８ビット・ビデオ信号、４ビット・オーバーレイ信号および明るいオーバーレイ信号を供給する。８ビット・ビデオ信号は、マルチプレクサ４２１の出力をマルチプレクサ４１７の信号と加算することによって供給される。マルチプレクサ４１７は、マルチプレクサ４１５を介するフィードバック信号で、焦点面配列処理システムからの８ビット・データを計算し、７ビットの最下位ビット・バイパスを供給する。加算ノード４３７は、マルチプレクサ４２１に加算された入力を供給する。マルチプレクサ４２１はさらにマルチプレクサ４１９の出力を受ける。マルチプレクサ４１９は、オーバーレイ・メモリ４０３の出力を受ける。不良ピクセル置換は、マルチプレクサ４２５およびマルチプレクサ４２３により実現され、マルチプレクサ４２３がデータの８ビットを、加算ノード４２７の出力を受けるマルチプレクサ４２５に入力する。加算ノード４２７は、マルチプレクサ４２５の出力に、入力としてビデオ・メモリ４０５からのデータを加算する。不良ピクセル置換プロセッサ４０１は、不良ピクセル・データが置換されるビデオ・メモリに１７ビット・アドレスを供給する。８ビット・コンピュータ信号は、やはりマルチプレクサ４０９からフィードバック・データを受けるマルチプレクサ４１１に供給される。マルチプレクサ４１１の出力は、マルチプレクサ４０９内で、マルチプレクサ４０７を介して８つの最もグローバルなビットと多重化される８つの最上位ビットと多重化される。不良ピクセル置換プロセッサ４０１は、１７ビットのアドレスを、前述のマルチプレクサ４１９にデータを供給するオーバーレイ・メモリ４０３に供給する。クリッピング・プロセッサ４３９は、オーバーレイ・プロセッサ４３１からオーバーレイ信号を供給する加算ノード４３３の出力およびマルチプレクサ４２５によって作りだされる不良ピクセル置換回路の出力をクリッピングする。焦点面配列からグローバルにスケーリングされたデータは、マルチプレクサ４０７を介して供給され、利得補正済みデータはマルチプレクサ４１５に供給される。ここでは、本発明のコマンド・プロセッサのインタフェース・ルーチンおよびインタフェース構造の概略図を示す図１２を参照する。コントローラ３１８は、シリアル入出力（Ｉ／Ｏ）ポートにインタフェースされる第１シリアル・プロセッサ５５２および第２シリアル・プロセッサ５５４を有する。高速リンク５８４は、外部プロセッサ５８２に結びつく。外部プロセッサ５８２はシリアルリンク１−５７６およびシリアルリンク０−５７４を制御する。高速リンク５８４は、メモリを介して、ＤＭＡチャネル５７８およびＤＭＡチャネル５８０によって結びつく。ＤＭＡチャネル５７８は、リンク・プロセッサ５５６に結びつくリンク・コントローラ５６８に結びつく出力チャネルである。高速リンクは、リンク・コマンド・インタプリタ５７０とも通信する。リンク・プロセッサ５５６は、ＤＭＡチャネル５８０を通るリンク・コントローラ５７２を介して高速リンク５８４からデータを受け入れる。リンク・プロセッサ５５６は、コントローラ３１８に結びつく。ＦＰＡタイミング・コントローラ５１０は、フレーム割込みルーチン５１４にタイミング・データを供給する。タイマ２５５８は、ディジタル／アナログ・コンバータ・リクエスト５９４をスケジュールするインターバル・タイマ・ルーチン５１２に信号を供給する。ディジタル／アナログ・コンバータ・リクエスト・コマンド５０３は、アナログ／ディジタル・コンバータ・サービス・ルーチン５８６を演算するアナログ／ディジタル・コンバータ５１１に供給される。温度示度５０７は、ＴＥ安定器制御５４６に供給される。ＴＥ安定器３２６は、ＴＥ安定器制御５４６により制御される。ＴＥ安定器３２６は、ＴＥ安定器ループ調整５４８を有している。素子を制御するためのスイッチは、スイッチ・スキャナ５３６によって走査されるインタフェース５４２を有している。タイマ・ルーチンは、フレーム割込みルーチン５１４およびアナログ／ディジタル・リクエスト５９４だけではなく、スイッチ・スキャナにもポーリングを供給する。スイッチ・スキャナは、スイッチ・コルンド・プロセッサにデータを供給するスイッチ変更リスト５３８にデータを供給する。チョッパー割込みルーチン５３４は、チヨッパー・シャッター・センサ５２７からデータを受ける。チョッパー位相制御ルーチン５３２は、チョッパー・ルーチン５３０によって制御される。チョッパー・コンバータ５２６は、チョッパー位相制御ループ５３２によって制御される。チョッパー位相ループは、５３４内で調整される。ＤＭＡメモリ・コントローラ５１６は、ＤＭＡＱ５２３にサービスを提供する。ＤＭＡチャネル５２１は、システム・メモリ５１８にアクセスする。自動利得制御ルーチン５２８は、ＤＭＡコントローラ５１６によって制御されるＤＭＡＱ５２３を介してメモリに結びつく。ここで図１３を参照すると、本発明に従って実現されるマイクロボロメーター焦点面配列用の温度安定器の１つの特定の例のブロック図が示されている。装置は、複数個のマイクロボロメーターのそれぞれから温度データを供給するためのマイクロボロメーター焦点面配列１００から構成される。前記のように、ＦＰＡ１００からのデータは、図１４に最もよく示されるように、利得／画像補正コントローラ３０４から利得補正済み信号６２１を作成するために処理されていてよい。ＴＥ安定器ループ調整５４８は、利得／画像補正コントローラ３０４からの利得補正済み信号に結合される平均信号９１２を決定する手段を含んでいてもよい。平均信号決定手段９１２は、フィードバック信号出力９０６からなっている。マイクロボロメーターの配列の平均温度を示す平均信号は、フィードバック信号出力９０６上でフィードバック信号を生成するために、利得補正済み信号から算出される。フィードバック信号は、平均信号に比例していることが有利である。ＴＥ安定器制御５４６は、フィードバック信号出力９０６を受け入れるための入力を含む、温度制御信号９０２を生成するための手段を含んでいてもよい。温度制御信号手段９０２は、フィードバック信号に比例する温度制御信号を搬送するための、温度制御出力９０４を含んでいる。温度安定器３２６は、マイクロボロメーター焦点面配列と接触する。温度安定器３２６には、温度制御出力に結合された入力があり、結合９１０で示されるように、温度制御信号に応答してマイクロボロメーター焦点面配列１００の平均温度を調整する。本発明の装置の１つの実施態様では、熱電気安定器３２６は、熱電冷却器を含んでいることが有利である。平均信号を決定するための手段９１２は、マイクロプロセッサからなるか、またはコントローラ３１８内で実行されるコンピュータ・プログラムとして実施されることが有利であろう。温度制御信号生成手段９０２は従来形の電力増幅器を含んでいてもよい。本発明の装置の有用な実施態様では、平均信号決定手段は、ＦＰＡ内の各マイクロボロメーターから、または配列中のマイクロボロメーターの選択された部分からデータを受け取るために連結されていることが好ましい。このようにして、本発明の方法および装置は、初めに、ＦＰＡボロメーター素子の温度感度を利用し、配列自体を配列中のボロメーター素子の平均温度で安定化する。操作中、本発明の方法は、コンピュータ制御された方法でマイクロボロメーター焦点面配列の温度安定化を図り、その場合、各プロセス・ステップは、コンピュータ生成されたコマンドに応えて実現される。コンピュータ制御された方法は、以下のステップを含む：Ａ．マイクロボロメーター焦点面配列中の複数個のマイクロボロメーターのそれぞれから温度データを読み出すステップ；Ｂ．温度データから平均信号を決定するステップ；Ｃ．フィードバック信号が平均信号に比例するフィードバック信号を生成するステップ；Ｄ．フィードバック信号に比例する温度制御信号を生成するステップ；およびＥ．マイクロボロメーター焦点面配列の平均温度を温度制御信号に応えて調整することにより、マイクロボロメーター焦点面配列の温度を安定化するステップ。１つの実施態様では、温度を安定化するステップは、マイクロボロメーター焦点面配列に結合される熱電気安定器の温度を調整するステップを含む。温度調整は、希望に応じて、およびアプリケーションと操作環境とに応じて、連続的にまたは定期的な間隔で実施されてもよい。別個の温度センサを配列基板上で使用する本発明の１つの変形実施態様では、ＴＥ安定器は、ＦＰＡ温度を以下のパラメタに関して１００マイクロ度ケルビン内で安定した状態に保つことができるであろう：センサ抵抗：５ＫΩ≦Ｒ≦２０ＫΩ 温度係数：−２％／度ケルビンセンサを差動ブリッジの１つの脚部の中に配置することによって、別個の温度センサ回路を実現してもよい。ブリッジまでの２本の電力リード線が、差動測定値を採取できるように自動的に切り換えられ、ブリッジは、ｄｃ駆動電源内でのドリフトを相殺するために両方向での電力の供給を受ける。ブリッジ抵抗器には、センサの抵抗に等しい値Ｒが設定される。１度のケルビン範囲内で正確な絶対温度を得るために、−２％／度Ｋの温度係数の場合、Ｒの値は２％以内の精度でなければならない。センサ抵抗の指定される範囲の場合、ブリッジにはＮ個の合計差異値が存在する場合がある。１．０２Ｎ＝（２０Ｋ／５Ｋ）Ｎ＝ｌｏｇ（４）／ｌｏｇ（１．０２）Ｎ＝７０従って、各センサは、組立てに適した抵抗器を選択するために測定されなければならない。１２ボルトである駆動電圧用のブリッジにわたる電圧差は、温度における変化が１００μ度に対し、約６μＶとなる。それから、この電圧は、約１００，０００で増幅され、バックグランド・プロセッサに対する入力のためにアナログ／ディジタル・コンバータによってサンプリングされる。プロセッサは、ＴＥ安定器用の電力駆動回路を制御するために使用してもよい。ここでは、本発明の１つの実施態様で使用される利得補正画像補正コントローラの概略図を示す図１４を参照する。利得コントローラ３０４は焦点面配列１００からのオフセット補正データごとの利得係数を供給する。利得コントローラ３０４は更に、焦点面配列１００によって収集されるデータのヒストグラムをコンパイルする。利得／ヒストグラム／補償メモリ６１０は、利得補償係数を含むデータを供給する。データは、更に、不良ピクセルのコードを含む。コードは、ピクセルが不良かどうかについての情報を供給し、また隣接するピクセル・アドレス・データを含んでいてもよい。不良ピクセル・デコーダ６２４は、データを受取り、現在のピクセルが不良であるかどうかを判断する。現在のピクセルが不良である場合、不良ピクセル・デコーダ６２４は、不良ピクセルを置換する隣接ピクセルを決定すべく、隣接するピクセル・データを使用してもよい。不良ピクセル・デコーダ６２４は、利得補償係数をマルチプレクサ６２２に送り、利得係数によってオフセット信号を乗算する。マルチプレクサ６２２は、均一形利得を含む利得補償係数または不良ピクセル・デコーダ６２４によって供給される利得補償係数を、乗算器６２６へと送る。オフセット・コントローラ３０２は、焦点面配列１００からのオフセット補正済みデータを乗算器６２６に供給する。乗算器６２６は、オフセット補正済みデータを適切な利得補正係数で乗算する。クランプ６２０は、乗算されたデータを受け取ることができる。クランプ６２０は、選択され、あらかじめ定められた範囲の値を送るためのウインドウとして機能してもよい。利得補正済みデータは、表示のために表示装置に供給されていてもよい。好ましい１つの実施態様では、利得補正係数は、小数点の左側にある１ビット、および小数点の右側の１５ビットから構成されていてもよい。オフセット補正済みデータは、小数点の左側の１３ビット、および小数点の右側の１ビットから構成されていてもよい。クランプは、３０ビットの乗算済みデータ出力から小数点の左側の１３ビット、および小数点の右側の１ビットを送ってもよい。利得補正済みデータは、ヒストグラムを作成するために供給されてもよい。クランプ／スケール装置６１８は、利得補正済みデータを受取り、データをあらかじめ定められたスケールに固定し、スケーリングする。最大／最小生成器６１６は、スケーリングされたデータを受け取る。スケーリングされたデータは、高ビット生成器６１４にも供給される。高ビット生成器６１４は、高ビットをスケーリングされたデータに加算する。マルチプレクサ６１２は、高ビット生成器６１４からデータを受取り、利得／ヒストグラム／補償メモリ６１０にアドレスとしてデータを供給する。利得コントローラ３０４は、利得ヒストグラム／補償メモリ６１０にヒストグラムを記憶する。加算器６０６は、ピクセル出力から生ずるアドレス値を受取り、そのアドレス値が、例えば１つの実施態様では２５５であるあらかじめ定められた値を下回る限り、その値を１だけ増分する。加算器は、増分された値をマルチプレクサ６０８に供給する。マルチプレクサ６０８は、増分値を利得／ヒストグラム／補償メモリ６１０の中に書き戻す。焦点面配列１００上の全てのピクセルが走査される。ここでは、本発明のアナログ／ディジタル・コンバータの総合的な概略ブロック図である図１５を参照する。変換対象のアナログ信号であるアナログ入力信号１５は、クロックされないアナログ・コンパレータ２０の１つの入力に接続される。コンパレータ２０のその他の入力は、アナログ・ランプ信号１８に接続される。アナログ波形生成器３０は、アナログ・ランプ信号１８を生成する。アナログ・ランプ信号１８が実質上、アナログ入力信号１５に等しい場合、コンパレータは出力信号２１を生成する。コンパレータ出力信号２１は、準安定性分解回路３５の制御入力に接続される。アナログ波形生成器３０に同期されるのは、ディジタル・グレー・コード母線６２上でディジタル・グレー・コードを生成するグレー・コード生成器４５である。ディジタル・グレー・コード母線６２は、準安定性分解回路３５のデータ入力に接続される。準安定性分解回路３５は、母線６２上のディジタル・グレー・コードの状態をコンパレータ出力信号２１のアクティブ状態に応じて記憶する。その結果、準安定性分解回路３５のディジタル出力信号４７は、アナログ・ランプ信号１８の大きさがアナログ入力信号１５の大きさと等しくなる場合のアナログ入力信号の大きさのディジタル表記となる。ここでは、準安定性分解回路３５を更に詳細に示した図１６を参照する。コンパレータ出力信号２１は、Ｎビット・データ・ラッチ１１の制御入力に接続される。Ｎは、アナログ信号１５がアナログ・ディジタル・コンバータによってディジタル化（変換）される分解能のビット数である。Ｎは任意の数であり、通常は、大部分のアプリケーションでは８と１６の間である。Ｎビット・データ・ラッチ１１によりラッチされるデータ入力は、グレー・コード生成器４５からディジタル・グレー・コード母線６２に接続される。Ｎビット・データ・ラッチ１１（グレー・コード生成器４５によって生成されるコードである）によってラッチされるデータは、回線１７上でＮビット・フリップフロップ１９に供給される。Ｎビット・フリップフロップ１９は、Ｎビット・データ・ラッチ１１がグレー・コード生成器４５の状態を記憶した後のあらかじめ定められた期間、回線１７上のデータを記憶することによって、システムの準安定性を分解する。ディジタル出力４７は、前記のように供給される。ここでは、図１５に図解されるアナログ波形生成器３０の概略ブロック図を示す図１６Ａを参照する。演算増幅器３２は、出力信号を積分コンデンサ２８に供給することにより、アナログ・ランプ信号１８を供給する。ＲＥＳＥＴ信号１９は、タイミング回路３３によって生成され、新しい変換が開始されなければならない時にコンデンサ２８を放電するために、スイッチ２８Ａを起動する。演算増幅器３２の１つの入力２１は、ＲＡＭＰＢＩＡＳ信号に接続され、第２入力２３は、プログラマブル電流源３１の出力に接続される。プログラマブル電流源３１は、演算トランスコンダクコンス増幅器２７によって制御される。増幅器２７には、アナログ・ランプ信号１８に接続される第１入力がある。増幅器２７の第２入力は、ランプ基準電圧ＲＡＭＰＲＥＦに接続される。増幅器２７の第３入力は、ランプ調整回路２９の出力に接続される。アナログ・ランプの開始電圧は、ＲＡＭＰＢＩＡＳ電圧を変更することにより調整可能である。アナログ・ランプ信号１８の傾斜は、増幅器２７によって制御される。プログラマブル電流源３１の出力をトランスコンダクタンス増幅器２７からの電流信号２７Ａに応答して変更することにより、アナログ・ランプ信号１８の傾斜を変更できる。ランプ信号１８が終了しなければならない直前に送出されるタイミング回路３３からの制御信号３３Ａに応答して、ランプ調整回路２９は制御信号２９Ａを介して増幅器２７をターンオンしてＲＡＭＰＲＥＦ電圧とアナログ・ランプ信号１８の電圧の間の差異をサンプリングする。トランスコンダクタンス増幅器２７は、この電圧差を、プログラマブル源流源３１の制御に利用される電流２７Ａに変換する。プログラマブル電流源３１が調整された後で、タイミング回路３３は、制御信号３３Ａを介して、増幅器２７をオフにして、フィードバック・ループを開き、ＲＥＳＥＴ信号１９を送出し、スイッチ２８Ａを使用してコンデンサ２８を放電してから、スイッチ２８Ａを開き、別の積分サイクルを開始する。ここでは、並列アナログ／ディジタル・コンバータ１０Ａおよび１０Ｂの概略ブロック図である図１７を参照する。明解にするために、２つのコンバータだけが図示されており、配列中にはｍ個のコンバータがある場合がある。１つの好ましい実施態様では、配列中に３２８のコンバータがある。各アナログ／ディジタル・コンバータは、ディジタル・グレー・コード母線６２、および出力母線５７に接続される。ディジタル・グレー・コード母線６２は、ｍ個のデータ・ラッチの各データ入力に接続される。明確を期すために、データ・ラッチ２４Ａおよび２４Ｂへの接続だけが図示されている。各データ・ラッチのデータ入力は、グレー・コード生成器４５により駆動される。Ｎビット出力母線５７は、各転送ラッチ（図示されているラッチ２６Ａおよび２６Ｂ）のデータ出力に接続され、マルチプレクサ読出し回路５９によって読み取られる。変換対象の信号である回線１５Ａ上のアナログ信号は、サンプリング・スイッチ１２Ａが閉じられ、それによって電荷がコンデンサ１６Ａに転送されるまで、コンデンサ２３Ａに蓄積される。コンデンサ１６Ａは、スイッチ１２Ａが開かれるまでアナログ信号１５Ａを積分する。あらかじめ定められた時間間隔が経過するまで、スイッチ１２Ａは開かれ、スイッチ２３Ａは閉じられるので、コンデンサ２３Ａを各変換期間の始めにリセットする。当業者は、あらゆる電荷転送素子または回路を、比較対象の信号の転送に使用できることを認識するであろう。読出し位相の間、サンプリングされた信号１４Ａは比較器２０Ａによってアナログランプ信号１８と比較される。サンプリングされた信号１４Ａがアナログ・ランプ信号１８に等しいか、あるいはそれに関してある程度のあらかじめ定められた電位にある場合、コンパレータ２０Ａの出力２２Ａがラッチ２４Ａを起動する。コンパレータ２０Ａの出力は、ラッチ２４Ａのイネーブル入力に接続される。ディジタル・グレー・コード母線６２に接続されるラッチ２４Ａは、アナログ・ランプ信号１８がコンパレータ出力信号２２Ａに応答してサンプリングされた信号１４Ａに等しい時に、グレー・コード・カウントの状態を記憶する。ラッチ２４Ａの出力は、転送ラッチ２６Ａに供給される。転送ラッチ２６Ａおよび２８Ａに接続される出力制御レジスタ５４は、コンバータの配列からある特定のアナログ／ディジタル・コンバータの出力を選択する。各転送ラッチの出力は、マルチプレクサ読出し回路５９の一部である、Ｎビット出力母線５７を介して感知増幅器５３に接続される。任意の一時点では、１つの転送ラッチのみがアクティブであり、母線５７に出力を供給している。出力制御レジスタ５４は、入力クロック６８と同期される。ここでは、マルチプレクサ読出し回路５９を記述する。当業者は、マルチプレクサ読出し回路５９内の回路ブロックのそれぞれが、各転送ラッチからのビットの数を処理するためにＮビット幅であることを理解するであろう。感知アンプ５３の出力は、入力クロック６８によりクロックされる入力レジスタ５５の入力に接続される。入力レジスタ５５は、転送ラッチがどちらかのＮビットから出力制御シフトレジスタ５４によってイネーブルされた、Ｎビット出力母線５７上でデータをラッチする。レジスタ５５の出力は、やはり入力クロック６８によりクロックされる準安定性分解レジスタ３６の入力に接続される。準安定性分解レジスタ３６は、Ｎビット出力母線５７の状態が入力レジスタ５５の中にラッチされた後の１つの完全なクロック・サイクルである入力レジスタ５５からのデータが準安定性分解レジスタ３６の入力に供給されるようにクロックされる。レジスタ３６は、母線６２上のディジタル信号がアナログ・コンパレータ２０Ａからの出力信号２２Ａによってラッチされたときに発生した可能性がある変換の準安定性を分解する。このラッチ列配列の回路分析の結果、システムの準安定性が、準安定分解レジスタ３６を増設することにより、少なくとも２³⁰の係数で改善されることが示された。準安定性分解レジスタ３６の出力は、グレー・コード信号を標準バイナリ信号に変換するグレー・コード・デコーダ３８に接続される。グレー・コード・デコーダ３８は、準安定性分解レジスタ３６内の各ラッチの出力が、もう一つ別のビット等で順に排他的ＯＲされた隣接ビットで排他的ＯＲ（ＸＯＲ）される排他的ＯＲを取る（ＸＯＲを取る）プロセスを使用することがある。グレーン・コード・デコーダ３８によって出力される標準バイナリＮ−ビット・コードは、入力クロック６８に応答して出力値をラッチするＮビット出力レジスタ７１のデータ入力に供給される。出力レジスタ７１の出力は、Ｎビット変換バイナリ出力信号４７を供給するＮ出力ドライバ７３に供給される。入力クロック６８は、高速クロック６４を生成するクロック逓倍位相固定ループ回路５０にも供給される。本発明の１つの実施態様では、クロック乗算器は、１２ｘクロック乗算器である。本発明の１つの実施態様では、例えば入力クロック６８は７ＭＨｚの名目クロックで、クロック乗算器５０は、これを１２倍の８４ＭＨｚに増加させる。ここでは、グレー・コード生成器４５を記述する。本発明の１つの実施態様では、Ｎビット・バイナリ・グレー・コードである、母線６２上のディジタル・グレー・コードは、最下位ビット６０、最下位の次のビット５８、およびＮ−２ビット・グレー・コード・ワード５６という３つのビット・ストリームの連鎖により生成される。高速クロック６４はＮ−２ビット同期バイナリ・カウンタ４８をクロックする。Ｎ−ビット同期カウンタ４８は、出力信号をＮ−２ビット・グレー・コード・エンコーダ４６に供給する。グレー・コード・エンコーダは、母線６２上のディジタル・グレー・コードのＮ−２最上位ビット５６を供給する。グレー・コード・エンコーダ４６は、カウンタ４８によって出力される各ビットと、隣接する出力ビットをＸＯＲ（排他的ＯＲ）することによって、グレー・コードを供給する。高速クロック６４およびＮ−２ビット同期カウンタの最下位ビット４９は、負エッジ・トリガ・フリップフロップ４４に接続される。負エッジ・トリガ・フリップフロップ４４は、最下位の次のビット信号、ＬＳＢ＋１５８を母線６２上のディジタル・グレー・コードの一部として供給する。高速クロック６４は、９０°アナログ位相器４２にも接続される。９０°位相器４２は、高速クロック６４を９０°シフトすることによって、最下位ビット信号ＬＳＢ６０を母線６２上のディジタル・グレー・コードの一部として生成する。１つの実施態様では、Ｎは１３ビットと等しく、同期カウンタ４８およびグレー・コード・エンコーダ４６はグレー・コード母線６２上の１１の最上位ビットを供給する。１２番目のビット（ＬＳＢ＋１）は、（約）７５ＭＨｚクロックを２で除算してから、それをフリップフロップ４４の７５ＭＨｚクロックの降下エッジでラッチすることによって、供給される。１３番目のビット（ＬＳＢ）は、閉ループ位相器４２内の１つの完全なクロック・サイクルの1/4 である正確な９０°で、７５ＭＨｚクロックを遅延させることによって生成される。この種の位相器は、遅延固定ループとも呼ばれる。ここでは、図１７のクロック逓倍位相固定ループ５０を更に詳細に図解する図１８を参照する。クロック乗算器５０は、入力クロック６８と回線１０２上の高速クロック６４の周波数分割バージョンの間の位相差を検出する位相検出器１００を含むものである。位相検出器１００の出力１０４は、周波数逓倍電圧制御発振器（ＶＣＯ）１０６を制御するために使用される。ＶＣＯ１０６は、あらかじめ定められた係数で入力クロック６８の周波数を増加させる。一例では、ＶＣＯ１０６は、係数１２で入力クロック６８の周波数を増加させ、高速クロック６４を生成する。ＶＣＯ１０６の出力１０８は、“二乗”回路１１０に供給される。二乗回路１１０の機能は、高速クロック６４が５０％の衝撃係数、すなわち“二乗”出力を有するように、出力信号１１２を整形することである。また、高速クロック６４は、回線１０２上で伝送されるクロック信号の周波数が入力クロック６８の周波数と等しくなるように係数ｎで周波数を除算するｎ分割回路１１４に供給される。前述のように、１つの実施態様では、ＶＣＯ１０６が係数１２でクロック周波数を増加させる場合、その信号を位相検出器１００に供給する前に、ｎ分割回路１１４での除算によって高速クロック６４の周波数が係数１２で縮減されるようにｎは１２となろう。１つの実施態様では、ＶＣＯ１０６はリング発振器を含んでいてもよい。ここでは、図１７に図解された９０°アナログ位相器４２の概略ブロック図である図１９を参照する。高速クロック６４およびクロック乗算器５０からのその補数は、４つの入力排他的ＯＲ（ＸＯＲ）ゲート８０の第１クロック入力、および第２クロック入力に接続される。ＸＯＲゲート８０は、高利得積分増幅器８２の反転入力に結合される出力を含んでいる。増幅器８２は、電圧制御遅延回路７８の制御入力に結合される制御信号８３を出力する。また、電圧制御遅延回路７８は、高速クロック６４からクロック駆動信号を受ける。増幅器８２の高利得は、構成要素値、およびクロック周波数に変動がある場合でも、遅延が常に９０° となることを確実にする。電圧制御遅延回路７８は、制御信号８３、およびクロック６４に応答して“二乗”回路７７に遅延信号を出力する。二乗回路７７は、遅延信号が対称であり、５０％の衝撃係数（すなわち“二乗”出力）を有するように遅延信号を整形し、ライン・ドライバ・インバータ７５の入力に信号を出力する。二乗回路７７は、前述の二乗回路１１０と類似している。ライン・ドライバ・インバータ７５は、第１ライン・ドライバ・インバータ信号７５Ａおよび第２ライン・ドライバ・インバータ信号７５Ｂを４つの入力排他的ＯＲゲート８０の３番目の入力および４番目の入力に出力する。第１ライン・ドライバ・インバータ信号および第２ライン・ドライバ・インバータ信号は，遅延整合回路８１の第１入力および第２入力にも結合される。信号７５Ａおよび７５Ｂは、相補遅延クロックを含んでいる。遅延整合回路８１は、信号が互いに適切な位相関係を保つように、各信号７５Ａおよび７５Ｂが受ける遅延が同じであることを確実にする。遅延整合回路８１は、ＬＳＢ６０を出力する。ここでは、図１７の回路の変形実施態様の概略ブロック図である図２０を参照する。図２０の回路では、図１７の９０°位相器４２が省かれている。更に、クロック乗算器５０は、ＬＳＢ６０を直接供給するように修正されている。他の全ての点で、図２０の動作は図１７に関連して前述したものと同一である。ここでは、図２０のクロック乗算器５０の概略ブロック図である図２１を参照する。図２１では、図１８の場合のように、入力クロック６８は、入力クロック６８および信号１０２に応答して、電圧制御発振器１２０に制御信号１０４を供給する位相検出器１００に供給される。ＶＣＯ１２０は、回線１１２上で高速クロック６４を生成するために、回線１０８上で二乗回路１１０に供給される出力周波数を乗算する。二乗回路１１０の出力は回線１１２上で更に、図４に関して記載したと同様の方法で制御信号１０２を送るｎ分割回路１１４に供給される。ＶＣＯ１２０は、出力１０８に対して９０°移相され、その後、別の二乗回路１１０に供給される第２出力１２２を供給する。二乗回路１１０は、図４に関して前述したように動作して、“二乗”出力を回線１２４上のＬＳＢ６０用に供給する。ここでは、ＶＣＯ１２０の概略図である図２２を参照する。ＶＣＯ１２０は、互いに位相が９０°外れている２つの出力１０８、１２２を供給する。ＶＣＯ１２０は、ループ内で接続される奇数個のインバータ・ステージから形成されるリング発振器である。より詳細には、ＶＣＯ１２０は、インバータ１２６、１２８、１３０および１３４を含んでいる。インバータ１３４の出力は、リングを形成するために回線１３６を介してインバータ１２６の入力に接続される。ｔを１つのインバータ内の時間遅延とし、ｐを発振器内のステージの数とすると、発振周波数ｆは下記のようになる。（１）ｆ＝１／（２ｐｔ）周波数の変更は、インバータ連鎖の電源電圧を変更し、時間ｔを変更することによって達成される。ＣＭＯＳインバータの場合、搬送の遅延は電源電圧が低下するにつれて上昇する。リング発振器内のステージ毎の位相偏位は下記のとおりである。（２）位相／ステージ＝１８０／ｐ例えば、図２２に図解されている５段発振器では、ステージごとの位相偏位は３６°である。従って、主出力から２段離れたタップは、７２°の位相偏位となり、一方、主出力から３段離れたタップの位相偏位は１０８°となる。インバータの全てが同一である場合、９０°の位相偏位は可能ではない。しかし、リング発振器内の様々なインバータが同一に構成されていない場合には、リング発振器内のインバータ間の９０°の位相偏位が得られる。ＣＭＯＳインバータの場合は、インバータを介する遅延は構成要素のトランジスタのサイズと形状、およびその出力上での容量性負荷の量を含む多くの要因によって左右される。これらの要因のいずれかを調整し、インバータのうちの一つの搬送遅延をリング内の残りのインバータと比較して増加させることを利用して必要な９０° 位相偏位を達成できる。図２２に示したＶＣＯ１２０の場合は、インバータ１３０の搬送遅延は常にオン状態になるようにバイアスをかけられる２個のトランジスタ１３８と１４０とを追加することによって調整される。それによってインバータ１３０を介した搬送遅延が増加するので、インバータ１３４、１２６および１２８を介した合計の遅延は修正されたインバータ１３０およびインバータ１３２を介した遅延とほぼ同じになる。インバータ１３４、１３６および１２８を介した遅延は修正されたインバータ１３０およびインバータ１３２を介した遅延と同じである場合は、出力１０８と１２２との間の位相偏位は正確に９０°になる。ここで図１８および２１に図解した二乗回路の概略回路図である図２３を参照する。図１９の二乗回路７７も二乗回路１１０と同様に動作する。図２３に示すように、ＶＣＯ１２０の出力は二乗回路１１０に供給される。明らかに、図２３に示した回路の場合は、ＶＣＯ１２０の各出力ごとに１個ずつである、２個の二乗回路が備えられている。一般的には、ＶＣＯ１２０は残りの回路と比較して降下した電圧で動作し、従って、出力１０８および１２２は残りの回路のより高い電圧レベルに変換される必要がある。加えて、搬送遅延は一般に出力信号の立ち上がりエッジと降下エッジでは同一ではないので、リング発振器内の信号が対称であってもレベル変換回路の出力は対称にはならず、すなわち、“二乗”出力、すなわち５０％の衝撃係数を有するものとなる。このようにして回路１１０は出力信号の対称性を保持するために必要とされる入力しきい値を調整する閉ループ・フィードバック回路内にレベル変換器を組込んでいる。レベル・シフタは、トランジスタ１５０と１５２、およびインバータ１５４と１５６を含んでいる。２つの電流源トランジスタ１５８および１６０は、電圧ＶＭＩＮＵＳおよびＶＰＬＵＳによって制御される。電圧ＶＭＩＮＵＳおよびＶＰＬＵＳは、電流ミラー１６２によって供給され、トランジスタ１５８および１６０によって送られる電流の量を制御する。信号１１２または１２４のフィードバック・ループは、トランジスタ１５８、１６０、１６４を通ってレベルシフトし、トランジスタ１５０および１５２に供給される。出力信号１１２または１２４の波形が非対称になると、すなわち“二乗”ではなくなると、トランジスタ１５８、１６０は、出力の対称性を設定し直す方向で、入力ステージ電流源トランジスタ１５０上でのゲート電圧を変更することにより応答する。更に、コンデンサとして使用されるトランジスタ１６４は、あらゆるリプル電圧を濾波してこれを取り除き、フィードバック・ループの応答時間を設定する。ここでは、ＬＳＢ６０およびＬＳＢ＋１５８のタイミング図である図２４を参照する。図２４のタイミング図は図１７の回路あるいは図２０の回路の動作を示している。高速クロック６４は、時間３で低から高へと遷移する。Ｎ−２ビット・バイナリ・カウンタ４８上の最下位ビット４は、高速クロック６４の低から高への遷移途上で遷移する。高速クロック６４から導出されるＬＳＢ６０は時間５で高レベルに、時間９で低レベルに遷移する。カウンタの最下位ビット４から導出される。ＬＳＢ＋１５８は、時間７で高レベルに遷移し、時間２で低レベルに遷移する。グレーコード化済み信号のＮ−２最上位ビット５６は、時間３においてのみ遷移し、一方、ＬＳＢ６０およびＬＳＢ＋１５８信号は時間３では変化しない。時間２、５、７および９では、これらの信号のうちの１つだけが一時に変化するので、カウントに変化がある場合には単一ビット変化しかしないというグレー・コード要件を満たす。当業者は、高速クロックを供給するために乗算される周波数を有する入力信号を用いるのではなく、外部高速クロックを用いて、カウンタ４８、フリップフロップ４４、および９０°位相器４２を制御できることを理解しよう。本発明の１つの利点は、グレー・コード最下位ビット周波数が、回路を制御するために使用されるクロックの周波数と等しくなるという点にある。すなわち、最下位ビットの周波数は、フリップフロップの最大トグル周波数と等しくなるのである。従来、典型的なグレー・コードでは、マスター・クロック周波数は、グレー・コードの最下位ビットの４倍の周波数である。本発明では、対照的に、グレー・コードの最下位ビットの周波数はクロック周波数と等しくなることができる。従って、クロック周波数は、クロック・カウンタ回路自体の固有の周波数制限によってだけ制限される。これによって、従来達成可能であった変換速度より更に高速な変換速度が可能になる。室温での通常２ミクロンのＣＭＯＳプロセスの場合、この周波数制限は約１５０ＭＨｚで、８０°Ｋで約５００ＭＨｚである。通常１ミクロンのＣＭＯＳプロセスでは、この周波数制限は室温で約５００ＭＨｚであり、８０°Ｋでは１ＧＨｚを超える場合がある。本発明の１つの実施態様では、７２ＭＨｚマスター・クロックは、３０μｓで１３ビット変換を可能にする３．５ｎｓ分解能のグレー・コードを生成する。５００ＭＨｚマスター・クロックは、５００ｐｓ分解能のグレー・コードを生成し、３３μｓで１６ビット変換または２μｓで１２ビット変換を可能にする。１つのチップ上にこれらのコンバータのうちの数１００個を使用すると、総変換速度は、約１００ＭＨｚであってもよい。概算される電力は、チャネル当たり５０μｗを下回る。その結果、このようなコンバータの配列が１個の単独のチップ上で使用され、比較的高速の変換速度をもたらすが、電力消費量が少ない場合は、本発明によりアナログ／ディジタル変換の比較的低速の単独傾斜方式が可能になる。更に、単独傾斜アナログ／ディジタル・コンバータの単純な設計は、特に、ＣＭＯＳ技術を使用する場合、電力を節約し、１つの単独の集積回路上でのこれらの大多数のコンバータの集積を可能にする。グレー・コード・カウントは、定義ではコードの各増分ごとに１ビットしか変化しないため、コンパレータ起動時に記憶されるディジタル信号として使用される。ラッチがイネーブルにされている時には、グレー・コード化されたビットのうちの１つしか変化のプロセスに入ることができないので、サンプリングされるビットのうちの１つしか準安定性を示すことができず、結果として生じるコードは、１つの最下位ビット分だけ不安定になる。これは、標準バイナリ・コードが記憶されるディジタル信号として使用される場合と対照的である。複数のビットがコードの各増分ごとに変化することができるので、サンプリングされた多くのビットが準安定性を示すことができる。グレー・コード・カウントを用いると、それを完了するためにさらに時間がある場合、回路内のある一点で準安定性分解を有利に決定できるようになるので、回路の電力および速度の必要性が低減される。その結果、本発明では、データ転送速度が、データが各アナログ／ディジタル・コンバータに供給される速度よりはるかに低い場合に、準安定性分解をデータの多重化の後まで延期することができる。特に従来の回路では、準安定性分解は通常、カウンタからのバイナリ・コードがＮビット・データ・ラッチでクロックされるときに供給される可能性があった。そのためには、準安定性分解を比較的高速のクロック速度で非常に短期間の間隔で実行されることが必要になる場合があった。前述のように、これとは対照的に本発明では、回路の電力および速度の必要要件を低減する極めて低速のクロック速度を用いて、この機能を達成することができる。例えば、（約）７５ＭＨｚのクロックを用いてグレー・コードを生成してもよい。この７５ＭＨｚのクロックは、（約）６ＭＨｚの入力クロックから生成される。７５ＭＨｚのクロックは、アナログ／ディジタル変換だけに使用される。６ＭＨｚクロックは、集積回路の他の全ての機能に用いられる。３２８個のコンバータからなる配列を用いることにより、変換は１３ビットの分解能で約３０マイクロ秒の間に完了する。従来の方法では、例えば、従来の２ミクロンのＣＭＯＳプロセスの能力よりも高い約３００ＭＨｚのマスター・クロック周波数が必要になる。グレー・コードを使用することで、３２８個のコンパレータ上での３００ＭＨｚではなく、１３ビットでの６ＭＨｚという速度で準安定性分解を実行できるようになる。本発明は更に、高速有効クロック速度のアナログ／ディジタル・コンバータの配列からのアナログ信号の変換方法、および分解能の増加をもたらすものである。コンバータごとに１つの多数の入力信号がサンプリングおよび保持される。信号は、アナログ・ソースからの電流を積分することによって形成される。この信号は、変換プロセスの期間中、コンデンサ上で一定に保たれる。次に、アナログ・ランプおよびディジタル・カウンタが同時に始動される。コンパレータ回路は、ランプの電圧をサンプリングおよび保持されている電圧と比較する。双方が等しい場合、コンパレータの出力は状態を変化させ、ディジタル・カウンタの値をＮビット・ラッチ内に記憶させる。様々な入力電圧のディジタル表記であるラッチの配列に記憶される値は、並列でラッチの別の配列に転送される。それから、新たな一群の変換が実行され、一方では先の変換の結果が多重化され、ディジタル出力信号が形成される。コンパータの配列の場合、ディジタル・カウンタおよびランプ生成器は全てのコンバータに共通である。各コンバータ自体には、サンプリングおよび保持、コンパレータおよびディジタル・ラッチの配列だけが必要である。本発明の回路は、従来のＣＭＯＳ技術を用いる半導体形式でモノリシック集積されてもよい。これまで本発明の少なくとも１つの実施態様を記載したが、当業者には多様な変更、修正および改良が可能であろう。このような変更、修正および改良は、本発明の趣旨および範囲内で企図されるものである。従って、前記の記述は例示するためだけであり、限定を意図するものではない。本発明は以下の請求の範囲、およびそれと同等なもので定義されるように限定されるだけである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．赤外線放射検出装置において、ａ）複数のカラムラインと複数のロウラインとによってアドレス指定される複数個のボロメーター赤外線検出器と、ｂ）複数個の電子金属酸化物半導体（ＭＯＳ）スイッチであって、その少なくとも１個が複数個のボロメーター赤外線検出器の１つを複数のロウラインの１つと複数のカラムラインの１つの間に接続し、複数個のボロメーター赤外線検出器と複数個の電子ＭＯＳスイッチとが集積回路の第１領域に構成されているＭＯＳスイッチ、とを備えてなることを特徴とする赤外線放射検出装置。２．集積回路の第１領域の外部の、集積回路の第２領域内の集積回路上に構成された複数のロウラインと複数のカラムラインとを制御するための手段を更に備えてなることを特徴とする請求の範囲１に記載の装置。３．集積回路が第１レベルと第２レベルから構成され、複数個のボロメーター赤外線検出器が第１レベルに配されて、直列に接続された多数個の検出器を含む検出器カラムをなし、複数個の電子ＭＯＳスイッチが第２レベルに構成され、第２レベルに構成された電子ＭＯＳスイッチが一対ずつ接続され、多数個の検出器の１つが各対の間に接続されることを特徴とする請求の範囲１に記載の装置。４．集積回路内に構成された少なくとも１個のアナログ／ディジタル・コンバータを更に備え、少なくとも１個のアナログ／ディジタル・コンバータは、複数個のボロメーター赤外線検出器からの出力信号をディジタル化するために複数個のボロメーター赤外線検出器の１つと周期的に結合されることを特徴とする請求の範囲１に記載の装置。５．複数個のＭＯＳスイッチによって入力が複数個のボロメーター赤外線検出器に接続された少なくとも１個の信号処理回路を更に備え、少なくとも１個の信号処理回路は連続形式で１個以上の選択された検出器からの放射誘発信号を表す１つ以上の合成信号を形成することを特徴とする請求の範囲１に記載の装置。６．少なくとも１個の信号処理回路がバイポーラトランジスタ回路を備えてなることを特徴とする請求の範囲５に記載の装置。７．少なくとも１個の信号処理回路が水平バイポーラ回路を備えてなることを特徴とする請求の範囲５に記載の装置。８．少なくとも１個の信号処理回路が更に、所定期間にわたり選択された検出器からの信号を積分するために、選択された検出器からの信号と接続される積分器を備えてなることを特徴とする請求の範囲５に記載の装置。９．少なくとも１個の信号処理回路に結合されたオフセット電流供給手段を更に備えてなることを特徴とする請求の範囲５に記載の装置。１０．少なくとも１個の信号処理回路が、複数個のボロメーター赤外線検出器と接続された入力を有するとともに、集積アナログ・ディジタル・コンバータを更に備えてなることを特徴とする請求の範囲５に記載の装置。１１．集積回路が帯域ギャップ基準信号を供給する手段を更に備えてなり、帯域ギャップ基準信号を供給する手段がバイポーラトランジスタ回路を備えてなることを特徴とする請求の範囲１に記載の装置。１２．集積回路が更に、複数個のボロメーター赤外線検出器の温度を感知するために複数個のボロメーター赤外線検出器と結合された温度安定化手段を備えてなることを特徴とする請求の範囲１に記載の装置。１３．複数個の電子金属酸化物半導体（ＭＯＳ）スイッチが更に、ロウ信号処理回路、またはカラム信号処理回路、またはその双方を備えてなり、ロウ信号処理回路またはカラム信号処理回路のいずれかが、複数個のボロメーター赤外線検出器の選択されたカラムまたはロウ内の各検出器からの出力を同時に処理することを特徴とする請求の範囲１に記載の装置。１４．試験回路を更に備えてなり、該試験回路は試験入力に応答して複数個の検出器をシミュレートするように、複数個の電子金属物半導体（ＭＯＳ）スイッチに接続されることを特徴とする請求の範囲１に記載の装置。１５．試験回路を更に備えてなり、該試験回路は複数個のボロメーター赤外線検出器内の任意の検出器に個別にアクセスするように、複数個の電子金属物半導体（ＭＯＳ）スイッチに接続されることを特徴とする請求の範囲１に記載の装置。１６．検出器保護回路を更に備えてなり、該検出器保護回路は複数個のボロメーター赤外線検出器内のいずれかの検出器が過度の長期間にわたりバイアスをかけられることにより損傷することを防止することを特徴とする請求の範囲１に記載の装置。１７．赤外線放射検出装置の温度を示す温度を感知するための手段を更に備えてなることを特徴とする請求の範囲１に記載の装置。１８．ボロメーター焦点面配列において、ａ）複数のロウラインと複数のカラムラインにわたって接続された赤外線感知ボロメーター検出器の配列と、ｂ）複数個のスイッチであって、複数個のスイッチのそれぞれ１個は、赤外線感知ボロメーター検出器の配列の１個を複数のロウラインの１つと複数のカラムラインの１つとの間に接続し、赤外線感知ボロメーター検出器の配列と複数個のスイッチとが集積回路上に構築されている前記スイッチと、ｃ）配列とともにモノリシック半導体基板上に集積されている、各ボロメーターの抵抗値を測定するためのカラム信号プロセッサ手段と、を備えてなることを特徴とするボロメーター焦点面配列。１９．ボロメーターの応答が所定の帯域幅内に保たれるように、配列を所定温度に温度安定化させる手段を更に備えてなることを特徴とする請求の範囲１８に記載のボロメーター焦点面配列。２０．集積回路上に構築された複数個の集積ボロメーターからのアナログ信号を処理する方法であって、各集積ボロメーターがボロメーター出力に切換えられる信号を有している前記方法において、ａ）複数のカラムラインと複数のロウラインとによって複数個のボロメーター赤外線検出器をアドレス指定するステップ、ｂ）複数個の電子金属酸化物半導体（ＭＯＳ）スイッチを操作することによって、複数のロウラインの１つと複数のカラムラインの１つの間に複数個のボロメーター検出器の１つを接続するステップ、ｃ）複数個の電子ＭＯＳスイッチによってボロメーター赤外線検出器の配列に接続された入力を有する回路を処理するステップであって、信号処理回路が、選択された１つ以上の検出器の抵抗値を連続形式で表す１つ以上の合成信号を形成するステップ、とからなることを特徴とする方法。２１．集積回路が第１レベルと第２レベルとから構成され、複数個のボロメーター赤外線検出器が第１レベル上に配列され、複数個の電子ＭＯＳスイッチが第２レベル上に配列され、ボロメーター赤外線検出器の一部と、電子ＭＯＳスイッチの一部は、第１レベルと第２レベルの相互接続がボロメーター検出器間で共用されるように接続されることを特徴とする請求の範囲１に記載の装置。２２．複数個のボロメーター赤外線検出器が、各検出器を動作させるために集積回路への接続が２つ未満しか必要ないように相互接続されることを特徴とする請求の範囲１に記載の装置。