JPH1166891A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】メモリ部に対する試験時間の短縮と配線間ショ
ートの発生及びビット位置を容易に確認することのでき
る半導体集積回路装置を提供すること。 【解決手段】半導体集積回路装置に設けられたメモリ部
には、多ビットにて入出力を行うセルアレイ１が備えら
れている。また、メモリ部は、セルアレイ１を構成する
多数の記憶セルに同一のデータを記憶させ、読み出した
セル情報を一致判定回路２にて論理処理して１つの信号
に圧縮することにより、多数の記憶セルの動作を一括し
て判定するデータ圧縮テストモードを備える。更に、メ
モリ部は、第１，第２反転回路３，４を備える。第１反
転回路３は、多数の記憶セルに記憶させるデータのう
ち、１ビット又は複数ビットを反転させてセルアレイに
出力する。第２反転回路４は、セルアレイ１から読み出
したセル情報を、第１反転回路３にて反転されたビット
位置のセル情報を反転させて一致判定回路２に出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータ圧縮テストモ
ードを有するメモリを備えた半導体集積回路装置に関す
るものである。

【０００２】近年のメモリ、例えば半導体記憶装置や、
論理回路（ロジック部）とともにＡＳＩＣ等の半導体集
積回路装置（ＬＳＩ）に搭載されたメモリ部では、高集
積化及び大容量化が進められると共に、データ転送の高
速化が求められている。このデータ転送のために、メモ
リには、アクセスタイムの高速化だけでなく、データを
転送するバス幅の拡大が図られている。また、ＬＳＩ
は、出荷に先立ってメモリが正常に動作するか否かをテ
ストする動作試験が行われる。データのバス幅が拡大さ
れたメモリでは、動作試験に要する時間が長くなるの
で、データを圧縮して試験を行うデータ圧縮テストモー
ドを備えている。そして、データ圧縮テストモードによ
る動作試験での試験時間の短縮が要求されている。

【０００３】

【従来の技術】従来の半導体記憶装置や、論理回路（ロ
ジック部）とともにＡＳＩＣ等のＬＳＩに搭載されたメ
モリ部では、データ転送の高速化に対応するために、デ
ータの入出力を多ビットにて行うバス幅の拡大が行われ
ている。このことは、特にロジック部と共に搭載された
メモリ部、特にＤＲＡＭにおいて顕著である。例えば、
ＬＳＩに搭載されたメモリ部では、バス幅が６４ビット
や１２８ビット等に設定され、ロジック部との間のデー
タ転送の高速化が図られている。

【０００４】上記のように、バス幅が拡大されて多ビッ
トにてデータの入出力を行う多ビット入出力メモリは、
出荷前の動作試験にかかる試験時間を短縮するために、
データを圧縮して試験を行うデータ圧縮テストモードを
備えている。データ圧縮テストモードになると、メモリ
は入力された１ビットのテストデータ、即ち同一データ
をバスにて一度に入出力を行う全てのメモリセルに対し
て書き込む。そして、メモリは、メモリセルから読み出
した多ビットの出力データに対する一致判定を行い、そ
の判定結果を１ビットのデータとして出力する。この出
力データは、例えば多ビットの出力データが全て一致す
れば「０」が出力され、一致しなければ「１」が出力さ
れる。従って、データ圧縮テストモードによる動作試験
では、１ビットの出力データによってバス幅分のセル情
報を一括して判定することができるため、動作試験に要
する時間が短くなる。

【０００５】

【発明が解決しようとする課題】ところで、高集積化さ
れたメモリでは、バス配線のように隣接して形成された
配線の間隔が狭くなっており、チップの製造工程中に付
着する微少なゴミによって、配線間が短絡（ショート）
する場合がある。このように配線がショートしたチップ
は、試験時に不良として判断されなければならない。し
かしながら、データ圧縮テストでは、同一のデータが書
き込んでいるため、バス配線がショートしていても同一
のデータが読み出されて全ビットデータが一致すると判
定されるため、チップが不良と判断されない場合があ
る。また、不良と判断された場合においても、データ圧
縮テストでは、同一のデータを書き込んでいるため、不
良となったＩ／Ｏビット（不良が発生した経路）を特定
することができなかった。

【０００６】本発明は上記問題点を解決するためになさ
れたものであって、その目的はメモリ部に対する試験時
間の短縮と配線間ショートの発生及びビット位置を容易
に確認することのできる半導体集積回路装置を提供する
ことにある。

【０００７】

【課題を解決するための手段】図１は、本発明の原理説
明図である。すなわち、半導体集積回路装置に設けられ
たメモリ部には、多ビットにて入出力を行うセルアレイ
１が備えられている。また、メモリ部は、セルアレイ１
を構成する多数の記憶セルに同一のデータを記憶させ、
読み出したセル情報を一致判定回路２にて論理処理して
１つの信号に圧縮することにより、多数の記憶セルの動
作を一括して判定するデータ圧縮テストモードを備え
る。更に、メモリ部は、第１，第２反転回路３，４を備
える。第１反転回路３は、多数の記憶セルに記憶させる
データのうち、１ビット又は複数ビットを反転させてセ
ルアレイに出力する。第２反転回路４は、セルアレイ１
から読み出したセル情報を、第１反転回路３にて反転さ
れたビット位置のセル情報を反転させて一致判定回路に
出力する。

【０００８】請求項２に記載の発明は、多ビットにて入
出力を行うセルアレイを構成する多数の記憶セルに同一
のデータを記憶させ、読み出したセル情報を一致判定回
路にて論理処理して１つの信号に圧縮することにより、
多数の記憶セルの動作を一括して判定するデータ圧縮テ
ストモードを有するメモリ部を備えた半導体集積回路装
置において、前記多数の記憶セルに記憶させる多ビット
データのうち、１ビット又は複数ビットを反転させて前
記セルアレイに出力する第１反転回路と、メモリセルか
ら読み出した多ビットのセル情報を、前記第１反転回路
にて反転されていないビットを反転させて前記一致判定
回路に出力する第２反転回路とを備えた。

【０００９】請求項３に記載の発明は、請求項１又は２
に記載の半導体集積回路装置において、前記第１，第２
反転回路にて反転するビット位置を指示する信号を出力
する反転位置指示回路を備えた。

【００１０】請求項４に記載の発明は、請求項３に記載
の半導体集積回路装置において、前記反転位置指示回路
は、前記セルアレイにて入出力されるデータのビット数
に対応した段数のシフトレジスタにて構成され、各シフ
トレジスタの出力信号を前記第１，第２反転回路におい
て反転するビット位置を指示する信号とした。

【００１１】請求項５に記載の発明は、多ビットにて入
出力を行うセルアレイを構成する多数の記憶セルに同一
のデータを記憶させ、読み出したセル情報を一致判定回
路にて論理処理して１つの信号に圧縮することにより、
多数の記憶セルの動作を一括して判定するデータ圧縮テ
ストモードを有するメモリ部を備えた半導体集積回路装
置において、前記セルアレイのビット数に対応した段数
に設定されシフトレジスタを備え、前記セルアレイには
前記シフトレジスタの出力信号を記憶させ、更に、セル
アレイから読み出したセル情報を、前記シフトレジスタ
の出力信号に基づくビットを反転させて前記一致判定回
路に出力する反転回路を備えた。

【００１２】請求項６に記載の発明は、請求項１乃至５
のうちの何れか１項に記載の半導体集積回路装置におい
て、前記一致判定回路には前記セルアレイに書き込むデ
ータに対応したデータが期待値として入力され、該一致
判定回路は論理処理した結果と前記期待値とを論理処理
した結果を出力するようにした。

【００１３】（作用）従って、請求項１に記載の発明に
よれば、第１反転回路３により反転されたビットに異常
がある場合に当該ビットが変化するため、そのビットが
第２反転回路４により再び反転されると他のビットと一
致しなくなるので、不良なビットが特定される。

【００１４】請求項２に記載の発明によれば、第１反転
回路により反転されたビットに異常がある場合に当該ビ
ットが変化するため、第１反転回路により反転されてい
ないビットが第２反転回路により反転されると異常なビ
ットが他のビットと一致しなくなるので、不良なビット
が容易に特定される。

【００１５】請求項３に記載の発明によれば、反転位置
指示回路の出力信号に基づいて、第１，第２反転回路
は、１ビット又は複数ビットを反転する。請求項４に記
載の発明によれば、反転位置指示回路は、セルアレイに
て入出力されるデータのビット数に対応した段数のシフ
トレジスタにて構成される。第１，第２反転回路は、シ
フトレジスタの出力信号に基づいて順次ビットを反転さ
せる。

【００１６】請求項５に記載の発明によれば、多ビット
にて入出力を行うセルアレイのビット数に対応した段数
に設定されシフトレジスタが備えられ、セルアレイにシ
フトレジスタの出力信号が記憶される。そのセルアレイ
から読み出したセル情報が、反転回路によってシフトレ
ジスタの出力信号に基づくビットが反転されて一致判定
回路に出力されるため、その反転されたビットに異常が
ある場合に容易に特定される。

【００１７】請求項６に記載の発明によれば、一致判定
回路にはセルアレイに書き込むデータに対応したデータ
が期待値として入力される。一致判定回路は論理処理し
た結果と期待値とを論理処理した結果を出力するため、
異常があって一致する場合にその異常が容易に判断され
る。

【００１８】

【発明の実施の形態】以下、本発明を具体化した一実施
形態を図２〜図６に従って説明する。図２は、一実施形
態の半導体集積回路装置（以下、ＬＳＩという）の概略
平面図である。ＬＳＩ１１には、ロジック部１２及びメ
モリ部１３が１つのチップ上に形成されている。ロジッ
ク部１２は、メモリ部１３とバス１４を介して接続され
ている。メモリ部１３は、ロジック部１２との間でのデ
ータ転送を高速化するためにバス幅が拡大された多ビッ
ト入出力メモリであって、本実施形態では、メモリ部１
３は６４ビットのバス幅に構成されている。バス１４
は、アドレスデータ、入出力データ等を転送するために
設けられ、伝送する各種信号の数に対応して複数本の信
号線により構成されている。ロジック部１２は、バス１
４を介してメモり部に対して１度に６４ビットのデータ
の入出力を行う。

【００１９】また、チップ上には、外部端子１５がチッ
プの周辺に沿って複数形成されている。外部端子１５
は、主にロジック回路に対するデータの入出力を行うた
めに設けられている。又、外部端子１５ａ〜１５ｆは、
メモリ部１３に対するデータ圧縮テストを実施するため
の信号を入出力するために割り当てられている。外部端
子１５ａ〜１５ｆは、図３に示す試験装置１６に接続さ
れる。

【００２０】試験装置１６は、メモリ部１３の試験を行
うために設けられる。メモリ部１３は、通常動作モード
とデータ圧縮テストモードを備える。通常動作モード
は、ロジック部１２からのアクセスに対応してデータの
書き込み・読み出しを行うモードである。データ圧縮テ
ストモードは、読み出したデータを圧縮して試験するデ
ータ圧縮テストを行うためのモードである。

【００２１】データ圧縮テストモードには、通常テスト
モードとビット反転テストモードとを含む。通常テスト
モードは、同一のセル情報をセルアレイに書き込み、セ
ルアレイから読み出した各セル情報の比較結果に基づい
てデータ経路（入力Ｉ／Ｏ、セルアレイ、及び出力Ｉ／
Ｏ）をの良否を反転するためのモードである。ビット反
転テストモードは、多ビットのセル情報のうちの１ビッ
ト又は複数ビットを反転させてセルアレイに書き込み、
読み出したセル情報のうちの反転させて書き込んだビッ
ト（１ビット又は複数ビット）を再び反転させて各セル
情報を比較するモードである。

【００２２】反転させて書き込んだビットの伝達経路
（当該ビットの入力Ｉ／Ｏ、メモリセル、及び出力Ｉ／
Ｏ等）が短絡（ショート）又は断線（オープン）故障し
ている場合、隣接した伝達経路には反転していないデー
タが伝達されるため、反転したビット又はそのビットの
近傍のビットに故障の影響が現れる。例えば、テストデ
ータが「１」であって反転して「１」を書き込んだ場
合、故障によって当該ビットデータが「０」となる。こ
のデータは再び反転されて「１」となるため、他のビッ
トデータと一致しない。又、故障によって当該ビットと
ショートした伝達経路のビットデータに書き込まれたデ
ータ「０」が「１」となる。このデータは反転されない
ため「１」のまま比較されるので、他のビットデータと
一致しない。

【００２３】試験装置１６は、メモリ部１３をデータ圧
縮テストモードに設定し、該メモリ部１３の試験を行
う。その試験において、試験装置１６は、先ずメモり部
を通常テストモードに設定し、通常のデータ圧縮テスト
を実施し、メモリ部１３が正常か異常かを判断する。そ
して、試験装置１６は、メモリ部１３が正常と判断した
場合、ビット反転テストモードに設定し、１ビット又は
複数ビットを反転したデータ圧縮テストを実施し、反転
したビットの伝達経路に故障があるか否かを判断する。

【００２４】次に、試験装置１６から入力される信号に
ついて説明する。図３に示すように、メモリ部１３に
は、試験装置１６から外部端子１５ａ〜１５ｅを介して
テスト入力信号ＴＩ、第１，第２テストモード信号ＴＭ
１，ＴＭ２、リセット信号ＴＲ、及びクロック信号ＴＣ
が入力される。試験装置１６は、外部端子１５ｆを介し
てメモリ部１３から出力されるテスト出力信号ＴＯを入
力する。

【００２５】テスト入力信号ＴＩは、「０」又は「１」
の１ビットのテストデータであって、通常テストモード
の時、セルアレイに対して同一のセル情報として書き込
まれる。第１テストモード信号ＴＭ１は、メモリ部１３
を通常動作モードとデータ圧縮テストモードに切り換え
るための信号である。例えば、メモリ部１３はＬレベル
の第１テストモード信号ＴＭ１が入力されると通常動作
モードとなり、Ｈレベルの第１テストモード信号ＴＭ１
が入力されるとデータ圧縮テストモードとなる。

【００２６】第２テストモード信号ＴＭ２は、データ圧
縮テストモードにおいて、通常テストモードとビット反
転テストモードとを切り換えるための信号である。例え
ば、メモリ部１３は、Ｈレベルの第２テストモード信号
ＴＭ２が入力されると通常テストモードとなり、Ｈレベ
ルの第２テストモード信号ＴＭ２が入力されるとビット
反転テストモードとなる。

【００２７】リセット信号ＴＲは、試験に関する回路部
分を初期化するための信号であり、初期化する場合にＬ
レベルのリセット信号ＴＲが、テストを実施する場合に
はＨレベルのリセット信号ＴＲが試験装置１６から入力
される。クロック信号ＴＣは、ビット反転テストモード
時にセル情報としてセルアレイに書き込む６４ビットの
テストデータの各ビットのうち、反転するビット位置を
順次設定するための信号である。試験装置１６は、クロ
ック信号ＴＣを出力してセル情報として書き込むテスト
データを反転するビット位置を順次変更し、各ビットの
伝達経路を順次試験する。

【００２８】テスト出力信号ＴＯは、データ圧縮テスト
モード時にメモり部１３にて圧縮されたデータである。
試験装置１６は、通常テストモード時に、テスト出力信
号ＴＯに基づいてメモリ部１３が不良か否かを判断す
る。また、試験装置１６は、ビット反転テストモード時
に、上記のクロック信号ＴＣに同期して順次出力される
テスト出力信号ＴＯに基づいて反転されたビットの伝達
経路に故障が存在するか否かを判断する。このテスト出
力信号ＴＯにより、故障のあるビットＩ／Ｏの特定が容
易になる。

【００２９】次に、メモリ部１３の構成を詳述する。図
３に示すように、メモリ部１３は、セルアレイ２１、入
力バッファ回路部２２、及び出力バッファ回路部２３を
備える。セルアレイ２１は、大容量のメモリ、例えばＤ
ＲＡＭよりなる多ビット（本実施形態では６４ビット）
入出力メモリである。入力バッファ回路部２２は、バス
１４を介して入力されるデータＤを増幅したデータＤＩ
をメモり部に出力し、そのメモリ部１３は、入力された
データＤＩをセル情報として記憶する。また、メモリ部
１３は、ロジック部１２から入力される制御信号に基づ
いて、記憶したセル情報をデータＤＯとしてバス１４に
出力する。バス１４には、出力バッファ回路部２３が接
続され、メモリ部１３からバス１４に読み出されたデー
タＤＯを増幅し、ロジック部１２は、増幅されたデータ
ＤＯを入力する。

【００３０】また、メモリ部１３には、シフト信号生成
回路部２４、シフトレジスタ部２５、一致判定回路部２
８、及び第１，第２反転回路部２７，２８を備える。各
回路２４〜２８はメモリ部１３のデータ圧縮テストを実
施するために設けられている。尚、第１反転回路部２７
は入力バッファ回路部２２に設けられ、第２反転回路部
２８は一致判定回路部２６に設けられている。

【００３１】シフト信号生成回路部２４には、外部端子
１５ｄを介してリセット信号ＴＲが、外部端子１５ｅを
介してクロック信号ＴＣが入力される。図６に示すよう
に、シフト信号生成回路部２４は、ナンド回路３１，３
２よりなるフリップフロップ回路を備え、そのフリップ
フロップ回路によってクロック信号ＴＣに基づいて、該
クロック信号ＴＣに同期した一対の相補なシフトアップ
信号ＳＵ，ＸＳＵを生成し、シフトレジスタ部２５に出
力する。また、シフト信号生成回路部２４は、ナンド回
路３１，３２の出力端子にそれぞれ接続されたノア回路
３３，３４を備え、各ノア回路３３，３４にインバータ
回路３５を介して入力されるリセット信号ＴＲに基づい
て、該リセット信号ＴＲがＬレベルの時にシフトアップ
信号ＳＵ，ＸＳＵを共にＨレベルにしてシフトレジスタ
部２５に出力する。

【００３２】図３に示すように、シフトレジスタ部２５
には、前記シフト信号生成回路部２４により生成された
シフトアップ信号ＳＵ，ＸＳＵと、リセット信号ＴＲが
入力される。更に、シフトレジスタ部２５には、外部端
子１５ｃを介して第２テストモード信号ＴＭ２が入力さ
れる。

【００３３】図６に示すように、シフトレジスタ部２５
は、セルアレイ２１のバス幅に対応した６４個のシフト
レジスタＲ00〜Ｒ63を備える。各シフトレジスタＲ00〜
Ｒ63は、セルアレイ２１に入出力される６４ビットのデ
ータＤＩ00〜ＤＩ63，ＤＯ00〜ＤＯ63に対応している。
即ち、シフトレジスタＲ00は最下位ビットのＤＩ00に、
シフトレジスタＲ01は２ビット目のＤＩ01に、シフトレ
ジスタＲ63は最上位ビットのＤＩ63に対応している。

【００３４】各シフトレジスタＲ00〜Ｒ63は、一般的な
シフトレジスタであって、入力されるシフト信号ＳＦ，
ＸＳＦに基づいて最下位ビットに対応したシフトレジス
タＲ00から最上位ビットに対応したシフトレジスタＲ63
に向かってシフトアップする。

【００３５】各シフトレジスタＲ00〜Ｒ63はほぼ同一な
回路構成であるが、最下位ビットに対応したシフトレジ
スタＲ00のみが他のシフトレジスタＲ01〜Ｒ63と回路構
成が若干異なるため、異なる点についてのみ説明する。

【００３６】（１）シフトレジスタＲ00はデータのラッ
チ部分にノア回路３６が設けられているが、シフトレジ
スタＲ01〜Ｒ63はラッチ部分にナンド回路３７が設けら
れている。ノア回路３６にはリセット信号ＴＲがインバ
ータ回路３８により反転されて入力され、ナンド回路３
７にはリセット信号ＴＲが直接入力されている。従っ
て、リセット信号ＴＲに基づいて、最下位ビットのシフ
トレジスタＲ00のみが「１」をラッチし、他のシフトレ
ジスタＲ01〜Ｒ63は全て「０」をラッチするように構成
されている。そして、各シフトレジスタＲ00〜Ｒ63は、
シフトアップ信号ＳＵ，ＸＳＵに基づいてシフトアップ
するため、シフトレジスタ部２５は、その時々において
シフト信号ＳＦ00〜ＳＦ63のうちの１ビットを「１」に
し、他のビットを「０」にして出力する。

【００３７】（２）シフトレジスタＲ00は出力段にノア
回路３９が設けられているが、シフトレジスタＲ01〜Ｒ
63は出力段にインバータ回路４０が設けられている。ノ
ア回路３９には、第２テストモード信号ＴＭ２が入力さ
れる。第２テストモード信号ＴＭ２は、データ圧縮テス
トモードにおいて、通常テストモードとビット反転テス
トモードとを切り換えるためのものである。そして、ノ
ア回路３９には、通常テストモードの時には「１」の第
２テストモード信号ＴＭ２が入力され、ビット反転テス
トモードの時には「０」の第２テストモード信号ＴＭ２
が入力される。

【００３８】即ち、ノア回路３９は、ラッチされたデー
タと第２テストモード信号ＴＭ２に基づいてシフト信号
ＳＦ00を出力する。そして、シフトレジスタＲ00は、リ
セット信号ＴＲに基づいてデータ「１」をラッチする。
従って、シフトレジスタＲ00は、通常テストモードの時
には常にＬレベルのシフト信号ＳＦ00を出力する。そし
て、シフトレジスタＲ00は、ビット反転テストモードの
時にはラッチしたデータ「１」を出力した後、シフトア
ップ信号ＳＵ，ＸＳＵに基づいてシフト動作する。

【００３９】従って、シフトレジスタ部２５は、第２テ
ストモード信号ＴＭ２に基づいて、通常動作モードの時
には全てのシフト信号ＳＦ00〜ＳＦ63を「０」にして出
力する。また、シフトレジスタ部２５は、第２テストモ
ード信号ＴＭ２に基づいて、ビット反転テストモードの
時にはシフト信号ＳＦ00〜ＳＦ63のうちの１ビットを
「１」にして出力すると共に、シフトアップ信号ＳＵ，
ＸＳＵに基づいてシフトアップする。従って、シフト信
号ＳＦ00〜ＳＦ63は、シフトアップ信号ＳＵ，ＸＳＵに
基づいて、順次「１」となり、入力バッファ回路部２２
と一致判定回路部２６に出力される。

【００４０】図３に示すように、入力バッファ回路部２
２には、外部端子１５ａを介して試験装置１６からテス
ト入力信号ＴＩが入力されると共に、外部端子１５ｂを
介して試験装置１６から第１テストモード信号ＴＭ１が
入力される。更に、入力バッファ回路部２２には、シフ
トレジスタ部２が出力するシフト信号ＳＦ00〜ＳＦ63が
反転位置信号として入力される。

【００４１】図４に示すように、入力バッファ回路２２
は、セルアレイ２１に入力される各データＤ00〜Ｄ63に
対応する６４個のバッファ回路Ｂ00〜Ｂ63を備える。ま
た、入力バッファ回路２２は、テスト入力信号ＴＩに対
応する１個のテスト信号バッファ回路ＴＢを備える。各
バッファ回路Ｂ00〜Ｂ63は同じ回路構成であると共に、
テスト信号バッファ回路ＴＢの回路素子と同じ素子を含
む。従って、各バッファ回路Ｂ00〜Ｂ63，ＴＢは、同じ
働きをする。尚、各バッファ回路Ｂ00〜Ｂ63，ＴＢには
チップセレクト信号ＣＳが入力され、該信号ＣＳに基づ
いて活性化する。そして、各バッファ回路Ｂ00〜Ｂ63，
ＴＢは、入力される信号を増幅すると共に、遅延時間の
調整が可能なように構成されている。

【００４２】テスト信号バッファ回路ＴＢの出力信号
は、各バッファ回路Ｂ00〜Ｂ63にそれぞれ入力される。
各バッファ回路Ｂ00〜Ｂ63には、第１反転回路２７がそ
れぞれ設けられている。

【００４３】第１反転回路２７には、各バッファ回路Ｂ
00〜Ｂ63において処理される信号と、テスト信号バッフ
ァ回路ＴＢにて処理された信号が入力される。また、第
１反転回路２７には、それぞれ対応するビットのシフト
信号ＳＦ00〜ＳＦ63が入力される。更に、第１反転回路
２７には、第１テストモード信号ＴＭ１が入力される。

【００４４】第１反転回路２７は、トランスファゲート
４１，４２，４３を備える。トランスファゲート４１
は、第１テストモード信号ＴＭ１に基づいて、通常動作
モードの時にオンされ、データ圧縮テストモードの時に
オフされる。そして、トランスファゲート４１は、オン
されたとき、即ち、通常動作モードの時に各バッファ回
路Ｂ00〜Ｂ63において処理される信号、例えばバッファ
回路Ｂ00においてはデータＤ00を通過させる。従って、
通常動作モードの時、バッファ回路Ｂ00は、入力される
データＤ00をデータＤＩ00として出力する。

【００４５】トランスファゲート４２は、ノア回路４４
の出力信号に基づいてオン又はオフし、そのノア回路４
４には、第１テストモード信号ＴＭ１がインバータ回路
４５により反転されて入力されると共に、シフト信号Ｓ
Ｆ00が入力される。ノア回路４４は、第１テストモード
信号ＴＭ１がＨレベル（データ圧縮テストモード）でシ
フト信号ＳＦ00がＬレベル（「０」）の時にＬレベルの
信号を出力し、そのＬレベルの信号に基づいてトランス
ファゲート４２はオンする。そして、オンしたトランス
ファゲート４２は、テスト入力信号ＴＩを通過させる。
従って、データ圧縮テストモードであってシフト信号Ｓ
Ｆ00が「０」の時、バッファ回路Ｂ00は、入力されるテ
スト入力信号ＴＩをデータＤＩ00として出力する。

【００４６】トランスファゲート４３は、ナンド回路４
６の出力信号に基づいてオン又はオフし、そのナンド回
路４６には、第１テストモード信号ＴＭ１と、シフト信
号ＳＦ00が入力される。ナンド回路４６は、第１テスト
モード信号ＴＭ１がＨレベル（データ圧縮テストモー
ド）でシフト信号ＳＦ00がＨレベル（「１」）の時にＬ
レベルの信号を出力し、そのＬレベルの信号に基づいて
トランスファゲート４３はオンする。そして、トランス
ファゲート４３は、テスト入力信号ＴＩがインバータ回
路４７により反転された信号を通過させる。従って、デ
ータ圧縮テストモードであってシフト信号ＳＦ00が
「１」の時、バッファ回路Ｂ00は、テスト入力信号ＴＩ
を反転し、その反転信号をデータＤＩ00として出力す
る。

【００４７】図３に示すように、一致判定回路部２６に
は、セルアレイ２１から読み出された６４ビットのデー
タＤＯ00〜ＤＯ63が入力される。また、一致判定回路部
２６にはシフトレジスタ部２５からシフト信号ＳＦ00〜
ＳＦ63が入力される。一致判定回路部２６には、第２反
転回路２８が備えられる。

【００４８】図５に示すように、第２反転回路２８は、
セルアレイ２１から出力されるデータＤＯ00〜ＤＯ63の
ビット数分だけ設けられており、各第２反転回路２８に
は、データＤＯ00〜ＤＯ63とシフト信号ＳＦ00〜ＳＦ63
がそれぞれ対応して入力される。即ち、データＤＯ00が
入力される第２反転回路２８には、対応するシフト信号
ＳＦ00が入力される。尚、各第２反転回路２８は同じ回
路構成であって入力されるビットが異なるだけであるた
め、データＤＯ00及びシフト信号ＳＦ00が入力される第
２反転回路２８について説明し、他のデータＤＯ01〜Ｄ
Ｏ63、シフト信号ＳＦ01〜ＳＦ63が入力される第２反転
回路２８に対する説明を省略する。

【００４９】第２反転回路２８は、トランスファゲート
５１，５２を備える。トランスファゲート５１，５２
は、シフト信号ＳＦ00に基づいて、相補的にオン又はオ
フされる。即ち、トランスファゲート５１は、「０」
（Ｌレベル）のシフト信号ＳＦ00によりオンし、データ
ＤＯ00を通過させる。トランスファゲート５２は、
「１」（Ｈレベル）のシフト信号ＳＦ00によりオンし、
データＤＯ00がインバータ回路５３により反転された信
号を通過させる。

【００５０】即ち、各第２反転回路２８は、入力される
シフト信号ＳＦ00〜ＳＦ63が「０」（Ｌレベル）の場合
に、入力されるデータＤＯ00〜ＤＯ63をそれぞれそのま
ま出力する。一方、各第２反転回路２８は、入力される
シフト信号ＳＦ00〜ＳＦ63が「１」（Ｈレベル）の場合
に、入力されるデータＤＯ00〜ＤＯ63をそれぞれ反転さ
せ出力する。

【００５１】各第２反転回路２８に入力されるシフト信
号ＳＦ00〜ＳＦ63は、第１反転回路２７に入力される信
号と同じであり、同じビットに「１」が立っている。例
えば、第１反転回路２７に入力されるシフト信号ＳＦ00
が「１」の場合、第２反転回路２８に入力されるシフト
信号ＳＦ00も「１」である。第１反転回路２７は、
「１」の立ったシフト信号ＳＦ00に基づいて入力される
テスト入力信号ＴＩを反転させてデータＤＩ00としてセ
ルアレイ２１に出力している。そして、第２反転回路２
８は、「１」の立ったシフト信号ＳＦ00に基づいてセル
アレイ２１から読み出され入力される同一ビット位置の
データＤＯ00を再び反転させ出力する。

【００５２】また、一致判定回路部２６には、複数の第
１演算回路５５が備えられる。第１演算回路５５は、セ
ルアレイ２１のバス幅に応じた数だけ設けられ、本実施
形態では、６４ビットのバス幅に応じて８個設けられて
いる。

【００５３】各第１演算回路５５には、６４個の第２反
転回路２８から出力されるデータＤＯ00〜ＤＯ63が、８
ビット毎に分けられて入力される。即ち、第１演算回路
５５にはデータＤＯ00〜ＤＯ07が、第１演算回路５５に
はデータＤＯ08〜ＤＯ15が入力されるそして、第１演算
回路５５にはデータＤＯ56〜ＤＯ63が入力される。

【００５４】尚、各第１演算回路５５は、同じ回路構成
であって同じに動作し、入力される信号が異なるだけで
あるので、データＤＯ00〜ＤＯ07が入力される第１演算
回路５５について詳細に説明し、他の第１演算回路５５
の説明を省略する。

【００５５】第１演算回路５５は、入力される８ビット
のデータＤＯ00〜ＤＯ07を排他的論理和演算（ＥＯＲ）
し、その演算結果を出力するよう構成されている。具体
的には、第１演算回路５５は、４入力のナンド回路５
６，５７、４入力のノア回路５８，５９、２入力ノア回
路６０，６１、２入力ナンド回路６２、及びインバータ
回路６３を備える。８ビットのデータＤＯ00〜ＤＯ07
は、４入力のナンド回路５６，５７に入力される。両ナ
ンド回路５６，５７の出力端子は、ノア回路６０の入力
端子に接続され、そのノア回路６０の出力端子はノア回
路６１の一方の入力端子に接続されている。

【００５６】また、８ビットのデータＤＯ00〜ＤＯ07
は、４入力のノア回路５８，５９に入力される。両ノア
回路５８，５９の出力端子はナンド回路６２の入力端子
に接続され、そのナンド回路６２の出力端子はインバー
タ回路６３を介してノア回路６１の他方の入力端子に接
続されている。

【００５７】データＤＯ00〜ＤＯ07が全てＨレベルの場
合、両ナンド回路５６，５７は、そのデータＤＯ00〜Ｄ
Ｏ07に応答してそれぞれＬレベルの信号をノア回路６０
に出力し、ノア回路６０は、Ｌレベルの信号に応答して
Ｈレベルの信号を出力する。一方、データＤＯ00〜ＤＯ
07のうちの１ビット又は複数ビットがＬレベルの場合、
そのＬレベルのビットに応答してナンド回路５６，５７
はＨレベルの信号をノア回路６０に出力し、ノア回路６
０は、両ナンド回路５６，５７から入力される信号のう
ちの少なくとも一方がＨレベルの場合、Ｌレベルの信号
を出力する。

【００５８】即ち、ノア回路６０は、データＤＯ00〜Ｄ
Ｏ07が全てＨレベル、即ち「１」で一致している場合に
Ｈレベルの信号を出力し、一致しない場合にＬレベルの
信号を出力する。従って、ナンド回路５６，５７及びノ
ア回路６０により、「１」側の比較回路が構成される。

【００５９】また、データＤＯ00〜ＤＯ07が全てＬレベ
ルの場合、両ノア回路５８，５９は、そのデータＤＯ00
〜ＤＯ07に応答してそれぞれＨレベルの信号をナンド回
路６２に出力し、ナンド回路６２は、Ｈレベルの信号に
応答してＬレベルの信号を出力する。一方、データＤＯ
00〜ＤＯ07のうちの１ビット又は複数ビットがＨレベル
の場合、そのＨレベルのビットに応答してノア回路５
８，５９はＬレベルの信号をナンド回路６２に出力し、
ナンド回路６２は、両ノア回路５８，５９から入力され
る信号のうちの少なくとも一方がＬレベルの場合、Ｈレ
ベルの信号を出力する。

【００６０】即ち、ナンド回路６２は、データＤＯ00〜
ＤＯ07が全てＬレベル、即ち「０」で一致している場合
にＬレベルの信号を出力し、一致しない場合にＨレベル
の信号を出力する。従って、ノア回路５８，５９及びナ
ンド回路６２により、「０」側の比較回路が構成され
る。

【００６１】従って、第１演算回路５５は、「１」側の
比較回路と「０」側の比較回路を備える。そして、
「１」側の比較回路の出力信号はノア回路６１に入力さ
れ、「０」側の比較回路の出力信号はインバータ回路６
３により反転されてノア回路６１に入力される。そし
て、ノア回路６１は、両比較回路の出力信号に応答して
Ｈ又はＬレベルの信号を出力する。

【００６２】各第１演算回路５５の出力信号は、２入力
のノア回路６４，６５に入力される。両ノア回路６４，
６５には、８個の第１演算回路５５から出力される信号
が入力可能な４入力素子が用いられる。両ノア回路６
４，６５の出力信号はナンド回路６６に入力される。ナ
ンド回路６６は、３入力素子であって、残りの入力端子
には、第２演算回路７１が接続されている。

【００６３】第２演算回路７１には、図４に示すテスト
入力信号ＴＩが期待値として入力される。第２演算回路
７１は、テスト入力信号ＴＩと第２反転回路２８から出
力されるデータＤＯ00〜ＤＯ63のうちの１ビット、例え
ば、データＤＯ08と排他的論理和演算（ＥＯＲ）し、そ
の演算結果をナンド回路６６に出力するよう構成されて
いる。

【００６４】具体的には、第２演算回路７１は、ナンド
回路７２，７３、ノア回路７４、及びインバータ回路７
５を備える。ナンド回路７２，ノア回路７４にはそれぞ
れテスト入力信号ＴＩとデータＤＯ08が入力される。ナ
ンド回路７２の出力信号はナンド回路７３に入力され、
ノア回路７４の出力信号はインバータ回路７５により反
転されてナンド回路７３に入力される。そして、ナンド
回路７３の出力信号が、第２演算回路７１の出力信号と
してナンド回路６６に入力され、そのナンド回路の出力
信号が直列接続された複数のインバータ回路よりなるバ
ッファ回路７６と外部端子１５ｆを介してテスト出力信
号ＴＯとして図３の試験装置１６に出力される。

【００６５】次に、上記のように構成されたメモリ部１
３に対するデータ圧縮テストを説明する。先ず、試験装
置１６は、メモリ部１３に対して通常テストを実施す
る。即ち、試験装置１６は、Ｈレベルの第１，第２テス
トモード信号ＴＭ１，ＴＭ２を出力し、メモリ部１３を
通常動作モードからデータ圧縮テストモードに切り換え
ると共に、通常テストモードに設定する。

【００６６】また、試験装置１６は、Ｌレベルのリセッ
ト信号ＴＲを出力し、そのリセット信号ＴＲに基づいて
シフト信号生成回路２４及びシフトレジスタ部２５は初
期化する。その初期化において、シフトレジスタ部２５
の最下位ビットに対応したシフトレジスタＲ00は、
「１」をラッチすると共に、第２テストモード信号ＴＭ
２に基づいて「０」（Ｌレベル）のシフト信号ＳＦ00を
出力する。また、他のシフトレジスタＲ01〜Ｒ63は、
「０」をラッチしてＬレベルのシフト信号ＳＦ01〜ＳＦ
63を出力する。

【００６７】そして、試験装置１６は、「０」（Ｌレベ
ル）のテスト入力信号ＴＩを出力する。尚、試験装置１
６は、「１」（Ｈレベル）のテスト入力信号ＴＩを出力
するようにしても良い。図４の各バッファ回路Ｂ00〜Ｂ
63に設けられた第１反転回路２７は、シフト信号ＳＦ00
〜ＳＦ63が全てＬレベルであるため、テスト入力信号Ｔ
Ｉをそのまま通過させて全て同じレベル（「０」）のデ
ータＤＩ00〜ＤＩ63としてセルアレイ２１に出力し、セ
ルアレイ２１はデータＤＩ00〜ＤＩ63をセル情報として
記憶する。

【００６８】次に、試験装置１６は、セルアレイ２１か
らセル情報の読み出しを行い、そのセルアレイ２１から
セル情報としてデータＤＯ00〜ＤＯ63が出力される。一
致判定回路部２８に設けられた第２反転回路２８は、シ
フト信号ＳＦ00〜ＳＦ63が全てＬレベルであるため、デ
ータＤＯ00〜ＤＯ63をそのまま第１演算回路５５に出力
する。

【００６９】第１演算回路５５は、入力されるデータＤ
Ｏ00〜ＤＯ63を排他的論理和演算し、その演算結果を出
力する。一致判定回路部２６は、各第１演算回路５５の
演算結果と期待値とを比較し、その比較結果をテスト出
力信号ＴＯとして試験装置１６に出力する。

【００７０】このとき、セルアレイ２１のＩ／Ｏ等のデ
ータの伝達経路に異常がない場合、全て同じレベル、即
ち「０」のデータＤＩ00〜ＤＩ63がセルアレイ２１に書
き込まれているため、読み出されたデータＤＯ00〜ＤＯ
63は全て「０」である。従って、一致判定回路部２６
は、読み出されたデータＤＯ00〜ＤＯ63が全て一致する
ため、Ｌレベルのテスト出力信号ＴＯを出力し、試験装
置１６はＬレベルのテスト出力信号ＴＯに基づいて、デ
ータ圧縮試験の結果、メモリ部１３が正常であると判断
する。試験装置１６は、通常テストにおいてメモり部１
３が正常であると判断すると、次に当該メモリ部１３に
対してビット反転テストを実施する。即ち、試験装置１
６は、Ｌレベルの第２テストモード信号ＴＭ２を出力
し、メモリ部１３をビット反転テストモードに設定す
る。シフトレジスタ部２５の最下位ビットに対応したシ
フトレジスタＲ00は、Ｌレベルの第２テストモード信号
ＴＭ２に基づいてラッチしているデータ「１」を出力す
る。

【００７１】そして、試験装置１６は、「０」（Ｌレベ
ル）のテスト入力信号ＴＩを出力する。最下位ビットに
対応して設けられた第１反転回路２７は、「１」のシフ
ト信号ＳＦ00を受け、入力されるテスト入力信号ＴＩを
反転させて「１」のデータＤＩ00としてセルアレイ２１
に出力する。他の第１反転回路２７は、「０」のシフト
信号ＳＦ01〜ＳＦ63を受け、入力されるテスト入力信号
ＴＩをそのまま「０」のデータＤＩ01〜ＤＩ63としてセ
ルアレイ２１に出力する。セルアレイ２１はデータＤＩ
00〜ＤＩ63をセル情報として記憶する。

【００７２】次に、試験装置１６は、セルアレイ２１か
らセル情報の読み出しを行い、そのセルアレイ２１から
セル情報としてデータＤＯ00〜ＤＯ63が出力される。一
致判定回路部２８に設けられた第２反転回路２８のう
ち、シフト信号ＳＦ00が入力される第２反転回路は、
「１」のシフト信号ＳＦ00に基づいて読み出されたデー
タＤＯ00を反転して第１演算回路５５に出力する。ま
た、「０」のシフト信号ＳＦ01〜ＳＦ63が入力された第
２反転回路２８は、それぞれ入力されるデータＤＯ01〜
ＤＯ63をそのまま第１演算回路５５に出力する。

【００７３】第１演算回路５５は、入力されるデータＤ
Ｏ00〜ＤＯ63を排他的論理和演算し、その演算結果を出
力する。一致判定回路部２６は、各第１演算回路５５の
演算結果と期待値とを比較し、その比較結果をテスト出
力信号ＴＯとして試験装置１６に出力する。

【００７４】このとき、第１反転回路２７によって反転
されたデータＤＩ00のＩ／Ｏ等のデータの伝達経路に異
常がない場合、その反転されてセルアレイ２１に書き込
まれたデータＤＩ00がそのまま読み出しデータＤＯ00と
して一致判定回路部２６に入力される。この「１」のデ
ータＤＯ00は、シフト信号ＳＦ00が入力される第２反転
回路２７によって再び反転され、「０」のデータとして
第１演算回路５５に入力される。また、他の「０」にて
読み出されたデータＤＯ01〜ＤＯ63は、第２反転回路２
８から「０」のまま第１演算回路５５に出力される。

【００７５】各第１演算回路５５は、読み出されたデー
タＤＯ00〜ＤＯ63が全て「０」であり一致するため、Ｌ
レベルの信号を出力する。そして、一致判定回路部２６
は、各第１演算回路５５が出力するＬレベルの信号と入
力される期待値（テスト入力信号ＴＩであって「０」）
とが演算されてＬレベルのテスト出力信号ＴＯを出力す
る。試験装置１６はＬレベルのテスト出力信号ＴＯに基
づいて、ビット反転テストの結果、メモリ部１３におい
て、最下位ビットに対応したデータの伝達経路が正常で
あると判断する。

【００７６】一方、第１反転回路２７によって反転され
たデータＤＩ00のＩ／Ｏ等のデータの伝達経路に異常が
ある場合、その反転されてセルアレイ２１に書き込まれ
たデータＤＩ00、又は隣接する経路により伝達されるデ
ータのレベルが変化する。例えば、「１」のデータＤＩ
00がセルアレイ２１に書き込まれ、「０」のデータＤＯ
00が読み出されたとする。この「０」のデータＤＯ00
は、シフト信号ＳＦ00が入力される第２反転回路２７に
よって反転されて「１」になる。一方、他の「０」にて
読み出されたデータＤＯ01〜ＤＯ63は、第２反転回路２
８から「０」のまま第１演算回路５５に出力される。

【００７７】各第１演算回路５５は、読み出されたデー
タＤＯ00が「１」であり、他の「０」であるデータＤＯ
01〜ＤＯ63と一致しないため、Ｈレベルの信号を出力す
る。そして、一致判定回路部２６は、各第１演算回路５
５が出力するＨレベルの信号と入力される期待値（テス
ト入力信号ＴＩであって「０」）とが演算されてＨレベ
ルのテスト出力信号ＴＯを出力する。試験装置１６はＨ
レベルのテスト出力信号ＴＯに基づいて、ビット反転テ
ストの結果、メモリ部１３において、最下位ビットに対
応したデータの伝達経路が異常であると判断する。即
ち、異常なＩ／Ｏを特定することができる。

【００７８】そして、試験装置１６はクロック信号ＴＣ
を出力して「１」のデータをシフトレジスタＲ00〜Ｒ63
にシフト動作させる。即ち、シフトレジスタＲ00は
「０」をラッチしてシフト信号ＳＦ00を出力し、シフト
レジスタＲ01は、１段前のシフトレジスタＲ00の出力信
号、即ち、「１」をラッチしてシフト信号ＳＦ01を出力
する。

【００７９】「１」のシフト信号ＳＦ01に基づいて、第
１反転回路２７は、テスト入力信号ＴＩを反転させて
「１」のデータＤＩ01をセルアレイ２１に出力し、第１
反転回路２８はセルアレイ２１から読み出されたデータ
ＤＯ01を反転させて第１演算回路５５に出力する。そし
て、第１演算回路５５は、各第２反転回路２８から入力
されるデータと期待値を論理演算（排他的論理和演算）
して生成したテスト出力信号ＴＯを出力し、試験装置１
６は入力されるテスト出力信号ＴＯに基づいてデータＤ
Ｉ01の経路に異常があるか否かを判断する。

【００８０】即ち、試験装置１６は、クロック信号ＴＣ
を繰り返し出力してシフトレジスタＲ00〜Ｒ63をシフト
動作させてシフト信号ＳＦ00〜ＳＦ63を順次「１」とす
る。第１反転回路２７は、その「１」となったシフト信
号ＳＦ00〜ＳＦ63に対応したデータＤＩ00〜ＤＩ63を順
次反転して出力し、第２反転回路２８は入力信号を再び
反転して出力する。

【００８１】従って、試験装置１６は、第１，第２反転
回路２７，２８により反転されたビットの伝達経路を試
験する。即ち、シフト信号ＳＦ00〜ＳＦ63は、試験の対
象となる経路を決定する。そして、試験装置１６は、試
験の対象を順次変化させ、セルアレイ２１のバス幅に対
応する全てのビットに対する試験を終了すると、ビット
反転テストを終了する。

【００８２】一方、通常テストモードにおいて、セルア
レイ２１のＩ／Ｏ等のデータの伝達経路に異常が発生し
て読み出されたデータＤＯ00〜ＤＯ63が全て同じレベル
ではない場合がある。例えば、異常によってデータＤＯ
00が「１」で読み出されているとする。一致判定回路２
６は読み出されたデータＤＯ00〜ＤＯ63を排他的論理和
演算し、その演算結果に基づいてＨレベルのテスト出力
信号ＴＯを出力する。試験装置１６は、このテスト出力
信号ＴＯに基づいて、メモリ部１３が異常であると判断
する。この場合、試験装置１６はメモリ部１３が異常な
半導体集積回路装置１１に対する試験を直ちに終了す
る。従って、セルアレイ２１のバス幅分のビットに対す
る試験が１度に行われるため、試験時間が短い。

【００８３】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。○ＬＳＩ１１のメモリ部１３
には、多ビットにて入出力を行うセルアレイ２１が備え
られている。また、メモリ部１３は、セルアレイ２１に
て入出力されるデータのバス幅に対応した数の第１，第
２反転回路２７，２８を備える。第１反転回路２７は、
シフトレジスタ部２５から出力されるシフト信号ＳＦ00
〜ＳＦ63に基づいて入力されるデータＤ00〜Ｄ63のうち
の１ビットを反転させてデータＤＩ00〜ＤＩ63としてセ
ルアレイ２１に出力する。一致比較回路部２６に設けら
れた第２反転回路２８は、シフト信号ＳＦ00〜ＳＦ63に
基づいて、第１反転回路２７により反転されたビット位
置のデータＤＯ00〜ＤＯ63を反転させる。そして、一致
判定回路部２６を構成する第１演算回路５５は、第２反
転回路２８の出力信号を論理演算子、その演算結果を出
力するようにした。その結果、第１反転回路２７により
反転されたビットの経路に異常があってセルアレイ２１
から読み出されて第２反転回路２８により反転される
と、その反転されたビットが他のビットと一致しないの
で、当該ビットが異常であると容易に特定する事ができ
る。

【００８４】○一致判定回路部２６には、セルアレイ２
１に書き込むテスト入力データＴＩが期待値として入力
される。一致判定回路部２６は、セルアレイ２１から読
み出され論理演算した結果と期待値とを論理演算し、そ
の演算結果を出力するようにした。その読み出されたデ
ータが全て異常であっても論理演算した結果は一致する
が、その演算結果は期待値と一致しないため、全ビット
に対する異常が容易に判断される。

【００８５】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。上記実施形態では、メモリ部１
３のバス幅を６４ビットに設定したが、６４ビット以外
のバス幅、例えば、８，１６，３２，１２８ビット等の
任意のバス幅に構成して実施しても良い。バス幅を変更
した場合、その変更したバス幅に対応してシフトレジス
タ、入力回路、出力回路等の数を変更する。

【００８６】上記実施形態において、図７に示すよう
に、シフトレジスタ部２５のシフトレジスタＲ00〜Ｒ63
を複数（図７において４個）のブロック８１ａ〜８１ｄ
に分割する。そして、各ブロック８１ａ〜８１ｄ内でシ
フト動作させる。即ち、リセット時に各ブロック８１ａ
〜８１ｄのシフトレジスタＲ00，Ｒ16，Ｒ32，Ｒ48は
「１」を出力する。そして、各ブロック８１ａ〜８１ｄ
に対応して一致判定回路２６を設け、それぞれ一致判定
を行い結果をテスト出力信号として出力する。この構成
によれば、データＤＩ00〜ＤＩ63，ＤＯ00〜ＤＯ63のう
ち同時に複数ビットの反転が可能となり、同時に複数ビ
ットのビット反転テストを実施することが可能となるの
で、ビット反転テストに要する時間を短縮することが可
能となる。

【００８７】上記実施形態において、各シフトレジスタ
Ｒ00〜Ｒ63が出力するシフト信号ＳＦ00〜ＳＦ63をセル
アレイ２１に書き込むようにしても良い。第２テスト信
号ＴＭ２に基づいて通常テストの時、全てのシフトレジ
スタＲ00〜Ｒ63は「０」を出力する。この「０」のデー
タによってメモリ部１３のデータ圧縮試験を行う。そし
て、シフトレジスタＲ00〜Ｒ63は、第２テストモード信
号ＴＭ２に基づいて、ビット反転テストモードの時にシ
フト信号ＳＦ00〜ＳＦ63のうちの１ビットだけ「１」に
して出力するため、上記実施形態における第１反転回路
２７の出力信号と同じになる。この構成により、入力バ
ッファ回路部２２は、テスト入力信号ＴＭ１を入力する
ための外部端子１５ｂ、及びテスト入力信号ＴＭ１に対
するバッファ回路ＴＢを省略することができる。また、
第１反転回路２７は、通常動作時にロジック回路から入
力される信号と圧縮テストモード時にシフトレジスタか
ら入力される信号とを選択する選択機能のみを備えれば
良い。従って、入力バッファ回路部２２の回路構成が簡
略化される。

【００８８】上記実施形態において、第２反転回路２８
は、シフトレジスタ部２５が出力する反転位置信号ＳＰ
に基づいて、第１反転回路２７により反転されたビット
を更に反転する構成としたが、第１反転回路２７により
反転されないビットを反転する構成として実施しても良
い。即ち、第２反転回路２８は、シフトレジスタ部２５
が出力する反転位置信号ＳＰを反転させて利用する。こ
の構成によっても、上記と同様にビット反転テストを実
施して故障のあるビットＩ／Ｏを特定することが容易に
なる。尚、この構成の場合、一致判定回路部２６は、期
待値として入力するテスト入力信号ＴＩを反転させて利
用する必要がある。

【００８９】上記実施形態のメモリ部１３のみを搭載し
たＬＳＩ、即ち半導体記憶装置に具体化してもよい。ま
た、ロジック回路以外にＣＰＵや周辺回路を搭載した半
導体集積回路装置に具体化してもよい。

【００９０】

【発明の効果】以上詳述したように、本発明によれば、
メモリ部に対する試験時間の短縮と配線間ショートの発
生及びビット位置を容易に確認することの可能な半導体
集積回路装置を提供することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図。

【図２】 一実施形態の半導体集積回路装置の概略平面
図。

【図３】 一実施形態のメモリ部のブロック回路図。

【図４】 入力バッファ回路部の回路図。

【図５】 一致判定回路部の回路図。

【図６】 シフトレジスタ部の回路図。

【図７】 別のシフトレジスタ部のブロック回路図。

【符号の説明】

１ セルアレイ ２ 一致判定回路 ３ 第１反転回路 ４ 第２反転回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石田 喜幸 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (72)発明者 柳田 浩慶 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 多ビットにて入出力を行うセルアレイを
   構成する多数の記憶セルに同一のデータを記憶させ、読
   み出したセル情報を一致判定回路にて論理処理して１つ
   の信号に圧縮することにより、多数の記憶セルの動作を
   一括して判定するデータ圧縮テストモードを有するメモ
   リ部を備えた半導体集積回路装置において、 前記多数の記憶セルに記憶させるデータのうち、１ビッ
   ト又は複数ビットを反転させて前記セルアレイに出力す
   る第１反転回路と、 セルアレイから読み出したセル情報を、前記第１反転回
   路にて反転されたビット位置のセル情報を反転させて前
   記一致判定回路に出力する第２反転回路とを備えた半導
   体集積回路装置。
2. 【請求項２】 多ビットにて入出力を行うセルアレイを
   構成する多数の記憶セルに同一のデータを記憶させ、読
   み出したセル情報を一致判定回路にて論理処理して１つ
   の信号に圧縮することにより、多数の記憶セルの動作を
   一括して判定するデータ圧縮テストモードを有するメモ
   リ部を備えた半導体集積回路装置において、 前記多数の記憶セルに記憶させる多ビットデータのう
   ち、１ビット又は複数ビットを反転させて前記セルアレ
   イに出力する第１反転回路と、 セルアレイから読み出した多ビットのセル情報を、前記
   第１反転回路にて反転されていないビットを反転させて
   前記一致判定回路に出力する第２反転回路とを備えた半
   導体集積回路装置。
3. 【請求項３】 請求項１又は２に記載の半導体集積回路
   装置において、 前記第１，第２反転回路にて反転するビット位置を指示
   する信号を出力する反転位置指示回路を備えた半導体集
   積回路装置。
4. 【請求項４】 請求項３に記載の半導体集積回路装置に
   おいて、 前記反転位置指示回路は、前記セルアレイにて入出力さ
   れるデータのビット数に対応した段数のシフトレジスタ
   にて構成され、各シフトレジスタの出力信号を前記第
   １，第２反転回路において反転するビット位置を指示す
   る信号とした半導体集積回路装置。
5. 【請求項５】 多ビットにて入出力を行うセルアレイを
   構成する多数の記憶セルに同一のデータを記憶させ、読
   み出したセル情報を一致判定回路にて論理処理して１つ
   の信号に圧縮することにより、多数の記憶セルの動作を
   一括して判定するデータ圧縮テストモードを有するメモ
   リ部を備えた半導体集積回路装置において、 前記セルアレイのビット数に対応した段数に設定されシ
   フトレジスタを備え、 前記セルアレイには前記シフトレジスタの出力信号を記
   憶させ、 更に、セルアレイから読み出したセル情報を、前記シフ
   トレジスタの出力信号に基づくビットを反転させて前記
   一致判定回路に出力する反転回路を備えた半導体集積回
   路装置。
6. 【請求項６】 請求項１乃至５のうちの何れか１項に記
   載の半導体集積回路装置において、 前記一致判定回路には前記セルアレイに書き込むデータ
   に対応したデータが期待値として入力され、該一致判定
   回路は論理処理した結果と前記期待値とを論理処理した
   結果を出力するようにした半導体集積回路装置。