JPH1195727A - サンプルホールド回路並びにこれを用いたデータドライバ及びフラットパネル型表示装置 - Google Patents

Abstract

(57)【要約】 【課題】ＦＥＴのしきい値にばらつきがあっても入出力
電圧特性のばらつきをより低減し、かつ、消費電力を低
減する。 【解決手段】サンプルホールド回路において、補正コン
デンサＣＣ２と、スイッチ素子４１がオン時にＦＥＴ
（Ｎ１）のゲートとソースとの間に補正コンデンサを接
続させスイッチ４１がオフ時に該ＦＥＴのゲートとグラ
ンド線との間に補正コンデンサＣＣ２を接続させるため
の切換回路（４３、４４）と、ホールドコンデンサリセ
ット時に出力電位Ｖｂ２をグランド電位に等しくさせリ
セット毎に電位Ｖｂ２を第１値と第２値とに交互に変更
する基準電位生成回路４５と、ホールドコンデンサＣＣ
２の端子間に接続されリセット時にオンにされるリセッ
トスイッチ４６と、該ＦＥＴのソースとグランド線との
間にリセット時にオンにされるスイッチ素子Ｎ２とを備
えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サンプルホールド
回路並びにこれを用いたデータドライバ及びフラットパ
ネル型表示装置に関する。

【０００２】

【従来の技術】図９は、従来の液晶表示装置の全体構成
を示す。図９では簡単化のために、液晶表示パネル１０
が４行５列の画素構成である場合を示している。液晶表
示パネル１０は、１対のガラス基板が対向して配置され
ており、その一方のガラス基板上には、液晶画素１１の
表示電極がマトリックス状に配列され、各液晶画素１１
について薄膜トランジスタ１２が形成され、薄膜トラン
ジスタ１２の第１〜４行に対しそれぞれ走査電極１４１
〜１４４が形成され、薄膜トランジスタ１２の第１〜５
列に対しそれぞれデータ電極１３１〜１３５が、走査電
極１４１〜１４４と直角に絶縁膜を介して形成されてい
る。他方のガラス基板上には、各液晶画素１１に共通の
透明べた電極Ｖcom（表示電極に対する対向電極Ｖcom）
が形成されている。対向電極Ｖcomには、液晶劣化防止
のため液晶画素印加電圧の極性を１水平期間毎に反転さ
せることを目的として矩形波が供給される。

【０００３】データ電極１３１〜１３５はデータドライ
バ２０の出力端に接続され、走査電極１４１〜１４４は
走査ドライバ２１の出力端に接続されている。制御回路
２２は、供給されるドットクロックＣＬＫ、同期信号を
含まないビデオ信号ＶＳ、水平同期信号ＨＳＹＮＣ及び
垂直同期信号ＶＳＹＮＣに基づき、周期が１水平期間の
スタートパルスＳＴ、ドットクロックＣＬＫと同一周波
数のクロックＣＫ１、増幅されたビデオ信号ＶＳＡ及び
サンプリング信号ＳＳを生成してデータドライバ２０に
供給し、また、１水平期間の周期で走査電極を走査する
ための信号を走査ドライバ２１に供給する。

【０００４】データドライバ２０は、点順次走査用シフ
トレジスタ２３、サンプルホールド回路２４及びサンプ
ルホールド回路２５を備えている。データ電極１３１に
対応したシフトレジスタ２３、サンプルホールド回路２
４及びサンプルホールド回路２５の１列分の構成要素２
３１、２４１及び２５１の構成例を図１０に示す。サン
プルホールド回路２４１は、その信号入力端とバッファ
回路３０の入力端との間にスイッチ素子３１が接続され
ている。スイッチ素子３１は、ｐＭＯＳトランジスタと
ｎＭＯＳトランジスタとを並列接続した転送ゲートであ
り、サンプリング信号ＳＳ１とこれをインバータ３２で
反転した信号とでオン／オフ制御される。バッファ回路
３０の入力端とグランド線との間には、ホールドコンデ
ンサＣＨ１が接続されている。サンプルホールド回路２
５１はサンプルホールド回路２４１と同一構成であり、
サンプルホールド回路２５１の構成要素４０、４１、４
２及びＣＨ２はそれぞれサンプルホールド回路２４１の
構成要素３０、３１、３２及びＣＨ１に対応している。

【０００５】最初、サンプリング信号ＳＳ１が低レベル
でスイッチ素子３１がオフになっている。スタートパル
スＳＴが高レベルに遷移し、これがクロックＣＫ１の立
ち上がりでシフトレジスタ２３のＤフリップフロップ２
３１に保持され、そのＱ出力であるサンプリング信号Ｓ
Ｓ１が高レベルになり、スイッチ素子３１がオンにな
り、ビデオ信号ＶＳＡの電圧がホールドコンデンサＣＨ
１にサンプリングされる。スタートパルスＳＴが低レベ
ルになり、次のクロックＣＫ１の立ち上がりでサンプリ
ング信号ＳＳ１が低レベルに保持され、スイッチ素子３
１がオフになって、ホールドコンデンサＣＨ１にサンプ
リングされた電圧が保持される。バッファ回路３０から
は、ホールドコンデンサＣＨ１の電圧に応じた電圧の画
素信号入力電圧ＶＣ１が取り出される。

【０００６】図９において、シフトレジスタ２３のシリ
アルデータ入力端に取り込まれた‘１’のビットはクロ
ックＣＫ１のパルス毎に１ビットシフト（点順次走査）
し、これにより１水平期間で１行分のビデオ信号ＶＳＡ
がサンプルホールド回路２４でサンプルホールドされ、
次いでサンプリング信号ＳＳによりサンプルホールド回
路２４の出力がサンプルホールド回路２５に保持され
る。この状態で、シフトレジスタ２３による点順次走査
が再度行われ、１水平期間で次の１行分のビデオ信号Ｖ
ＳＡがサンプルホールド回路２４でサンプルホールドさ
れる。以下同様の処理が繰り返される。

【０００７】データドライバ２０は、液晶表示パネル１
０の薄膜トランジスタ１２を形成する工程と同じ工程
で、液晶表示パネル１０の周辺部に薄膜トランジスタで
形成した方が製造コスト上好ましい。バッファ回路３０
及び４０はいずれも、高入力インピーダンス、低出力イ
ンピーダーンスであり、通常、演算増幅回路の反転入力
端と出力端とを接続した増幅率１のボルテージホロワで
構成される。

【０００８】しかし、ガラス基板上に形成される薄膜ト
ランジスタは、特性のばらつきが比較的大きく、隣り合
うものであってもしいき値電圧（ドレイン電流が流れは
じめる時のゲート・ソース間電圧）が異なるので、ボル
テージホロワの入出力電圧特性のばらつきが大きく、同
一入力電圧であってもデータ電極毎に出力電圧が異な
り、表示画質が悪くなる。

【０００９】そこで、薄膜トランジスタで２０を構成す
る場合、バッファ回路３０として図１１に示すようなソ
ースホロワ回路が用いられる。バッファ回路３０の入力
及び出力はそれぞれｎＭＯＳトランジスタＮ１のゲート
及びソースであり、抵抗Ｒ１には常時電流が流れてい
る。バッファ回路４０についてもバッファ回路３０と同
様である。

【００１０】

【発明が解決しようとする課題】ソースホロワ回路の入
出力電圧特性のばらつきは、ボルテージホロワのそれよ
り小さいものの、ｎＭＯＳトランジスタＮ１のしきい値
のばらつきがソースホロワ回路の入出力特性のばらつき
になるので、これによる表示画質の低下を避けることが
できない。

【００１１】また、抵抗Ｒ１には常時電流が流れている
ので、無駄な電力が消費される。さらに、液晶画素印加
電圧（ＶＤ１−Ｖcom）の極性を１Ｈ（１水平走査期
間）毎に反転し、かつ、この電圧（ＶＤ１−Ｖcom）
を、液晶画素透過度の不感帯を越える値にしなければな
らないので、ビデオ信号ＶＳＡの振幅を大きくしなけれ
ばならず、消費電力増加の原因となり、また、ビデオ信
号ＶＳＡを生成する回路の構成が複雑になる。

【００１２】本発明の目的は、このような問題点に鑑
み、ＦＥＴのしきい値にばらつきがあっても、入出力電
圧特性のばらつきをより低減することが可能なサンプル
ホールド回路並びにこれを用いたデータドライバ及びフ
ラットパネル型表示装置を提供することにある。本発明
の他の目的は、消費電力を低減することができるサンプ
ルホールド回路並びにこれを用いたデータドライバ及び
フラットパネル型表示装置を提供することにある。

【００１３】本発明のさらに他の目的は、入力信号の振
幅を低減することができるサンプルホールド回路並びに
これを用いたデータドライバ及びフラットパネル型表示
装置を提供することにある。

【００１４】

【課題を解決するための手段及びその作用効果】請求項
１のサンプルホールド回路では、出力段に、ＦＥＴのゲ
ート及びソースをそれぞれ入力端及び出力端とするソー
スホロア回路を有し、該ゲートと第１基準電位の導体と
の間にホールドコンデンサが接続され、該ゲートとサン
プルホールド回路の入力端との間に第１スイッチ素子が
接続された該サンプルホールド回路において、補正コン
デンサと、該第１スイッチがオン時に該ＦＥＴのゲート
とソースとの間に該補正コンデンサを接続させ、該第１
スイッチがオフ時に該ＦＥＴのゲートと第２基準電位の
導体との間に該補正コンデンサを接続させるための切換
回路とを有し、該ソースホロア回路は、該ＦＥＴのソー
スと第３基準電位の導体との間に、該ホールドコンデン
サのリセット時にオンにされる第２スイッチ素子を有す
る。

【００１５】上記構成において、第１スイッチがオンに
され、ＦＥＴのゲートとソースとの間に補正コンデンサ
が接続され、これにより、入力信号の電圧ＶＣ１がホー
ルドコンデンサにサンプリングされ、かつ、補正コンデ
ンサの電圧がＦＥＴのしきい値Ｖthに等しくなる。次
に、第１スイッチがオフにされ、ＦＥＴのゲートと第２
基準電位の導体との間に補正コンデンサが接続され、こ
れにより、ホールドコンデンサから補正コンデンサへ電
荷ΔＱが移動し、ホールドコンデンサの電圧ＶＣ１がΔ
Ｖ低下して、出力電圧ＶＤ１がＶＤ１＝ＶＣ１−（Ｖth
＋ΔＶ）となる。

【００１６】電荷移動量ΔＱは、しきい値Ｖthが小さい
ほど大きいので、しきい値Ｖthが小さいほどホールドコ
ンデンサの電圧低下量ΔＶが大きくなる。したがって、
補正コンデンサの容量及び第２基準電位を適当に選定す
ることにより、ＦＥＴのしきい値Ｖthのばらつきによら
ず電圧（Ｖth＋ΔＶ）を略一定にすることが可能とな
り、サンプルホールド回路の入出力特性のばらつきを低
減することができるという効果を奏する。

【００１７】また、従来の抵抗の替わりに第２スイッチ
素子を用いているので、第２スイッチ素子を、通常はオ
フにし出力リセット時のみオンにすることにより、従来
よりも消費電力を低減することができるという効果を奏
する。請求項２のサンプルホールド回路では、請求項１
において、上記第２基準電位を生成し、上記ホールドコ
ンデンサのリセット時に該第２基準電位を上記第１基準
電位に等しくさせる基準電位生成回路を有する。

【００１８】このサンプルホールド回路によれば、入力
信号を第１基準電位にし第１スイッチ素子をオンにする
ことにより、ホールドコンデンサ及び補正コンデンサの
電荷をリセットすることができるという効果を奏する。
請求項３のサンプルホールド回路では、請求項２におい
て、上記ホールドコンデンサの端子間に接続され、上記
リセット時にオンにされるリセットスイッチを有する。

【００１９】このサンプルホールド回路によれば、リセ
ットスイッチをオンにすることにより、入力信号を第１
基準電位にしかつ第１スイッチ素子をオンにする必要が
なくなるので、入力信号又はこれに関係した信号を生成
する回路の構成が簡単になり、また、入力信号の高速動
作化が可能になるという効果を奏する。請求項４のサン
プルホールド回路では、請求項１乃至３のいずれか１つ
において、上記補正コンデンサは、その一端が上記ＦＥ
Ｔのゲートに接続され、上記切換回路は、該補正コンデ
ンサの他端と該ＦＥＴのソースとの間に接続された第３
スイッチ素子と、該補正コンデンサの他端と上記第２基
準電位の導体との間に接続された第４スイッチ素子とを
有する。

【００２０】請求項５のデータドライバでは、液晶表示
装置の各データ電極に対応して備えられ、出力端が該デ
ータ電極に接続される請求項１至４のいずれか１つに記
載のサンプルホールド回路を有し、該サンプルホールド
回路の上記基準電位生成回路は、上記ホールドコンデン
サのリセット毎に上記第２基準電位を第１値と第２値と
に交互に変更する。

【００２１】このデータドライバによれば、第２基準電
位を第１値と第２値とに交互に変更しない場合よりも、
入力信号の電圧振幅を小さくすることができるので、入
力信号又はこれに関係した信号を生成する回路の構成を
簡単化でき、かつ、その消費電力及びデータドライバ全
体としての消費電力を低減することができるという効果
を奏する。

【００２２】請求項６のデータドライバでは、請求項５
において、上記ＦＥＴ及びスイッチ素子は薄膜トランジ
スタで形成されている。このデータドライバによれば、
画素スイッチとして薄膜トランジスタを用いた液晶表示
パネルと、入出力特性のばらつき低減が図られたサンプ
ルホールド回路とを、同一工程で製造できるので、液晶
表示装置の製造コストを低減できるという効果を奏す
る。

【００２３】請求項７のフラットパネル型表示装置で
は、請求項１乃至４のいずれか１つに記載のサンプルホ
ールド回路と、データ電極に該サンプルホールド回路の
出力端が接続された表示用フラットパネルとを有する。
このフラットパネル型表示装置によれば、サンプルホー
ルド回路の入出力特性のばらつきが低減するので、フラ
ットパネル型表示装置の表示品質が向上するという効果
を奏する。

【００２４】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態のサン
プルホールド回路を示す。バッファ回路４０Ａは、ソー
スホロワ回路であり、ｎＭＯＳトランジスタＮ１のゲー
ト及びソースがそれぞれバッファ回路４０の入力端及び
出力端となっている。ｎＭＯＳトランジスタＮ１のドレ
インは、電源供給線ＶＤＤに接続されている。ｎＭＯＳ
トランジスタＮ１のゲートとサンプルホールド回路の入
力端との間には、サンプリング信号ＳＳでオン／オフ制
御されるスイッチ素子４１が接続されている。スイッチ
素子４１は、ｎＭＯＳトランジスタＮ３とｐＭＯＳトラ
ンジスタＰ３とが並列接続された転送ゲートである。ｎ
ＭＯＳトランジスタＮ１のゲートとグランド線との間に
は、ホールドコンデンサＣＨ２が接続されている。以上
の構成は従来と同一である。

【００２５】本実施形態の構成の特徴は、ｎＭＯＳトラ
ンジスタＮ１のゲートに補正コンデンサＣＣ２の一端が
接続され、補正コンデンサＣＣ２の他端が、一方ではス
イッチ素子４３を介してｎＭＯＳトランジスタＮ１のソ
ースに接続され、他方ではスイッチ素子４４を介して基
準電位生成回路４５の基準電位出力端に接続され、ま
た、ｎＭＯＳトランジスタＮ１のソースがスイッチ素子
Ｎ２を介してグランド線に接続されていることにある。

【００２６】スイッチ素子４３、４４及びＮ２はいずれ
もｎＭＯＳトランジスタで構成されている。スイッチ素
子４１のｎＭＯＳトランジスタＮ３及びｐＭＯＳトラン
ジスタＰ３、スイッチ素子４３、４４及びＮ２のゲート
並びに基準電位生成回路４５の制御入力端にはそれぞ
れ、サンプリング信号ＳＳ、＊ＳＳ及び制御信号Ｓ１〜
Ｓ４が供給され、これらの信号は制御回路５０で生成さ
れる。信号ＳＳと＊ＳＳとは相補信号である。

【００２７】基準電位生成回路４５では、制御信号Ｓ４
に応じてその出力電位基準電位Ｖbが可変となってい
る。例えば、制御信号Ｓ４が低レベル及び高レベルのと
きそれぞれＶb＝Ｖb０例えば７．５Ｖ及びＶb＝０Ｖで
ある。次に、図２の電圧波形を参照して上記の如く構成
された本第１実施形態の動作を説明する。図２中、ＶＣ
１及びＶＤ１はそれぞれサンプルホールド回路の入力信
号及び出力信号の電圧波形である。

【００２８】（ｔ０）最初、サンプリング信号ＳＳ及び
制御信号Ｓ１〜Ｓ４が低レベル、サンプリング信号＊Ｓ
Ｓが高レベルであり、これによりスイッチ素子４１、４
３、４４及びＮ２がオフ、Ｖb＝Ｖb０になっている。ま
た、前回の不図示のリセットにより、ｎＭＯＳトランジ
スタＮ１のゲートが０ＶでｎＭＯＳトランジスタＮ１が
オフ、出力電圧ＶＤ１が０Ｖになっている。

【００２９】（ｔ１）サンプリング信号ＳＳ及び制御信
号Ｓ１が高レベルにされ、サンプリング信号＊ＳＳが低
レベルにされて、スイッチ素子４１及び４３がオンにな
る。これにより、入力信号ＶＣ１の電圧がホールドコン
デンサＣＨ２にサンプリングされ、補正コンデンサＣＣ
２の電圧がｎＭＯＳトランジスタＮ１のしきい値Ｖthに
等しくなる。ｎＭＯＳトランジスタＮ１がオンになり、
出力電圧ＶＤ１が立ち上がって液晶画素１１が充電され
る。

【００３０】ホールドコンデンサＣＨ２及び補正コンデ
ンサＣＣ２の容量をそれぞれＣh及びＣc、ホールドコン
デンサＣＨ２及び補正コンデンサＣＣ２に蓄えられた電
荷をそれぞれＱ及びｑとすると、次式が成立する。 Ｑ＝Ｃh・ＶＣ１ ・・・（１） ｑ＝Ｃc・Ｖth ・・・（２） （ｔ２）サンプリング信号ＳＳ及び制御信号Ｓ１が低レ
ベルにされ、サンプリング信号＊ＳＳが高レベルにされ
て、スイッチ素子４１及び４３がオフになる。これによ
り、入力信号ＶＣ１の電圧がホールドコンデンサＣＨ２
に保持される。

【００３１】（ｔ３）制御信号Ｓ２が高レベルにされ
て、スイッチ素子４４がオンになり、次のような補正が
開始される。補正コンデンサＣＣ２の電圧がホールドコ
ンデンサＣＨ２の電圧よりも低いので、これにより、ホ
ールドコンデンサＣＨ２から補正コンデンサＣＣ２へ電
荷ΔＱが移動してホールドコンデンサＣＨ２の電圧がΔ
Ｖ低下し、上式（１）及び（２）に対応して次式が成立
する。

【００３２】 Ｑ−ΔＱ＝Ｃh・（ＶＣ１−ΔＶ） ・・・（３） ｑ＋ΔＱ＝Ｃc・（ＶＣ１−ΔＶ−Ｖb） ・・・（４） これらの式（１）〜（４）から、ΔＱ及びΔＶが次式の
ように求まる。 ΔＱ＝｛Ｃh・Ｃc／（Ｃh＋Ｃc）｝（ＶＣ１−Ｖb−Ｖth） ・・・（５） ΔＶ＝ΔＱ／Ｃh ・・・（６） 電荷移動量ΔＱはしきい値Ｖthが小さいほど大きいの
で、しきい値Ｖthが小さいほど、ホールドコンデンサＣ
Ｈ２の電圧入力電圧ＶＣ１の低下量ΔＶが大きくなる。

【００３３】これにより、出力電圧ＶＤ１＝ＶＣ１−
（ΔＶ＋Ｖth）における（ΔＶ＋Ｖth）のばらつきがＶ
thのばらつきよりも小さくなる。すなわち、Ｖthのばら
つきが補正される。補正コンデンサＣＣ２の容量Ｃc及
び基準電位Ｖbを適当に選定することにより、ｎＭＯＳ
トランジスタＮ１のしきい値Ｖthのばらつきによらず電
圧（Ｖth＋ΔＶ）を略一定にすることが可能となり、サ
ンプルホールド回路の入力電圧ビデオ信号ＶＳＡに対す
る出力電圧入力電圧ＶＣ１の特性のばらつきを低減する
ことができる。

【００３４】時点ｔ３は、時点ｔ２に一致させてもよ
い。しかし、時点ｔ３を適当に選定することにより、す
なわち補正開始時点を適当に選ぶことにより、１Ｈの期
間の補正の時間平均値が変わるので、上記ばらつきをよ
り低減することが可能となる。スイッチ素子３４は、リ
セット終了時点ｔ６までオンにされる。

【００３５】（ｔ４）後の時間ｔ５〜ｔ６でのリセット
に備えて、入力電圧ＶＣ１がリセット用電圧０Ｖにされ
る。 （ｔ５）サンプリング信号ＳＳ及び制御信号Ｓ１、Ｓ
３、Ｓ４が高レベルにされ、サンプリング信号＊ＳＳが
低レベルにされて、スイッチ素子４１、４３及びＮ２が
オンになり、Ｖb＝０Ｖになる。これにより、ホールド
コンデンサＣＨ２、補正コンデンサＣＣ２及び液晶画素
１１に蓄積されていた電荷がゼロクリアされる。

【００３６】このリセットは、次の１Ｈの初期における
出力電圧ＶＤ１及び入力電圧ＶＣ１がそれぞれ１つ前の
１Ｈの初期における出力電圧ＶＤ１及び入力電圧ＶＣ１
より低くても、液晶画素１１及びホールドコンデンサＣ
Ｈ２の充電を適正に行うことができるようにするための
ものである。すなわち、従来の抵抗の替わりにスイッチ
素子Ｎ２を用いているので、スイッチ素子Ｎ２をオフに
して液晶画素１１の電荷を引き抜かないと、液晶画素１
１の電圧を前回より低い出力電圧ＶＤ１にすることがで
きなくなり、これを避けるためである。ホールドコンデ
ンサＣＨ２及び補正コンデンサＣＣ２についても、サン
プルホールド回路２５１Ａの前段に接続された不図示の
回路の性質により、スイッチ素子４１を通ってサンプル
ホールド回路２５１Ａの外側へ電荷を引き抜くことがで
きない場合に、同様に対処して前回より低い入力電圧Ｖ
Ｃ１に対応可能にするためである。

【００３７】また、ホールドコンデンサＣＨ２及び補正
コンデンサＣＣ２をこのようにリセットすることによ
り、ｎＭＯＳトランジスタＮ１がオフになるので、電源
供給線ＶＤＤからｎＭＯＳトランジスタＮ１及びスイッ
チ素子Ｎ２を通ってグランド線へ貫通電流が流れるのが
防止される。スイッチ素子Ｎ２がオンになるのは１Ｈに
比し充分短い時間ｔ５〜ｔ６だけであるので、スイッチ
素子Ｎ２の替わりに抵抗を用いた場合よりも消費電力が
低減する。

【００３８】（ｔ６）サンプリング信号ＳＳ及び制御信
号Ｓ１〜Ｓ４が低レベルにされ、サンプリング信号＊Ｓ
Ｓが高レベルにされて、スイッチ素子４１、４３、４４
及びＮ２がオフになり、Ｖb＝Ｖb０になる。これによ
り、次の１Ｈでの動作に対する準備が完了する。 （ｔ７）入力電圧ＶＣ１が、次の１Ｈに対する値（線順
次走査における次の走査ライン用の値）に変化する。

【００３９】以上の動作が繰り返し行われる。液晶画素
印加電圧（ＶＤ１−Ｖcom）の極性が１Ｈ毎に逆になる
ように、液晶画素１１の対向電極Ｖcomは１Ｈ毎に前回
と逆方向へシフトする矩形波にされる。この交流化と、
液晶画素の印加電圧に対する透過度に不感帯があること
のために、入力電圧ＶＣ１及び図１０のビデオ信号ＶＳ
Ａの振幅を大きくする必要がある。

【００４０】そこで、図１の基準電位生成回路４５の出
力電位Ｖbを、図３に示すように、リセット毎に前回と
逆方向へシフトさせる。この場合、基準電位生成回路４
５に対する制御信号Ｓ４は２ビットである。このシフト
は、ＶＣ１＝０で変化がないときに液晶画素印加電圧
（ＶＤ１−Ｖcom）が交流となり且つその振幅が液晶画
素１１の不感帯の境界付近まで接近するようにされる。
図３では、基準電位Ｖbはリセット毎に１０Ｖと５Ｖと
に交互に変化する。

【００４１】これにより、入力電圧ＶＣ１の振幅を図２
の場合よりも小さくすることができ、従って、サンプル
ホールド回路２５１Ａの前段の不図示のサンプルホール
ド回路に供給されるビデオ信号ＶＳＡの振幅を小さくす
ることができる。結果として、ビデオ信号ＶＳＡを生成
する回路の構成を簡単化でき、かつ、その消費電力及び
データドライバ全体としての消費電力を低減することが
できる。

【００４２】［第２実施形態］図１のサンプルホールド
回路によれば、電荷リセットのために図２又は図３に示
すように、入力電圧ＶＣ１を１Ｈ毎に所定期間０Ｖにし
なければならず、ビデオ信号ＶＳＡを生成する回路の構
成が複雑になる。また、表示走査ライン数の増加に伴い
この回路に対し高速動作が要求されるので、入力電圧Ｖ
Ｃ１を１Ｈ毎に所定期間０Ｖにするのは動作速度上不利
となる。

【００４３】そこで、本発明の第２実施形態のサンプル
ホールド回路では、図４に示す如く、ホールドコンデン
サＣＨ２の端子間にスイッチ素子４６を接続し、制御回
路５０Ａからのリセット信号Ｓ５でスイッチ素子４６を
オン／オフ制御することにより、ホールドコンデンサＣ
Ｈ２及び補正コンデンサＣＣ２の電荷をリセットしてい
る。これにより、図５に示す如く、入力電圧ＶＣ１を１
Ｈ毎に所定期間０Ｖにする必要がなくなり、上記問題が
解決される。

【００４４】図５は、図４のサンプルホールド回路の動
作を示す波形図であり、図５ではリセット信号Ｓ５をリ
セット信号Ｓ３と同じにして簡単化している。図５にお
いて、入力電圧ＶＣ１が変化する時点ｔ４は、ｔ２から
ｔ８迄の間であればよい。 ［第３実施形態］図６は、本発明の第３実施形態の２段
サンプルホールド回路を示す。

【００４５】この回路は、図９の液晶表示装置のデータ
ドライバに用いられ、サンプルホールド回路２４１Ｂ及
び２５１Ｂはそれぞれ図１０のサンプルホールド回路２
４１及び２５１に対応している。サンプルホールド回路
２４１Ｂは、図４のサンプルホールド回路の出力端に、
駆動能力を増すためのコンデンサＣを接続した構成とな
っている。サンプルホールド回路２４１Ｂの構成要素Ｎ
４、Ｎ５、３１、３３、３４、３５、３６、ＣＨ１及び
ＣＣ１並びに信号ＳＳ１及びＲ１〜Ｒ５はそれぞれ、サ
ンプルホールド回路２５１Ｂの構成要素Ｎ１、Ｎ２、４
１、４３、４４、４５、４６、ＣＨ２及びＣＣ２並びに
信号ＳＳ及びＳ１〜Ｓ５に対応している。これらの信号
は、制御回路５０Ｂで生成される。サンプリング信号Ｓ
Ｓ１及びＳＳは、図１０のものと同一である。

【００４６】図７及び図８はそれぞれ、上記の如く構成
された２段サンプルホールド回路の第１段及び第２段の
サンプルホールド回路の動作を示す波形図である。図８
中の最上段のサンプルホールド回路入力波形は、図７中
の最下段のサンプルホールド回路出力波形と同じであ
る。図５の入力電圧ＶＣ１が変化する時点ｔ４は、図７
では時点ｔ７に一致し、図８では時点ｔ５に一致してい
る。図８において、入力電圧ＶＣ１は時間ｔ３〜ｔ５で
補正された値になっているので、その間のｔ４〜ｔ５に
おいてサンプリングされる。サンプリング前の時間ｔ３
〜ｔ４において上述のリセットが行われ、サンプリング
後の時点ｔ６で補正が開始され、その補正値は次のリセ
ット開始時点まで有効になる。

【００４７】図８では出力出力電圧ＶＤ１が補正されて
いない期間において基準電位Ｖbが０Ｖにされ、非表示
期間となっているが、上述の第１及び第２実施形態の場
合のように、リセット期間ｔ３〜ｔ４のみにおいて基準
電位Ｖbを０Ｖにしてもよい。なお、本発明には外にも
種々の変形例が含まれる。

【００４８】例えば、本発明はしきい値のばらつきが比
較的大きい薄膜トランジスタを用いたサンプルホールド
回路に好適であるが、薄膜トランジスタ以外のＦＥＴで
あっても、一般にしきい値にばらつきがあり高精度が要
求されるサンプルホールド回路に適用しても有効であ
る。ホールドコンデンサは、実質的にその電圧保持機能
を有すればよく、例えばｎＭＯＳトランジスタＮ１又は
ｎＭＯＳトランジスタＮ４のゲート容量自体であっても
よい。

【００４９】補正コンデンサＣＣ１のリセットは、スイ
ッチ素子３４をオンにせずにスイッチ素子３３をオンに
し、スイッチ素子３３及びＮ５を通して行う構成であっ
てもよい。この場合、基準電位Ｖbを０Ｖにする必要が
なく、２値間で値を交互に変更すればよい。また、スイ
ッチ素子３３及び３４を共にオンにしてリセット経路を
増やすことにより、リセットをより高速に行うようにし
てもよい。

【００５０】また、液晶表示装置のデータドライバに本
発明を適用する場合であっても、他の構成のデータドラ
イバ、例えばサンプルホールド回路を並列に接続し、一
方のサンプルホールド回路で入力信号ビデオ信号ＶＳＡ
をサンプリング中に他方のサンプルホールド回路の出力
をデータ電極に供給し、両サンプルホールド回路の役割
を交互に切り換える構成のデータドライバに適用するこ
とができる。

【００５１】さらに、液晶表示装置を含む各種フラット
パネル型表示装置において、そのパネルのデータ電極に
本発明のサンプルホールド回路を接続すれば、サンプル
ホールド回路の入力電圧に対する出力電圧の特性のばら
つきを低減することができるので、表示品質を向上させ
ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態のサンプルホールド回路
を示す図である。

【図２】図１の回路の第１の動作を示す波形図である。

【図３】図１の回路の第２の動作を示す波形図である。

【図４】本発明の第２実施形態のサンプルホールド回路
を示す図である。

【図５】図４の回路の動作を示す波形図である。

【図６】本発明の第３実施例の２段サンプルホールド回
路を示す図である。

【図７】図６中の第１段サンプルホールド回路の動作を
示す波形図である。

【図８】図６中の第２段サンプルホールド回路の動作を
示す波形図である。

【図９】従来の液晶表示装置の全体構成図である。

【図１０】図９のデータドライバに用いられた２段サン
プルホールド回路を示す図である。

【図１１】図１０のサンプルホールド回路内のバッファ
回路として用いられたソースホロワ回路を示す図であ
る。

【符号の説明】

１１ 液晶画素 ２３１ Ｄフリップフロップ ２４１、２４１Ｂ、２５１、２５１Ａ、２５１Ｂ サン
プルホールド回路 ３０ バッファ回路 ３１、３３、３４、３６、４１、４３、４４、４６、Ｎ
２、Ｎ５ スイッチ素子 ３２、４２ インバータ ３５、４５ 基準電位生成回路 ３０Ａ、４０Ａ バッファ回路 ５０、５０Ａ、５０Ｂ 制御回路 ＣＨ１、ＣＨ２ ホールドコンデンサ Ｃ コンデンサ ＣＣ１、ＣＣ２ 補正コンデンサ Ｎ１、Ｎ３、Ｎ４ ｎＭＯＳトランジスタ Ｐ３ ｐＭＯＳトランジスタ ＳＳ、ＳＳ１ サンプリング信号 Ｒ１、Ｒ２ 抵抗 Ｖb 基準電位 ＶＳＡ ビデオ信号 ＶＣ１ 入力電圧 ＶＤ１ 出力電圧 Ｖcom 対向電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中林 謙一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 山本 彰 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 出力段に、ＦＥＴのゲート及びソースを
   それぞれ入力端及び出力端とするソースホロア回路を有
   し、該ゲートと第１基準電位の導体との間にホールドコ
   ンデンサが接続され、該ゲートとサンプルホールド回路
   の入力端との間に第１スイッチ素子が接続された該サン
   プルホールド回路において、 補正コンデンサと、 該第１スイッチがオン時に該ＦＥＴのゲートとソースと
   の間に該補正コンデンサを接続させ、該第１スイッチが
   オフ時に該ＦＥＴのゲートと第２基準電位の導体との間
   に該補正コンデンサを接続させるための切換回路とを有
   し、 該ソースホロア回路は、該ＦＥＴのソースと第３基準電
   位の導体との間に、該ホールドコンデンサのリセット時
   にオンにされる第２スイッチ素子を有する、 ことを特徴とするサンプルホールド回路。
2. 【請求項２】 上記第２基準電位を生成し、上記ホール
   ドコンデンサのリセット時に該第２基準電位を上記第１
   基準電位に等しくさせる基準電位生成回路、 を有することを特徴とする請求項１記載のサンプルホー
   ルド回路。
3. 【請求項３】 上記ホールドコンデンサの端子間に接続
   され、上記リセット時にオンにされるリセットスイッ
   チ、 を有することを特徴とする請求項２記載のサンプルホー
   ルド回路。
4. 【請求項４】 上記補正コンデンサは、その一端が上記
   ＦＥＴのゲートに接続され、 上記切換回路は、該補正コンデンサの他端と該ＦＥＴの
   ソースとの間に接続された第３スイッチ素子と、該補正
   コンデンサの他端と上記第２基準電位の導体との間に接
   続された第４スイッチ素子とを有する、 ことを特徴とする請求項１乃至３のいずれか１つに記載
   のサンプルホールド回路。
5. 【請求項５】 液晶表示装置の各データ電極に対応して
   備えられ、出力端が該データ電極に接続される請求項１
   至４のいずれか１つに記載のサンプルホールド回路を有
   し、 該サンプルホールド回路の上記基準電位生成回路は、上
   記ホールドコンデンサのリセット毎に上記第２基準電位
   を第１値と第２値とに交互に変更する、 ことを特徴とするデータドライバ。
6. 【請求項６】 上記ＦＥＴ及びスイッチ素子は薄膜トラ
   ンジスタで形成されていることを特徴とする請求項５記
   載のデータドライバ。
7. 【請求項７】 請求項１乃至４のいずれか１つに記載の
   サンプルホールド回路と、 データ電極に該サンプルホールド回路の出力端が接続さ
   れた表示用フラットパネルと、 を有することを特徴とするフラットパネル型表示装置。