JPS58118099A - 制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は制御装置、特に記憶装置全備えかつ中央処理装
置によ多制御される制御装置に関する。

近年の情報処理装置においてはハードウェア機能の分散
化が顕著であシ、中央処理装置はマスターコントローラ
ーとして機能し、各種の制御装置を設けて、下位の制ａ
’ｅ委ねているものがほとんどである。制御装置にはテ
ーブル、マイクロプログラム記憶装置、スタックメモリ
、バッファメモリおよび回路状態記憶回路等各種の記憶
装置全備えている場会が多い。

従来のこの種の制御装置は、内蔵する記憶装置から読み
出され几データのパリティ検査全行なうパリティ検査回
路と、該パリティ検査回路がパリティ誤１−検出すると
該パリティ誤シの事実を中央処理装置に報告する誤シ報
告回路とを含んでいる。

このような従来構成においては、保守時を除いては、制
御装置が中央処理装置からの命令に基づいて記憶装Ｒ’
Ｆｒ読み出すときだけパリティ検査を行っているため、
予防保守のための情報が少なく、制御装置の信頼性が低
いという欠点がある。

本発明の目的は性能全損うことなく予防保守情報量を増
加させることのできる制御装置ｔｌ−提供することにあ
る。

本発明の装置は記憶装置金偏えかつ中央処理装置によ力
制御される制御装置において、前記記憶装置から読み出
されたデータのパリティ検査全行うパリティ検査回路と
、前記記憶装置がアクセスされていかいことを検出する
空検出回路と、該空検出回路が前記記憶装置はアクセス
されていないことを検出すると前記記憶装置の全アドレ
ス全走査して記憶内容を前記パリティ検査回路に順次読
み出す走査回路と、前記パリティ横面回路がパリティ誤
り’に検出すると該パリティ誤シの事実を外部に報告す
る報告回路と全設けている。

次に本発明について図面を参照して詳細に説明する。

第１図は本発明の一実施例全示すブロック図であυ、第
２図は該実施例の上位装置および下位装置との関係を示
すブロック図である。

第２図全参照すると、本実施例である３台の多の入出力
装置２０１〜２０８，３０１〜３０８（図示せず）、４
０１〜４０８（図示せず）のうちの任意の複数台に　−
人出 力制御信号２１１〜２１８（２１２〜２１７は付番を御
することができる。制御を受けた入出力装置各々は状態
信号２２１〜２２８，３２１〜３２８（図示せず）、４
２１〜４２８（図示せず）を対応する多重入出力制御装
置２００，３００，４００　に返送する。これらの状態
信号２２１〜２２８，３２１〜２３２８．４２１〜４２
８は一つの入出力命令に基づく一連の制御における入出
力装置の状態？示す信号、たとえば、磁気ディスク装置
のモータが正常回転数になったか否か、バックの製電有
無、データ転送終了等を示す信号である。多重人出力制
御装置２００，３００，４００　はこのような制御の過
程で発生した誤シ信号等？応答情報１２０として中央処
理装置１００に報告する。

すた、各多皮入出力Ｘｌｌ制御装置度２００，３００．
ダ４００は中央処理装置１００と同様にメモリ制御信号
１４０およびこれに対するメモリ応答信号〆１５０の授
受のもとに、アドレス１８０全出力して主記憶装置５０
０に書込みデータ１６０全書き込み、あるいは主記憶装
置５００から読出しデータ１７０全読み出すことができ
る。

５− 次に、第１図を参照すると、本実施例は制御記憶回路１
と、２個の人出力制御装置２．３と、制御情報記憶回路
４と、命令記憶回路５と、多重入出力制御回路６と、空
検出回路７と、２個のパリティ検査回路８，９と、走査
指令回路１０と、アドレスレジスタ１１と、走査アドレ
スレジスタ〆１２と、歩進回路１３と、２個のゲート１
４．〆１５と、報告回路１６とを含む多重入出力制御装
置である。パリティ検査回路８と９とはそれぞれパリテ
ィ誤シ記憶部８１と９１と金含んでいる。

まず、システム立上げ時に、中央処理装置１００は入出
力装置２０１〜２０８（入出力装置３０１〜３０８．４
０１〜４０８についても同様であシ、以下入出力装置２
０１〜２０８で代表して説明）に行わせるべき動作全指
令するための入出力命令に対厄するマイクロ命令１３０
を制御記憶回路１に格納する。

システム運転時に、中央処理装置１００は非同期的に入
出力命令１１０　’に命令記憶回路５に出力し、命令記
憶回路５はこれ全スタックする。

６− このスタフクきれた入出力命令は多重入出力制御回路６
からの指示に応答して、先入れ先出し法によシ、ハリテ
ィ検査回路８に読み出されてパリティ検をが行われたう
えで、多重人出力制御回路６に入力される。

一部、入出力装置　２０１〜２０８の各状態は８個の状
態信号２２１〜２２８によシ、制御情報記憶回路４と空
検出回路７とに報知されている。多重入出力制御回路６
は入出力命令が入力されると、制御情報記憶回路４が記
憶している入出力装置の状態のうち、入力された入出力
命令に関係する入出力装置の状態音読み出す。

さらに、多重入出力制御回路６は制御情報記憶回路４か
ら読み出された入出力装置の状態に応答して、アドレス
レジスタ１１とゲート１４と全経由して制御記憶回路１
をアクセスし、入力されている入出力命令に対応するマ
イクロ命令全パリティ検査回路９に読み出す。

パリティ検査回路９はこの読み出されてきたマイクロ命
令のパリティ検査を行ったうえで、ゲート１５を経由し
て多重入出力制御回路６に入力させる。パリティ検査回
路８および９におけるパリティ検査の結果、パリティ誤
りカマ検出されなかった場会には、多重入出力装置６は
入力されてきたマイクロ命令によシ入出力制御回路２ま
たは３に該マイクロ命令に基づく制御信号全多生的に供
給して、各々が制御する入出力装置２０１〜２０４また
は２０５〜２０８に対して入出力制御信号２１１〜２１
４または２１５〜２１８を出力させ、複数の入出力装置
全並行して動作させることができる。

パリティ検査回路８または９のいずれかがパリティ誤ｂ
ｉ検出するとパリティ誤りの事実上それぞれパリティ誤
シ記憶部８１または９１ｊ！に記憶させる。多重人出力
制御回路６は、パリティ誤シ記憶部８１または９１から
の信号に応答して制御記憶回路１から読み出されてきた
マイクロ命令の入出力制御回路２，３への供給を阻止す
るとともに、パリティ誤シの事実を報告回路１６に伝え
る。

さて、人出力制御回路２または３はそれぞれ制御信号２
１１〜２１４と２１５〜２１８を入出力装置２０１〜２
０４と２０５〜２０８に出力したとき、これらの制御信
号２１１〜２１８のうちの一部、たとえば、磁気ディス
ク装置のシーク動作等を空検出回路７にも出力して、空
状態の検出対象項目の値全設定しておく。入出力装置の
状態は前述のように空検出回路７にも報知されているが
、この入出力装置の状態が空検出回路７に設定でれた対
象項目の値、上述の例でいえば、磁気ディスク装置のシ
ーク動作が終了しない間は、空検出回路７は空信号７′
を走査指令回路１０と多重入出力制御回路６とに出刃す
る。

走査指令回路１０は受信号７′ヲ受けとると、走賢指令
１０”ｆ歩進回路１３．ゲート１４およびゲート１５に
出力する。歩進回路１３は走をアドレスレジスタ１２に
保持されているアドレス（前回走食時の最終アドレス）
から開始して、走査アドレスレジスタ１２を歩進させ、
制御記憶回路１の全アドレスを一巡させる。ゲート１４
は走肴アドレスレジスタ１２の内容を、アドレスレジス
タ１１１に代って制御記憶回路１に出力させて全アト　
９− レスを走査し、パリティ検査回路９にマイクロ命令全貌
み出させる。

ハリティ検査回路９に読み出されてきたマイクロ命令は
パリティ検査が行われ、パリティ誤シヲ検出するとパリ
ティ誤シ記憶部９１に該パリティ誤りの事実全記憶して
、走査指令回路１ｏに報知するが、マイクロ命令自体は
ゲート１５により多重人出力制御回路に入力することを
阻止される。

多重人出力制御回路６に報知されたパリティ誤）の事実
は報告回＠１６によシ応答情報１２０として中央処理装
置１００に報告され、中央処理装置１００はこの応答情
報１２０に基づいた予防保守を講じることができる。

一部、多重人出力制御回路６は空信号７′を受けとると
、次のマイクロ命令全制御記憶回路１から読み出し、上
述のような動作金繰シ返えさせる。

したがって、空信号７′が発生しているか否かによ多制
御記憶回路１がアクセスされているか否かが判明するこ
とになる。

なお、不実施ｌ＋月においては、空検出および走査−１
０− 読出し・パリティ検査の対象を制御記憶回路１だけにし
ているが、同じようにして命令記憶回路５だけ、または
制御記憶回路１と命令記憶回路５０両者をその対象にす
ることは容易にできる。また、パリティ誤り事実全中央
処理装置１００に報告しているが、操作卓や保守用機器
等の他の装置に報告するようにしてもよい。

本発明によれば、制御装置が中央処理装置からの命令に
基づいて記憶装置音読み出すとき（通常動作時）だけ記
憶装置のパリティ検査を行う代シに、以上のような構成
の採用によシ、通常動作が行われてｈないときを利用し
てパリティ検査を行うことができるため、性能全損うこ
となく予防保守情報量全増加させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例および第２図は本実施例の他
装置との関係をそれぞれ示す図である。 図において、１・・・・・・制御記憶回路、２，３・・
・・・・人出力制御回路、４・・・・・・制御情報記憶
回路、５・・・・・・命令記憶回路、６・・印・多重入
出力制御装置、７・・・・・・空検出回路、７′・旧・
・空信号、８．９・旧・・パリティ検査回路、８１．９
１・・・・・・パリティ誤り記憶部、１０・・・・・・
走査指令回路、１０′・・・・・・走査指令、１１・・
・°・・アドレスレジスタ、１２・・川・走査アドレス
レジスタ、１３・・団・歩進側％、１４．１５・・・・
・・ゲート、１６・・・・・・報告回路、１ｏｏ・旧・
・中央処理装置、１１ｏ・・団・入出力命令、１２ｏ・
旧・・応答情報、１３０・・・・・・マイクロ命令、２
００，３００．　Ｉ虜４００・・・・・・多重入出力制
御装置、２０１〜２０８・・・・・・入出力装置、２１
１〜２１８・・・・・・人出力制御信号、２２１〜２２
８・・・・・・状態信号、５ｏｏ・・・・・・生記憶装
！、１４０・・・・・・メモリ制御信号、１５ｏ・・・
・・・メモリ応答信号、１６０・・・・・・書込みデー
タ、１７０・・・・・・読出しデータ、１８ｏ・・団・
アドレス。 峯Ｚ函

Claims (3)

【特許請求の範囲】
1. （１）記憶装置全備えかつ中央処理装置により制御ばれ
   る制御装置において、前記記憶装置から読み出されたデ
   ータのパリティ検査全行ｌうパリティ検査回路と、前記
   記憶装置がアクセスされていな、いことを検出する空検
   出回路と、略空検出回路が前記記憶装置はアクセスされ
   ていないことを検出すると前記記憶装置の全アドレスを
   走査して記憶内容全前記パリティ検査回路に順次読み出
   す走査回路と、前記パリティ検査回路がパリティ誤シ全
   検出すると該パリティ誤りの事実を外部に報告する報告
   回路とを設けたことを特徴とする制御装置。
2. （２）前記制御装置は入出力装置全制御する入出力制御
   装置であり前記記憶装置は前記中央処理装置からの入出
   力命令全記憶する命令記憶回路であることを特徴とする
   特許請求の範囲第（１）項記載の制御装置。
3. （３）前記制御装置は入出力装置を制御する入出力制御
   装置であシ前記記憶装置は入出力命令に対応するマイク
   ロ命令を予め格納する制御記憶回路であることを特徴と
   する特許請求の範囲第（１）項記載の制御装置。