JPS58140158A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58140158A JPS58140158A JP57023804A JP2380482A JPS58140158A JP S58140158 A JPS58140158 A JP S58140158A JP 57023804 A JP57023804 A JP 57023804A JP 2380482 A JP2380482 A JP 2380482A JP S58140158 A JPS58140158 A JP S58140158A
- Authority
- JP
- Japan
- Prior art keywords
- hall element
- integrated circuit
- negative feedback
- semiconductor integrated
- feedback amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00
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- Hall/Mr Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＧａＡｓを用いたホール効果を有する半導体
集積回路に関する。
集積回路に関する。
Ｇ ａ Ａ ｓを用いたホール素子は、シリコンを用い
たホール素子に比べて高感度の磁気センナとして知られ
ており、例えば、１ＫＧの磁束密度におけるホール出力
電圧は約１００ｍＶである。しかしながら、民生機器へ
の応用においては低磁束密度感知が必要となることが多
く、かかる低磁束密度に対する感度はまだ十分ではない
。そのため従来、ホール素子の出力側にシリコン集積回
路で構成される増幅器を接続して使用されることが多い
が、回路構成が複雑になり、また大きな寸法になるとい
う不都合があった。
たホール素子に比べて高感度の磁気センナとして知られ
ており、例えば、１ＫＧの磁束密度におけるホール出力
電圧は約１００ｍＶである。しかしながら、民生機器へ
の応用においては低磁束密度感知が必要となることが多
く、かかる低磁束密度に対する感度はまだ十分ではない
。そのため従来、ホール素子の出力側にシリコン集積回
路で構成される増幅器を接続して使用されることが多い
が、回路構成が複雑になり、また大きな寸法になるとい
う不都合があった。
本発明は、かかる不紬合を除去することを目的とするも
ので、ＧａＡｇ基板上にホール素子と増幅器がモノリシ
ックに集積化され、小形でしかも大きな出力電圧が得ら
れるホール効果半導体集積回路を提供するものである。
ので、ＧａＡｇ基板上にホール素子と増幅器がモノリシ
ックに集積化され、小形でしかも大きな出力電圧が得ら
れるホール効果半導体集積回路を提供するものである。
第１図は、ホール素子の原理図を示しており、１はバイ
アス端子、２は出力端子、３は磁界を示している。厚さ
ｔのホール素子にバイアス電流ＩＣを流して、磁束密度
Ｂの磁界３の中に置いたときに出力端子２に発生するホ
ール電圧は、Ｈ Ｖ −−、ＩＣ−Ｂ − で与えられる。ここにＲａはホール係数であり、シリコ
ンに比べてＧ ａ Ａ ｓの方が大きい価をもっている
。ホール電圧を大きくするために通常素子の・厚さｔは
２０００〜４０００人に選ばれる。
アス端子、２は出力端子、３は磁界を示している。厚さ
ｔのホール素子にバイアス電流ＩＣを流して、磁束密度
Ｂの磁界３の中に置いたときに出力端子２に発生するホ
ール電圧は、Ｈ Ｖ −−、ＩＣ−Ｂ − で与えられる。ここにＲａはホール係数であり、シリコ
ンに比べてＧ ａ Ａ ｓの方が大きい価をもっている
。ホール電圧を大きくするために通常素子の・厚さｔは
２０００〜４０００人に選ばれる。
本発明は、ホール素子、と、第２図（ａ）に示すように
、電界効果トランジスタのゲートとドレインとの間に抵
抗を挿入してなる負帰還増幅器をＧ ａ Ａ ｔａ基板
上にモノリシックに形成した集積回路であり、ゲートと
ドレインとの間ｒｃ抵抗が挿入されているので、ホール
素子と負帰還増幅器とのインピーダンス整合が容易であ
り、雑音が低い。第２図（ａ）の回路は、ＩＧＨｚ以下
の周波数帯域では、第２図（ｂ）に示す等価回路で表す
ことができ、この負帰還増幅器の入力インピーダンスＲ
ＩＮおよび電圧利得Ｇｖｔｒｉ次のように表はされる。
、電界効果トランジスタのゲートとドレインとの間に抵
抗を挿入してなる負帰還増幅器をＧ ａ Ａ ｔａ基板
上にモノリシックに形成した集積回路であり、ゲートと
ドレインとの間ｒｃ抵抗が挿入されているので、ホール
素子と負帰還増幅器とのインピーダンス整合が容易であ
り、雑音が低い。第２図（ａ）の回路は、ＩＧＨｚ以下
の周波数帯域では、第２図（ｂ）に示す等価回路で表す
ことができ、この負帰還増幅器の入力インピーダンスＲ
ＩＮおよび電圧利得Ｇｖｔｒｉ次のように表はされる。
したがって、帰還抵抗Ｒｔの値を適当に選ぶことによっ
て、インピーダンス整合がとれる。たとえば、ホール素
子の出方抵抗が２にΩであり、負帰還増幅器の電界効果
トランジスタの９ｍが４０ｍＵ、負荷ＲＬが２００Ωと
すれば、入力インピーダンスＲＩＮを２、ＫΩにするに
は、（１）式からＲｆを１ＥｉＫΩに選べばよい。そし
て、負帰還増幅器の重圧利得は、（２ン式より Ｉ Ｇｙ Ｉ″；８ となる。
て、インピーダンス整合がとれる。たとえば、ホール素
子の出方抵抗が２にΩであり、負帰還増幅器の電界効果
トランジスタの９ｍが４０ｍＵ、負荷ＲＬが２００Ωと
すれば、入力インピーダンスＲＩＮを２、ＫΩにするに
は、（１）式からＲｆを１ＥｉＫΩに選べばよい。そし
て、負帰還増幅器の重圧利得は、（２ン式より Ｉ Ｇｙ Ｉ″；８ となる。
また、負帰還増幅器の出力側の整合をとるには、第３図
に示すように、電界効果トランジスタのドレインとソー
スとの間に、（Ｒｏｕｔ十Ｒｆ）／Ｒｐ３＝ＲＬとなる
ような抵抗’ＤＳを挿入すればよい。
に示すように、電界効果トランジスタのドレインとソー
スとの間に、（Ｒｏｕｔ十Ｒｆ）／Ｒｐ３＝ＲＬとなる
ような抵抗’ＤＳを挿入すればよい。
ここで、ＲＯｕｔはホール素子の出力抵抗である。
今の場合、ＲＯｕｔ＋Ｒｆ＞ＲＬであるから、ＲＤＳζ
ＲＬとなる。このときＲＩＮζ１０にΩとなり、ＩＧＶ
ｌ＃４ となる。したがって、ホール素子の出力電圧
がたとえば１０ｍＶであるとすれば、本発明のホール効
果集積回路のＷカミ圧は４０ｍＶとなる。一方、上記ホ
ール素子に直接２００Ωの負荷抵抗をつないだ場合、出
力電圧はほぼ１ｍＶとなる。
ＲＬとなる。このときＲＩＮζ１０にΩとなり、ＩＧＶ
ｌ＃４ となる。したがって、ホール素子の出力電圧
がたとえば１０ｍＶであるとすれば、本発明のホール効
果集積回路のＷカミ圧は４０ｍＶとなる。一方、上記ホ
ール素子に直接２００Ωの負荷抵抗をつないだ場合、出
力電圧はほぼ１ｍＶとなる。
以下に、本発明の実施例について説明する。半絶縁性ガ
リウム砒素基板上に、電子密度ｌＸ１０ω。
リウム砒素基板上に、電子密度ｌＸ１０ω。
厚さ２０００人のｎ型活性層を成長したエピタキシャル
ウェハの上に、ホール素子と負帰還増幅器とを集積化し
て構成した。その平面図を第４図に示す。
ウェハの上に、ホール素子と負帰還増幅器とを集積化し
て構成した。その平面図を第４図に示す。
同図において、４はホール素子部を示しており、このホ
ール素子部はホール素子５、バイアス端子６および出力
端子７を有している。また、８は負帰還増幅器部であり
、この負帰還増幅器部８はソース電極９、ゲート電極１
０．帰還抵抗（Ｒｆ）１１ドレイン電極１２、ドレイン
・ソース１Ｋ（Ｒｐｓ）１３およびドレインパッド１４
を有している。ホール素子部の寸法は、２ｏｘ６ｏｔ１
ｍ、１界効果トランジスタのゲート長は１μｍ、ゲート
幅は１００ＱＪ ｍに設計した。帰還抵抗および出力抵
抗はそれぞれ２２にΩ、２００Ωに設計し、エピタキシ
ャル活性層をメサエッチすることにより形成した。
ール素子部はホール素子５、バイアス端子６および出力
端子７を有している。また、８は負帰還増幅器部であり
、この負帰還増幅器部８はソース電極９、ゲート電極１
０．帰還抵抗（Ｒｆ）１１ドレイン電極１２、ドレイン
・ソース１Ｋ（Ｒｐｓ）１３およびドレインパッド１４
を有している。ホール素子部の寸法は、２ｏｘ６ｏｔ１
ｍ、１界効果トランジスタのゲート長は１μｍ、ゲート
幅は１００ＱＪ ｍに設計した。帰還抵抗および出力抵
抗はそれぞれ２２にΩ、２００Ωに設計し、エピタキシ
ャル活性層をメサエッチすることにより形成した。
第６図に、負荷抵抗２００Ｑの場合の磁束密度とホール
出力電圧との関係を示す。同図に示されているように、
本発明のホール効果集積画路では従来のホール素子の約
１０倍のＷ力霜圧が得られる。
出力電圧との関係を示す。同図に示されているように、
本発明のホール効果集積画路では従来のホール素子の約
１０倍のＷ力霜圧が得られる。
また、ここで用いたガリウム砒素負帰還増幅器は、ＤＣ
からＩＧＨｚｉではぼ平坦な利得特性を有しており、こ
の周波数帯の信号に対して十分良好な結果が得られる。
からＩＧＨｚｉではぼ平坦な利得特性を有しており、こ
の周波数帯の信号に対して十分良好な結果が得られる。
以上述べたように、本発明はガリウム砒素基板の表面に
、ホール素子と、電界効果トランジスタのドレイン・ゲ
ート間に抵抗を挿入した負帰還増幅器とをモノリシック
に接続した集積回路で８シ、きわめて高い出力電圧が得
られる。
、ホール素子と、電界効果トランジスタのドレイン・ゲ
ート間に抵抗を挿入した負帰還増幅器とをモノリシック
に接続した集積回路で８シ、きわめて高い出力電圧が得
られる。
なお、前記実施例は、エピタキシャル活性層を用いたが
、イオン注入によって形成した活性層を用いることも勿
論可能である。
、イオン注入によって形成した活性層を用いることも勿
論可能である。
第１図は、ホール素子の原理図、第２図（ａ） 、 （
ｂ）はそれぞれ電界効果トランジスタを用いた負帰還増
幅器の回路図およびその等価回路図、Ｍ３図は、負帰還
増幅器の出力側の整合を得るために、ドレイン・ソース
間に抵抗ＲＤｓを接続した回路図、第４図は、本発明の
一実施例における半導体集積回路の平面図、第５図は、
本発明の一実施例における半導体集積回路より得られた
磁束密度−出力電圧特性図である。 １・・・・・・バイアス端子、２・・・・・・出力端子
、３・・・・・・磁界、４・・・・・・ホール素子部、
５・・・・・−ホール素子、６・・・・・・バイアス端
子、７・・・・・・出力端子、８・・・・・・負帰還増
幅器部、９・・・・・・ンース矩極（及びソース・バッ
ド）、１ｏ・・・・・・ケート電極、１１・・・・・・
帰還抵抗Ｒｆ、１２・・・・・・ドレイン電極、１３・
・・・・・ドレイン・ソース抵抗ＲＤＳ ％ ”・・・
・・・ドレイン・バンド。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図 ／（３） ／Ａｌ 第３図 第４図 ヨ 第５図 （１叡 Ａヒ ｇン随 （ｋＧ〕
ｂ）はそれぞれ電界効果トランジスタを用いた負帰還増
幅器の回路図およびその等価回路図、Ｍ３図は、負帰還
増幅器の出力側の整合を得るために、ドレイン・ソース
間に抵抗ＲＤｓを接続した回路図、第４図は、本発明の
一実施例における半導体集積回路の平面図、第５図は、
本発明の一実施例における半導体集積回路より得られた
磁束密度−出力電圧特性図である。 １・・・・・・バイアス端子、２・・・・・・出力端子
、３・・・・・・磁界、４・・・・・・ホール素子部、
５・・・・・−ホール素子、６・・・・・・バイアス端
子、７・・・・・・出力端子、８・・・・・・負帰還増
幅器部、９・・・・・・ンース矩極（及びソース・バッ
ド）、１ｏ・・・・・・ケート電極、１１・・・・・・
帰還抵抗Ｒｆ、１２・・・・・・ドレイン電極、１３・
・・・・・ドレイン・ソース抵抗ＲＤＳ ％ ”・・・
・・・ドレイン・バンド。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 第２図 ／（３） ／Ａｌ 第３図 第４図 ヨ 第５図 （１叡 Ａヒ ｇン随 （ｋＧ〕
Claims (1)
- Ｇ ａ Ａ ｓからなる半導体基板の表面に、ホール素
子と、このホール素子の出力側に接続されるとともに、
ドレインとゲート間に抵抗が挿入された電界効果トラン
ジスタからなる負帰還増幅器とが形成されてなる半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023804A JPS58140158A (ja) | 1982-02-16 | 1982-02-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023804A JPS58140158A (ja) | 1982-02-16 | 1982-02-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58140158A true JPS58140158A (ja) | 1983-08-19 |
Family
ID=12120509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57023804A Pending JPS58140158A (ja) | 1982-02-16 | 1982-02-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58140158A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041891A (en) * | 1989-11-07 | 1991-08-20 | Kabushiki Kaisha Toshiba | Hall IC formed in GaAs substrate |
| US8059373B2 (en) | 2006-10-16 | 2011-11-15 | Hitachi Global Storage Technologies Netherlands, B.V. | EMR sensor and transistor formed on the same substrate |
-
1982
- 1982-02-16 JP JP57023804A patent/JPS58140158A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5041891A (en) * | 1989-11-07 | 1991-08-20 | Kabushiki Kaisha Toshiba | Hall IC formed in GaAs substrate |
| US8059373B2 (en) | 2006-10-16 | 2011-11-15 | Hitachi Global Storage Technologies Netherlands, B.V. | EMR sensor and transistor formed on the same substrate |
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