JPS58161503A - プログラム可能なデジタル・コンバ−タ - Google Patents
プログラム可能なデジタル・コンバ−タInfo
- Publication number
- JPS58161503A JPS58161503A JP2786683A JP2786683A JPS58161503A JP S58161503 A JPS58161503 A JP S58161503A JP 2786683 A JP2786683 A JP 2786683A JP 2786683 A JP2786683 A JP 2786683A JP S58161503 A JPS58161503 A JP S58161503A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- memory
- input
- circuit
- programmable
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
- G06F1/0335—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator the phase increment itself being a composed function of two or more variables, e.g. frequency and phase
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Networks Using Active Elements (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は特定のサイン波形電圧ジェネレータに使用され
るプログラム可能なデジタル・ジェネレータに関するも
のであり、特に、エディ・カレント（渦電流）制御装置
に利用されるように設計されたものに関する。デジタル
電圧発生器は一般にデジタル・サンプル（値）を記憶で
きるメモリーを備えており、そのメモリーはカウンター
によりアドレスされ、その後にデジタル・アナログ・コ
ンバータが接続されている。カウンタの内容はメモリー
内から読み出すサンプルのアドレスである。
るプログラム可能なデジタル・ジェネレータに関するも
のであり、特に、エディ・カレント（渦電流）制御装置
に利用されるように設計されたものに関する。デジタル
電圧発生器は一般にデジタル・サンプル（値）を記憶で
きるメモリーを備えており、そのメモリーはカウンター
によりアドレスされ、その後にデジタル・アナログ・コ
ンバータが接続されている。カウンタの内容はメモリー
内から読み出すサンプルのアドレスである。
クロックによりカウンタが制御され、カウンタの内容は
ＯからＮ−１（Ｎがその容量の場合）の間で周期的に変
化する。そし【、Ｎ個のデジタル・サンプルはそれぞれ
メモリー出力に供給され、カウンタによりＮ個のアナロ
グ値に変換される。Ｎ番目のクロックが発生すると、カ
ウンタはリセツトされ、これらのサイクルが再び開始さ
れる。
ＯからＮ−１（Ｎがその容量の場合）の間で周期的に変
化する。そし【、Ｎ個のデジタル・サンプルはそれぞれ
メモリー出力に供給され、カウンタによりＮ個のアナロ
グ値に変換される。Ｎ番目のクロックが発生すると、カ
ウンタはリセツトされ、これらのサイクルが再び開始さ
れる。
この様な装置に於ては、装置の特性をあらかじめ決定し
ておかなければならないので、自由度がないという欠点
がある。従って、使用されるメモリーはリード・オンリ
ー・メモリー（ＲＯＭ）であり、このメモリーは、読み
出しにのみ使用可能でありその内容はあらかじめ設定し
ておかなければならない。従って発生する波形を変更す
ることは不可能であり、発生する所望の信号の数に対し
てそれに対応する数のメモリーを必要とする。更に、特
定のメモリーに対しては、供給される信号の周波数、位
相及び増幅度は固定されている、周波数はカウンタを制
御するクロックにより、位相はカウンタの内容がゼロを
通過する瞬間Ｋ、及び増幅度はデジタル−アナログ・コ
ンメータの特性により決定される。
ておかなければならないので、自由度がないという欠点
がある。従って、使用されるメモリーはリード・オンリ
ー・メモリー（ＲＯＭ）であり、このメモリーは、読み
出しにのみ使用可能でありその内容はあらかじめ設定し
ておかなければならない。従って発生する波形を変更す
ることは不可能であり、発生する所望の信号の数に対し
てそれに対応する数のメモリーを必要とする。更に、特
定のメモリーに対しては、供給される信号の周波数、位
相及び増幅度は固定されている、周波数はカウンタを制
御するクロックにより、位相はカウンタの内容がゼロを
通過する瞬間Ｋ、及び増幅度はデジタル−アナログ・コ
ンメータの特性により決定される。
本発明の目的は、上述した欠点を、供給される波形の周
波数、位相及び増幅度をランダムに、すなわちプログ２
ム可能に調整できるように、ジェネレータに命令するこ
とにより解決するものであこの目的は、１つの方法とし
ては、リート９・オンリー・メモリーの代わりにランダ
ム・アクセス・メモリー（ＲＡＭ）及びプログラム可能
な素子を用いることにより達成することができる。本発
ＥＪＨＩ：しば、ジェネレータは更に、マイクロプロセ
ッサを備えており、このプロセッサは全てのメモリーを
処理すべき仕事の関数として、所望の特性が得られるよ
うに制御する。吏Ｋ、本発明によれば、ジェネレータは
高性能の素子を特に高速度で使用可能な構成となってい
る。
波数、位相及び増幅度をランダムに、すなわちプログ２
ム可能に調整できるように、ジェネレータに命令するこ
とにより解決するものであこの目的は、１つの方法とし
ては、リート９・オンリー・メモリーの代わりにランダ
ム・アクセス・メモリー（ＲＡＭ）及びプログラム可能
な素子を用いることにより達成することができる。本発
ＥＪＨＩ：しば、ジェネレータは更に、マイクロプロセ
ッサを備えており、このプロセッサは全てのメモリーを
処理すべき仕事の関数として、所望の特性が得られるよ
うに制御する。吏Ｋ、本発明によれば、ジェネレータは
高性能の素子を特に高速度で使用可能な構成となってい
る。
特に本発明は、クロック・／（ルス発生回路と、その回
路に接続されたカウンタと、信号のデジタル・サンプル
値を有するメモリーとを備えており、前記メモリーはカ
ウンタに接続されているアドレス人力を備えており、及
びメモリーに接続されているデジタル−アナログ・コン
バータを備えており、クロック・パルス発生回路は固定
周波数発振器を備えており、これに続いてＰＬＬ発振器
を制御するプログラム可能なデノ（イダ（分局器）を備
えており、カウンタは初期のプログツム可能な内容をブ
リ・ローディングする回路の前に設けられており、カウ
ンタはプログラムされており透明であり、メモリーはＲ
ＡＭタイプであり、デジタル−アナログ・コンバータは
可変利得増幅器に続いて設けられており、プログラム可
能な部材すなわち、分局器、ブリ・ローディング回路、
メモリー及び増幅器を制御するマイクロプロセッサを備
えている。
路に接続されたカウンタと、信号のデジタル・サンプル
値を有するメモリーとを備えており、前記メモリーはカ
ウンタに接続されているアドレス人力を備えており、及
びメモリーに接続されているデジタル−アナログ・コン
バータを備えており、クロック・パルス発生回路は固定
周波数発振器を備えており、これに続いてＰＬＬ発振器
を制御するプログラム可能なデノ（イダ（分局器）を備
えており、カウンタは初期のプログツム可能な内容をブ
リ・ローディングする回路の前に設けられており、カウ
ンタはプログラムされており透明であり、メモリーはＲ
ＡＭタイプであり、デジタル−アナログ・コンバータは
可変利得増幅器に続いて設けられており、プログラム可
能な部材すなわち、分局器、ブリ・ローディング回路、
メモリー及び増幅器を制御するマイクロプロセッサを備
えている。
以下添付図面を用いて本発明の詳細な説明する。
第１図によれば、ジェネレータはアドレス人力３９と、
読出し一書込みアクセス４１及び制御人力４２を有する
ＲＡＭ４０と、メモリーの出力４０に接続されている入
力４３及び出力４５を有するデジタル・アナログ・コン
バータ４４と、クロック人力４７と制御入力４８及びロ
ード人力４９を有するカウンタ４６と、カウンタ入力４
７に接続線ＧＫを介してクロック・パルスを供給し、制
御人力５１及びデータ人力５３を有する回路５０と、カ
ウンタ４６をブリ・ロードし、制御入力５５及びデータ
入力５６を有する回路５４と、制御入力５８を有する可
変利得増幅器５７と、一方がデータバス６２を介してメ
モリー・アクセス４１、ブリ・リード回路の入力５６、
及び回路５００Å力５３に接続されており、他方がプロ
グラム可能な部材、すなわちメモ１７−４０（入力４２
）、カウンタ４６（入力４８）％ブリ・ロード回路５４
（入力５５）、ジェネレータ５０（入力５１）及び増幅
器５７（入力５８）に接続されているマイクロプロセッ
サ６０から構成されている。
読出し一書込みアクセス４１及び制御人力４２を有する
ＲＡＭ４０と、メモリーの出力４０に接続されている入
力４３及び出力４５を有するデジタル・アナログ・コン
バータ４４と、クロック人力４７と制御入力４８及びロ
ード人力４９を有するカウンタ４６と、カウンタ入力４
７に接続線ＧＫを介してクロック・パルスを供給し、制
御人力５１及びデータ人力５３を有する回路５０と、カ
ウンタ４６をブリ・ロードし、制御入力５５及びデータ
入力５６を有する回路５４と、制御入力５８を有する可
変利得増幅器５７と、一方がデータバス６２を介してメ
モリー・アクセス４１、ブリ・リード回路の入力５６、
及び回路５００Å力５３に接続されており、他方がプロ
グラム可能な部材、すなわちメモ１７−４０（入力４２
）、カウンタ４６（入力４８）％ブリ・ロード回路５４
（入力５５）、ジェネレータ５０（入力５１）及び増幅
器５７（入力５８）に接続されているマイクロプロセッ
サ６０から構成されている。
この回路は以下の様に動作する。
メモリー４０は、接続線ＧＫによりカウンタ４６の入力
４ＤＣ供給された回路５０からの固定周波数のパルスの
タイミングにより動作する。ジェネレータにより供給さ
れた信号の周波数は、結果的には回路５０で決定される
。ジェネレータから供給される信号の位相はカウンタ４
６の内容がゼロを通過する時に決定される。このカウン
タの内容を初期内容としてローディングすることにより
その位相を調整することができる。この調整は結果的に
プリロード回路５４を介し【行なわれる。
４ＤＣ供給された回路５０からの固定周波数のパルスの
タイミングにより動作する。ジェネレータにより供給さ
れた信号の周波数は、結果的には回路５０で決定される
。ジェネレータから供給される信号の位相はカウンタ４
６の内容がゼロを通過する時に決定される。このカウン
タの内容を初期内容としてローディングすることにより
その位相を調整することができる。この調整は結果的に
プリロード回路５４を介し【行なわれる。
増幅度（振幅）は増幅器５７を介して調整され、その利
得は常に適切な値に制御することができる。
得は常に適切な値に制御することができる。
これら全ての制御はマイクロプロセッサ６０により行な
われる。
われる。
メモリーはＲＡＭｆｉであるので、書き込むと同様に読
み出しもできる。従ってメモリー内に入力されたサンプ
ルはいつでも読み出すことができ、マイクロプロセッサ
６０により制御又は変更ができ、このことによりジェネ
レータにより供給された信号の形状を変更することがで
きる。
み出しもできる。従ってメモリー内に入力されたサンプ
ルはいつでも読み出すことができ、マイクロプロセッサ
６０により制御又は変更ができ、このことによりジェネ
レータにより供給された信号の形状を変更することがで
きる。
第２図から第４図までに示した回路は使用する装置の動
作をより良く理解できるように示したものである。例示
したものはメモリーが１２ビツトの５１２サンプルで、
周波数がＩＨｚステップで３から３０００ Ｈｚまでそ
の位相が２に／Ｓ１２のステップでＯから２πまで調整
可能なものに対して作動するものである。
作をより良く理解できるように示したものである。例示
したものはメモリーが１２ビツトの５１２サンプルで、
周波数がＩＨｚステップで３から３０００ Ｈｚまでそ
の位相が２に／Ｓ１２のステップでＯから２πまで調整
可能なものに対して作動するものである。
最初に示した第２図はクロック・パルスな発生する回路
である。その回路は高安定度の水晶クロックと、入カフ
１にクロックから／ぞルスを受信し出カフ３から発振器
７００周波数を副次的に乗算する分局器７２と、分局器
から送信されるノソルスを入カフ５で基準周波数として
受信し出カフ６から所望の周波数を出力するＰＬＬ発振
器７４から構成されている。とのＰＬＬ発振器は電圧制
御発振器（ＶＣＯ）と、この発振器（ＶＣＯ）から送信
された信号と基準信号（本発明の場合入カフ５に供給さ
れた信号）とを受信し前記２つの信号間の音調を位相の
関数であるエラー信号として出力する位相比較器とを備
えており、前記エラー信号は再度電圧制御発振器に供給
される。更にｖＣＯ出力と位相比較器間に分周器を備え
ているので、回路に供給される周波数は基準周波数の乗
数とすることができ、この乗数は分周器の正確な除数因
子となる。この様な回路は公知であり、従って図示して
いない。例としてＲＣＡのＣＤ４０４６を使用すること
ができる。
である。その回路は高安定度の水晶クロックと、入カフ
１にクロックから／ぞルスを受信し出カフ３から発振器
７００周波数を副次的に乗算する分局器７２と、分局器
から送信されるノソルスを入カフ５で基準周波数として
受信し出カフ６から所望の周波数を出力するＰＬＬ発振
器７４から構成されている。とのＰＬＬ発振器は電圧制
御発振器（ＶＣＯ）と、この発振器（ＶＣＯ）から送信
された信号と基準信号（本発明の場合入カフ５に供給さ
れた信号）とを受信し前記２つの信号間の音調を位相の
関数であるエラー信号として出力する位相比較器とを備
えており、前記エラー信号は再度電圧制御発振器に供給
される。更にｖＣＯ出力と位相比較器間に分周器を備え
ているので、回路に供給される周波数は基準周波数の乗
数とすることができ、この乗数は分周器の正確な除数因
子となる。この様な回路は公知であり、従って図示して
いない。例としてＲＣＡのＣＤ４０４６を使用すること
ができる。
第２図に示した回路は又、回路７４０２つのアクセス７
７．７９間に位置するコンデンサ７８であるバッテリー
を備えており、このコンデンサはｖＣＯの周波数を所望
の周波数を含む範囲内にあらかじめ調整するために使用
される。これらのコンデンサはラッチ型回路８２により
制御される一組のスイッチ８０により接続される。この
回路はマイクロプロセッサ６０から所望のコンデンサを
接続するために閉路すべきスイッチを決定するためのデ
ータを受信する。
７．７９間に位置するコンデンサ７８であるバッテリー
を備えており、このコンデンサはｖＣＯの周波数を所望
の周波数を含む範囲内にあらかじめ調整するために使用
される。これらのコンデンサはラッチ型回路８２により
制御される一組のスイッチ８０により接続される。この
回路はマイクロプロセッサ６０から所望のコンデンサを
接続するために閉路すべきスイッチを決定するためのデ
ータを受信する。
接続線ＧＫにより供給されるパルスはカウンタ４６の制
御パルスである。これらの周波数は分周器７２の動作よ
り調整される。この動作はマイクロプロセッサから入力
５３に接続されているデータ・バス６２により可能とな
っている。これらのデータは８ピツトで構成されており
、８つの接続端子Ｄ０．Ｄ１．・・・・Ｄ７で行なわれ
ている。更に、回路７２は制御バス６４と並列に接続さ
れて〜・る入力５１により制御信号を受信している。
御パルスである。これらの周波数は分周器７２の動作よ
り調整される。この動作はマイクロプロセッサから入力
５３に接続されているデータ・バス６２により可能とな
っている。これらのデータは８ピツトで構成されており
、８つの接続端子Ｄ０．Ｄ１．・・・・Ｄ７で行なわれ
ている。更に、回路７２は制御バス６４と並列に接続さ
れて〜・る入力５１により制御信号を受信している。
周波数での５１２サイプル・メモリーで作動するように
、回路５０は毎秒５１２ｆ−（ルスな供給しなければな
らない。Ｆを水晶発振器７０の周波数とすると、回路７
２０分周係遂はＦ１５１２ ｆ と等しくなければなら
ない。最初に５１２で分局され、次に所望周波数でで分
周される。
、回路５０は毎秒５１２ｆ−（ルスな供給しなければな
らない。Ｆを水晶発振器７０の周波数とすると、回路７
２０分周係遂はＦ１５１２ ｆ と等しくなければなら
ない。最初に５１２で分局され、次に所望周波数でで分
周される。
第３図は、本発明の場合、読み出し−書き込み接続ＷＲ
１右側に入力−出力、左側にアト９レス入力を有する３
つの２１４８Ｈから形成されるメモリー４０が示されて
いる。メモリー４０は接続線ＣＫｋ接続されているクロ
ック入力４７及びロードを制御する接続＠’Ｌ；Ｄ＃Ｃ
接続されている制御入力４８を有する３つの７４Ｌｓ１
９１回路から形成されるカウンタ４６に接続されている
。このカウンタはインターフェイス回路、例えば８２５
５屋から形成されるプリロード回路５４に接続されてい
る。この回路は入力５６でロードする初期内容を固定す
るためのデータを受信する。このローｒは入力５５で制
御することができる。
１右側に入力−出力、左側にアト９レス入力を有する３
つの２１４８Ｈから形成されるメモリー４０が示されて
いる。メモリー４０は接続線ＣＫｋ接続されているクロ
ック入力４７及びロードを制御する接続＠’Ｌ；Ｄ＃Ｃ
接続されている制御入力４８を有する３つの７４Ｌｓ１
９１回路から形成されるカウンタ４６に接続されている
。このカウンタはインターフェイス回路、例えば８２５
５屋から形成されるプリロード回路５４に接続されてい
る。この回路は入力５６でロードする初期内容を固定す
るためのデータを受信する。このローｒは入力５５で制
御することができる。
メモリー４０の読み出し及び書き込みは２つの８３０４
回路から形成される双方向バッファ回路３）と並列接続
されているマイクロブ覧セッサ部分で実行される。
回路から形成される双方向バッファ回路３）と並列接続
されているマイクロブ覧セッサ部分で実行される。
カウンタ４６の出力を特定の内容でブロックするようＶ
ｃプ四ダグラムることができる。これは回路５４により
四−ト９される。換言すればカウンタはトランスバレン
ト（ｔｒａｎｓｐａｒｅｎｔ ）となる・メモリー内に
読み込まれたサンプルのロビットはＥｏからＥｔｔまで
の１２の接続線でデジタル−アナログ・コンバータ４４
でアドレスされる。第４図にこのコンバータが示されて
おり、このコンバータはその人力４３でこれら１２ビツ
トを受信し、出力からアナログ信号が出力される。この
コンバータはＡＤ５６５型とすることができる。この場
合電流が出力される。従って続いて電流−電圧コンノζ
−夕を接続しなければならず、コンメータは可変利得増
幅器に接続されている。
ｃプ四ダグラムることができる。これは回路５４により
四−ト９される。換言すればカウンタはトランスバレン
ト（ｔｒａｎｓｐａｒｅｎｔ ）となる・メモリー内に
読み込まれたサンプルのロビットはＥｏからＥｔｔまで
の１２の接続線でデジタル−アナログ・コンバータ４４
でアドレスされる。第４図にこのコンバータが示されて
おり、このコンバータはその人力４３でこれら１２ビツ
トを受信し、出力からアナログ信号が出力される。この
コンバータはＡＤ５６５型とすることができる。この場
合電流が出力される。従って続いて電流−電圧コンノζ
−夕を接続しなければならず、コンメータは可変利得増
幅器に接続されている。
後半の回路は２人力増幅器から構成されており、その−
人力は固定抵抗９１に個入力はマイクロプロセッサによ
りプログラム可能な抵抗９２に接続されている。この様
Ｋ、増幅器の利得は抵抗９２０作用により変化させるこ
とができる０回路９０ることかできる。後者の回路はマ
イクロプロセラ？６０に接続されている制御入力を備え
ている。
人力は固定抵抗９１に個入力はマイクロプロセッサによ
りプログラム可能な抵抗９２に接続されている。この様
Ｋ、増幅器の利得は抵抗９２０作用により変化させるこ
とができる０回路９０ることかできる。後者の回路はマ
イクロプロセラ？６０に接続されている制御入力を備え
ている。
【図面の簡単な説明】
第１図は本発明によるジェネレータのブロック図であり
、 第２図はパルス発生回路の一実施例であり、第３図はカ
ウンタ及びメモリーの一実施例であり、 第４図はデジタル−アナログ・コンバータ及びそれに続
くプログラム可能な可変利得増幅器の一実施例である。 （図中符号） ３９ニアドレス入力、４０：２ンダム・アクセス・メモ
リー（ＲＡＭ）、４１：メモリー・アクセス、４２：入
力、４３：入力、４４：デジタル・アナログ・コンノ之
−タ、４５：出力、４６：カウンタ、４７：クロック入
力、４８：制御入力、４９：口−゛ド入力、ＳＯ：Ｕエ
ネレータ、５１：制御入力、５３：データ入力、５４：
プリ・四−デインダ回路、５５：制御入力、５６二人力
、５７：増幅器、５８：入力、６０：マイクロプロセッ
サ。
、 第２図はパルス発生回路の一実施例であり、第３図はカ
ウンタ及びメモリーの一実施例であり、 第４図はデジタル−アナログ・コンバータ及びそれに続
くプログラム可能な可変利得増幅器の一実施例である。 （図中符号） ３９ニアドレス入力、４０：２ンダム・アクセス・メモ
リー（ＲＡＭ）、４１：メモリー・アクセス、４２：入
力、４３：入力、４４：デジタル・アナログ・コンノ之
−タ、４５：出力、４６：カウンタ、４７：クロック入
力、４８：制御入力、４９：口−゛ド入力、ＳＯ：Ｕエ
ネレータ、５１：制御入力、５３：データ入力、５４：
プリ・四−デインダ回路、５５：制御入力、５６二人力
、５７：増幅器、５８：入力、６０：マイクロプロセッ
サ。
Claims (1)
- 【特許請求の範囲】 クロック・−ぞルス発生回路と、前記発生回路に接続さ
れているカウンタと、信号のデジタル・サンプルと協働
し前記カウンタに接続されているアドレス入力を有する
メモリーと、前記メモリーに接続されているデジタル−
アナログ・コｙ 、ｊ ｐを備えており、前記クロッ
ク・パルス発生回路は固定周波数発振器と、それに続（
ＰＬＬ発振器を制御するプログラム可能な分局器とを備
え【おり、前記カウンタはあらかじめプログラム可能に
プリ・ローディングする回路に続いて設けられており、
カウンタはプログラム可能でありトランスルシン） （
ｔｒａｎｓｐａｒｅｎｔ ）であり、メモリーはランダ
ム・アクセス・メモ！Ｊ−（ＲＡＭ）型であり、デジタ
ル・アナログ・コンバータに続いて可変利得増幅器が設
けられており、プログラム可能な部材、すなわち分局器
、ブリ・ローディンメ回路、カウンタ、メモリー及び増
幅器を制御するためのマイクロプロセッサを備えている
ことを特徴とするプログラム可能なデジタル・ジェネレ
ータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BE892242 | 1982-02-23 | ||
| BE0/207388A BE892242A (fr) | 1982-02-23 | 1982-02-23 | Generateur numerique programmable. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58161503A true JPS58161503A (ja) | 1983-09-26 |
Family
ID=3843502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2786683A Pending JPS58161503A (ja) | 1982-02-23 | 1983-02-23 | プログラム可能なデジタル・コンバ−タ |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0087994A1 (ja) |
| JP (1) | JPS58161503A (ja) |
| ES (1) | ES519978A0 (ja) |
| FR (1) | FR2522219A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145342A (ja) * | 1991-11-21 | 1993-06-11 | Sony Tektronix Corp | 可変周波数信号発生方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4171466A (en) * | 1977-05-16 | 1979-10-16 | Bell Telephone Laboratories, Incorporated | Digital wave generator for composite tone |
| GB2010032A (en) * | 1977-12-15 | 1979-06-20 | Honeywell Inc | Waveform generator |
| GB2036483B (en) * | 1978-11-23 | 1982-12-15 | Gen Electric | Sinusoidal waveform generator |
-
1982
- 1982-05-10 FR FR8208069A patent/FR2522219A1/fr active Pending
-
1983
- 1983-02-14 EP EP83400309A patent/EP0087994A1/fr not_active Withdrawn
- 1983-02-22 ES ES519978A patent/ES519978A0/es active Granted
- 1983-02-23 JP JP2786683A patent/JPS58161503A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145342A (ja) * | 1991-11-21 | 1993-06-11 | Sony Tektronix Corp | 可変周波数信号発生方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2522219A1 (fr) | 1983-08-26 |
| ES8402994A1 (es) | 1984-03-01 |
| EP0087994A1 (fr) | 1983-09-07 |
| ES519978A0 (es) | 1984-03-01 |
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