JPS58179021A - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
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- JPS58179021A JPS58179021A JP6290182A JP6290182A JPS58179021A JP S58179021 A JPS58179021 A JP S58179021A JP 6290182 A JP6290182 A JP 6290182A JP 6290182 A JP6290182 A JP 6290182A JP S58179021 A JPS58179021 A JP S58179021A
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- JP
- Japan
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- digital signal
- transistor
- inverter
- converter
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Links
- 238000000034 method Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000003786 synthesis reaction Methods 0.000 description 6
- 239000002131 composite material Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 241001092070 Eriobotrya Species 0.000 description 1
- 235000009008 Eriobotrya japonica Nutrition 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、デジタル信号をアナログ信号に変換する為の
ＤＡＣデジタル・アナログＪ変換器に関し、特に多ビッ
トのＤＡ変換器の特性改善を目的とする。
ＤＡＣデジタル・アナログＪ変換器に関し、特に多ビッ
トのＤＡ変換器の特性改善を目的とする。
近年１人間の情報伝達手段として最も自然に用いられて
いる音声を６人間と機械との情報伝達手段とするための
音声合成技術が開発され、産業用から家庭電気製品、さ
らには玩具まで、広い分野で採用されるようになってき
た。音声合成の方式には、ＰＡＲ（：ＯＲ方式、７オル
マント方式あるいは音声素片編集方式等の各種方式が開
発され。
いる音声を６人間と機械との情報伝達手段とするための
音声合成技術が開発され、産業用から家庭電気製品、さ
らには玩具まで、広い分野で採用されるようになってき
た。音声合成の方式には、ＰＡＲ（：ＯＲ方式、７オル
マント方式あるいは音声素片編集方式等の各種方式が開
発され。
また、音声合成用のＬＳＩも発表されている。しかし、
いずれの方式にしても２合成に際して取扱われる信号は
量子化されたデジタル信号であり。
いずれの方式にしても２合成に際して取扱われる信号は
量子化されたデジタル信号であり。
合成の結果得られたデジタル信号をアナログ信号に変換
する為のＤＡ変換器を必要とする。
する為のＤＡ変換器を必要とする。
ＤＡ変換器には、従来、ｓｉ図に示す如きものが用いら
れている。第１図は４ビツトのデジタル信号ｒｂ、、ｂ
２．ｂ１．ｂｏＪをアナログ信号に変換するＤＡ変換器
であり、これは抵抗値Ｒの抵抗（ｌ）、抵抗値２Ｒの抵
抗（２１，抵抗値４Ｒの抵抗（３１及び抵抗値８Ｒの抵
抗（４）と、各抵抗ｔｌ Ｉ＋２１ ＋３１Ｔ４＋に接
続されたＭＯ８１−ランジスタ＋５１ ＋６１＋７１
＋８１とが並列接続され、ＭＯＳトランジスタのゲート
にデジタル信号の各ビットが印加される構成である。こ
の様な１重み付けされた抵抗を用いるＤＡ変換器は。
れている。第１図は４ビツトのデジタル信号ｒｂ、、ｂ
２．ｂ１．ｂｏＪをアナログ信号に変換するＤＡ変換器
であり、これは抵抗値Ｒの抵抗（ｌ）、抵抗値２Ｒの抵
抗（２１，抵抗値４Ｒの抵抗（３１及び抵抗値８Ｒの抵
抗（４）と、各抵抗ｔｌ Ｉ＋２１ ＋３１Ｔ４＋に接
続されたＭＯ８１−ランジスタ＋５１ ＋６１＋７１
＋８１とが並列接続され、ＭＯＳトランジスタのゲート
にデジタル信号の各ビットが印加される構成である。こ
の様な１重み付けされた抵抗を用いるＤＡ変換器は。
入力されたデジタル信号ｒｂ５．ｂ２．ｂ１．ｂ。」の
内容により、出力端子（９）と接地間の合成抵抗値が変
化し、出力端子（９１から流れ込む（又は流れ出す〕電
流の大きさが階段状に変化する出方が得られる。ところ
が、ビット数が多くなると第２図に示す如く、出力の中
央に不連続となる段が生ずる。これは、抵抗＋１１１２
１１３１（４１の誤差に起因するもので、全振幅の半分
のウェイトを持つ最大ビット（ＭＳＢＪが「０」から「
１」あるいは「１」から「０」に切換わり、誤差の絶対
値が最大となるためである。即ち、１ｇ１図の場合には
、デジタル信号ｒｂ３．ｂｚ、ｂ１．ｂｏＪが「ｏｌｌ
ｌ」からｒｌｏｏｏＪ、あるいはｒｉｏｏｏ」から［０
１１１Ｊとなるとき１合成抵抗値が、抵Ｋｆ２ｏ３＋（
４）で決定されている状態と、抵抗ｉｌ＋のみで決定さ
れている状態とに切換わるために、特に抵抗ｉｌ＋の誤
差による影響が著しい。そして、アナログ出方の中央の
不連続のために、ＳＮ比が劣化し、特に −小さなレベ
ルに於ける音声が非常に聞き取りにくくなる欠点があっ
た。
内容により、出力端子（９）と接地間の合成抵抗値が変
化し、出力端子（９１から流れ込む（又は流れ出す〕電
流の大きさが階段状に変化する出方が得られる。ところ
が、ビット数が多くなると第２図に示す如く、出力の中
央に不連続となる段が生ずる。これは、抵抗＋１１１２
１１３１（４１の誤差に起因するもので、全振幅の半分
のウェイトを持つ最大ビット（ＭＳＢＪが「０」から「
１」あるいは「１」から「０」に切換わり、誤差の絶対
値が最大となるためである。即ち、１ｇ１図の場合には
、デジタル信号ｒｂ３．ｂｚ、ｂ１．ｂｏＪが「ｏｌｌ
ｌ」からｒｌｏｏｏＪ、あるいはｒｉｏｏｏ」から［０
１１１Ｊとなるとき１合成抵抗値が、抵Ｋｆ２ｏ３＋（
４）で決定されている状態と、抵抗ｉｌ＋のみで決定さ
れている状態とに切換わるために、特に抵抗ｉｌ＋の誤
差による影響が著しい。そして、アナログ出方の中央の
不連続のために、ＳＮ比が劣化し、特に −小さなレベ
ルに於ける音声が非常に聞き取りにくくなる欠点があっ
た。
従って、中央の不連続を無くＴためには、抵抗を精度良
く作ることが望まれるが、ＤＡ変換器は抵抗を含めて、
ＬＳＩ内部に他の回路と共に作られるため、抵抗の端間
向上には限界があり、また。
く作ることが望まれるが、ＤＡ変換器は抵抗を含めて、
ＬＳＩ内部に他の回路と共に作られるため、抵抗の端間
向上には限界があり、また。
作成後抵抗値をｆＩｋ副整することも不可能である。
本発明は上述した点に鑑みて為されたものであり、＠、
抗の誤差による出力への影響を回路的に解決したＤＡ変
換器を提供するものである。以下図面を参照して本発明
の一実施例を説明する。
抗の誤差による出力への影響を回路的に解決したＤＡ変
換器を提供するものである。以下図面を参照して本発明
の一実施例を説明する。
第５図は本発明の実施例を示す論理回路図であり、４ビ
ツトのＤＡ変換器を示す。第３図に於いて、０１）〜０
３はアナログ信号に変換されるべき量子化されたデジタ
ル信号ｒｂｓ、 ｂ２ａ ｂｊ、ｂＱ」が印加され
る入力端子、 （１４）〜（１６１及びａη〜α９は入
力端子Ｑ１１〜０３に接続されたＮＯＲゲート及びＮＡ
ＮＤゲート、■〜（至）は出力端子（２）と接地間に並
列接続されたＭＯＳトランジスタ、＠翰はインバータで
ある。＄１１復部はＭＯＳトランジスタ３４〜（至）と
、このＭＯｉ９）ランジスタの〜（２）のオン及びオフ
を制卸するＮＡＮＤゲートα７１〜０９とから成り。
ツトのＤＡ変換器を示す。第３図に於いて、０１）〜０
３はアナログ信号に変換されるべき量子化されたデジタ
ル信号ｒｂｓ、 ｂ２ａ ｂｊ、ｂＱ」が印加され
る入力端子、 （１４）〜（１６１及びａη〜α９は入
力端子Ｑ１１〜０３に接続されたＮＯＲゲート及びＮＡ
ＮＤゲート、■〜（至）は出力端子（２）と接地間に並
列接続されたＭＯＳトランジスタ、＠翰はインバータで
ある。＄１１復部はＭＯＳトランジスタ３４〜（至）と
、このＭＯｉ９）ランジスタの〜（２）のオン及びオフ
を制卸するＮＡＮＤゲートα７１〜０９とから成り。
第２復号Ｉｓ）まＭＯＳトランジスタ＋２Ｄ〜のと、こ
のＭＯＳトランジスタ（２＋１〜□□□のオン及びオフ
を制釣するＮＯＲゲー）（１４１〜０１１９から成って
いる。入力端子ａαに印加される最上位ビット（ＭｓＢ
７ｂ５の信号はインバータ□□□によって反転され、Ｎ
ＯＲゲート■〜ａｅ及びＮＡＮＤゲート（１７１〜α９
に印加されると共に、更にインバータ器を介してＭＯＳ
トランジスタ■に印加されている。
のＭＯＳトランジスタ（２＋１〜□□□のオン及びオフ
を制釣するＮＯＲゲー）（１４１〜０１１９から成って
いる。入力端子ａαに印加される最上位ビット（ＭｓＢ
７ｂ５の信号はインバータ□□□によって反転され、Ｎ
ＯＲゲート■〜ａｅ及びＮＡＮＤゲート（１７１〜α９
に印加されると共に、更にインバータ器を介してＭＯＳ
トランジスタ■に印加されている。
ＭＯＳトランジスタ（２１１ｉｌｊ＠及びＭＯＳトラン
ジスタ（２３■１２１１のチャンネル幅は１：２：４の
比率。
ジスタ（２３■１２１１のチャンネル幅は１：２：４の
比率。
即ち２ｏ （ｎ−０，１，２Ｊの関係に形成される。
これは内部インピーダンスの比にすれば４：２：１の関
係になり１重み付けされた抵抗が接続された回路と等価
になる。一方、ＭＯＳ）ランジスタ■はＭｏ＋ ）ラン
ジスタの及び（イ）と全く同じサイズに形成される。従
って１Ｍ０８）ランジスタ翰。
係になり１重み付けされた抵抗が接続された回路と等価
になる。一方、ＭＯＳ）ランジスタ■はＭｏ＋ ）ラン
ジスタの及び（イ）と全く同じサイズに形成される。従
って１Ｍ０８）ランジスタ翰。
（ハ）及び（至）に流れる電流をｒＤとすればｌＭＯＳ
トランジスタ（社）及び６イ＝流れる電流は２ｒＤ１Ｍ
ＯＳトランジスタＱυ及び２４）に流れる電流は４ｒＤ
となり、これらの組み合せによって出力端子−から流れ
込む（又は流れ出Ｔ）合成電流を階段状に変化させられ
る。この組み合せを印加されたデジタル信号「ｂ５．ｂ
ｚ、 ｂｌ、ｂｏＪに基いて、ＮＡＮＤゲー） ＱＴ
）ｔＪＦｊｔＪ９及びＮ ＯＲゲー） ＋４）ａ９ａｅ
カ決定している。
トランジスタ（社）及び６イ＝流れる電流は２ｒＤ１Ｍ
ＯＳトランジスタＱυ及び２４）に流れる電流は４ｒＤ
となり、これらの組み合せによって出力端子−から流れ
込む（又は流れ出Ｔ）合成電流を階段状に変化させられ
る。この組み合せを印加されたデジタル信号「ｂ５．ｂ
ｚ、 ｂｌ、ｂｏＪに基いて、ＮＡＮＤゲー） ＱＴ
）ｔＪＦｊｔＪ９及びＮ ＯＲゲー） ＋４）ａ９ａｅ
カ決定している。
第３図に示されたＤＡ変換器ｃ二於ける人出力関係は、
第４図の如くなる。デジタル信号は２’Ｓコンブリメン
ト方式が採用されＪｏｏ ００ Ｊを中心に１加算され
る毎に正のレベルが１段階上昇し。
第４図の如くなる。デジタル信号は２’Ｓコンブリメン
ト方式が採用されＪｏｏ ００ Ｊを中心に１加算され
る毎に正のレベルが１段階上昇し。
１減算される毎に負のレベルが１段階下降し、そして、
＋１：位ビ？ ） （ＭｆｆＢ ）ｂ５がｒ Ｄ Ｊ（
Ｄ８合は正、「１」の場合は負のレベルを示している。
＋１：位ビ？ ） （ＭｆｆＢ ）ｂ５がｒ Ｄ Ｊ（
Ｄ８合は正、「１」の場合は負のレベルを示している。
最を位ビット（輩５Ｒ）ｂｓが「０」のとき、インバー
タ（支）の出力は「１」であり、ＮＯＲゲートｈａｓα
θは入力に拘わらず「０」を出力し、ＭＯＳトランジス
タ０１）■のをオフ状態にし、またＮＡ）ＩＤゲートａ
ｎｏｓσ９はｒ ｂｚ、 ｂ １． ｂ ｏ Ｊ（７
）内容により、ＭＯＳトランジスタＩ２４１囚漫のオン
及びオフを制御している。即ち、ｒｏｏｏｏＪの場合は
。
タ（支）の出力は「１」であり、ＮＯＲゲートｈａｓα
θは入力に拘わらず「０」を出力し、ＭＯＳトランジス
タ０１）■のをオフ状態にし、またＮＡ）ＩＤゲートａ
ｎｏｓσ９はｒ ｂｚ、 ｂ １． ｂ ｏ Ｊ（７
）内容により、ＭＯＳトランジスタＩ２４１囚漫のオン
及びオフを制御している。即ち、ｒｏｏｏｏＪの場合は
。
ＭＯ＋ ）ランジスタｃ！４）１２５１■かオン状類と
なり２合成電流は７ＩＤであり、ｒｏｏｏｌＪの場合は
ＶＯＳトランジスタＣＩ！４１５がオン、ＭＯＳトラン
ジスタがかオフ状態になり２合成１１流は６１Ｄとなる
。
なり２合成電流は７ＩＤであり、ｒｏｏｏｌＪの場合は
ＶＯＳトランジスタＣＩ！４１５がオン、ＭＯＳトラン
ジスタがかオフ状態になり２合成１１流は６１Ｄとなる
。
この様にして１合成電流はＩＤづつ減少し、出力レベル
は１段階づつＬ！＋する。
は１段階づつＬ！＋する。
デジタル信号がｒｏｏｏｏＪからｒ １１１１ ｊにな
った場合、最上位ビワ？（ＭＳＢＪｂ３が「１」により
、インバータ（支）の出力がｒＯＪとなるので、ＮＡＮ
ＤゲートαＤαａσ９は入力に拘わらず「１」を出力し
、ＭＯ８Ｉ−ランジスタ（２４１１の■を、デジタル信
号がｒｏｏｏｏ４の場合と同じく、全てオン状ｔＩＣ保
持する。一方、インバータ翰の出力は「１」であり、Ｍ
ＯＳ）ランジスタ■がオン状態となる。従って１合成電
流は、デジタル信号がｒｏｏｏｏＪの場合の電流にｒＤ
加算したもの。
った場合、最上位ビワ？（ＭＳＢＪｂ３が「１」により
、インバータ（支）の出力がｒＯＪとなるので、ＮＡＮ
ＤゲートαＤαａσ９は入力に拘わらず「１」を出力し
、ＭＯ８Ｉ−ランジスタ（２４１１の■を、デジタル信
号がｒｏｏｏｏ４の場合と同じく、全てオン状ｔＩＣ保
持する。一方、インバータ翰の出力は「１」であり、Ｍ
ＯＳ）ランジスタ■がオン状態となる。従って１合成電
流は、デジタル信号がｒｏｏｏｏＪの場合の電流にｒＤ
加算したもの。
即ち８１Ｄとなり、出力レベルが一段階降下する。
また、最上位ビットＣＭＳＢ）ｂｌが「１」になること
によって、ＮＯＲゲート（１４１Ｑ５ｉ（１６１はデジ
タル信号「ｂ２．ｂｌ、ｂｏＪの内容に基いて、Ｍ０Ｓ
トランジスタＱｌｌ■□□□のオン及びオフを制細し、
合成電流をＩＤづつ増加させ、出力レベルが１段階づつ
下降する。
によって、ＮＯＲゲート（１４１Ｑ５ｉ（１６１はデジ
タル信号「ｂ２．ｂｌ、ｂｏＪの内容に基いて、Ｍ０Ｓ
トランジスタＱｌｌ■□□□のオン及びオフを制細し、
合成電流をＩＤづつ増加させ、出力レベルが１段階づつ
下降する。
従って、最上位ビット（ＭＳＢ）ｂｌが「０」から「１
」に変化したとき、変化する回の状態で用いていたｖｏ
ｓトランジスタ（２４１□□□■を続けてオン状態に保
持しているため、たとえ、ＭＯ８？ランジスタ■〜■に
多少のバラツキがあったとしても、出力レベルの中央で
不連続となることがないのである。また１合成電流の８
１ＤはＭＯＳトランジスタｃ２４Ｇ■の合成電流７ｒｆ
ｌに、最上位ピッ）ＣＭＩＢ）ｂ３で側副されるＭＯ９
トランジスタ■で作られるＩＤを合成することによって
得ているため、第１図に示された不連続の原因となる。
」に変化したとき、変化する回の状態で用いていたｖｏ
ｓトランジスタ（２４１□□□■を続けてオン状態に保
持しているため、たとえ、ＭＯ８？ランジスタ■〜■に
多少のバラツキがあったとしても、出力レベルの中央で
不連続となることがないのである。また１合成電流の８
１ＤはＭＯＳトランジスタｃ２４Ｇ■の合成電流７ｒｆ
ｌに、最上位ピッ）ＣＭＩＢ）ｂ３で側副されるＭＯ９
トランジスタ■で作られるＩＤを合成することによって
得ているため、第１図に示された不連続の原因となる。
８１ｐを得るためのＭＯｇトランジスタ（５）が不必葡
となるのである。即ち、最上位ビット（Ｍ！Ｂ）ｂｌに
対応して重み付けされるスイッチング素子を、第１復号
部とＭＯｓトランジスタ■とで形成していることになる
。
となるのである。即ち、最上位ビット（Ｍ！Ｂ）ｂｌに
対応して重み付けされるスイッチング素子を、第１復号
部とＭＯｓトランジスタ■とで形成していることになる
。
上述の如く１本発明によれば、最上位ビット（ＭＳＢＪ
のデジタル信号によって第１復号部と第２復号部とを制
御し、第１復号部を利用する場合と、′＠１及び第２復
号部を利用する場合とに切換えるため、切換点、 １１
ち、出力レベルの中央部に於ける不連続が無くなり、同
一ステツブ幅で変化するなめらかなアナログ信号出力が
得られるのである。よって１本発明によるＤＡ変換器を
音声合成用ＬＳＩに用いた場合、ＬＳＩ内部に集積化し
易くなると共に、ＳＮ比の同上となり、音声が聞き易く
なる利点を有する。
のデジタル信号によって第１復号部と第２復号部とを制
御し、第１復号部を利用する場合と、′＠１及び第２復
号部を利用する場合とに切換えるため、切換点、 １１
ち、出力レベルの中央部に於ける不連続が無くなり、同
一ステツブ幅で変化するなめらかなアナログ信号出力が
得られるのである。よって１本発明によるＤＡ変換器を
音声合成用ＬＳＩに用いた場合、ＬＳＩ内部に集積化し
易くなると共に、ＳＮ比の同上となり、音声が聞き易く
なる利点を有する。
尚、実施例では４ビツトのＤＡｆ換器について説明した
が、ビット数に限定されず、８ビツト。
が、ビット数に限定されず、８ビツト。
１６ビツト等、多ビットのＤＡ変換器に於いても実施さ
れることは当然である。
れることは当然である。
第１図は従来例を示す回路図、＠２図はその出力波形を
示す特性図、第３図は本発明の実施例を示す回路図、第
４図はＩＪ！３図に示された実施例の入出力関係を示す
表である。 ０Ｃ−０・・・入力端子、 Ｃ１４１〜ｔｔｅ・・・Ｎ
ＯＲゲート、αη〜ａト・・ＮＡＮＤゲ〜ト、（２１〜
■・・・ＭＯＳ）ランジスタ、＠・・・出力端子、＠の
・・・インバータ。 鈎ｉ １１１ ９ 第２し１ 第３１Ｊ 第４図
示す特性図、第３図は本発明の実施例を示す回路図、第
４図はＩＪ！３図に示された実施例の入出力関係を示す
表である。 ０Ｃ−０・・・入力端子、 Ｃ１４１〜ｔｔｅ・・・Ｎ
ＯＲゲート、αη〜ａト・・ＮＡＮＤゲ〜ト、（２１〜
■・・・ＭＯＳ）ランジスタ、＠・・・出力端子、＠の
・・・インバータ。 鈎ｉ １１１ ９ 第２し１ 第３１Ｊ 第４図
Claims (1)
- ■、蓋子化されたデジタル信号が印加される複数ビット
の入力端子と、前記入力端子に接続されたゲート回路及
び該ゲート回路によって制卸され並列接続されたスイッ
チング素子とから成る第１及び′＠２復号部と、前記第
１及び第２復号邪に接続された出力端子とを備え、前記
入力端子中の最上位ビットに該当する入力端子に印加さ
れるデジタル信号の極性に応じて、前記１８１及び第２
復合部のゲート回路を制卸し、＠記入刃端子に印加され
るデジタル信号に応じたアナログ信号を前記出力端子に
発生させることを特徴とするＤＡ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290182A JPS58179021A (ja) | 1982-04-14 | 1982-04-14 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290182A JPS58179021A (ja) | 1982-04-14 | 1982-04-14 | Ｄａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58179021A true JPS58179021A (ja) | 1983-10-20 |
| JPS6347287B2 JPS6347287B2 (ja) | 1988-09-21 |
Family
ID=13213613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290182A Granted JPS58179021A (ja) | 1982-04-14 | 1982-04-14 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58179021A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346818A (ja) * | 1986-08-14 | 1988-02-27 | Nec Corp | 中点電流出力型ｄ／ａ変換器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4992143U (ja) * | 1972-12-01 | 1974-08-09 | ||
| JPS50137064A (ja) * | 1974-04-17 | 1975-10-30 | ||
| JPS5218645U (ja) * | 1975-07-26 | 1977-02-09 |
-
1982
- 1982-04-14 JP JP6290182A patent/JPS58179021A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4992143U (ja) * | 1972-12-01 | 1974-08-09 | ||
| JPS50137064A (ja) * | 1974-04-17 | 1975-10-30 | ||
| JPS5218645U (ja) * | 1975-07-26 | 1977-02-09 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346818A (ja) * | 1986-08-14 | 1988-02-27 | Nec Corp | 中点電流出力型ｄ／ａ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6347287B2 (ja) | 1988-09-21 |
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