JPS58179993A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS58179993A JPS58179993A JP58053391A JP5339183A JPS58179993A JP S58179993 A JPS58179993 A JP S58179993A JP 58053391 A JP58053391 A JP 58053391A JP 5339183 A JP5339183 A JP 5339183A JP S58179993 A JPS58179993 A JP S58179993A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- group
- memory element
- decoder
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は主として金属−絶縁膜一半導体（以下ＭＩＳと
いう）トランジスタを用いた記憶装置（以下メモリとい
う）の語線駆動方法に関するものである。
いう）トランジスタを用いた記憶装置（以下メモリとい
う）の語線駆動方法に関するものである。
第１図はメモリチップの主要回路ブロックの平面図であ
り、か＼るチップは２つのメモリ素子群を構成するメモ
リセルブロック（１） 、 （２）と、その間にその行
に対応して配置された行デコーダ（３）と、各メモリセ
ルブロックの列に対応して配置された列デコーダ（４）
、（５）とにより構成されている。
り、か＼るチップは２つのメモリ素子群を構成するメモ
リセルブロック（１） 、 （２）と、その間にその行
に対応して配置された行デコーダ（３）と、各メモリセ
ルブロックの列に対応して配置された列デコーダ（４）
、（５）とにより構成されている。
第２図は第１図に示したメモリチップの内、行デコーダ
（ＸＤｏ ＮＸＤ（ｎ−１））と、語線（ＷｏＮＷ（ｎ
−１））とメモリ素子との接続関係を示す従来の回路構
成であって、上記のようにメモリ素子群（１）、（２）
の間に配置された０〜（ｎ−１）までの計ｎ個の行デコ
ーダ（Ｘ ＤｏＮＸ Ｄ （ｎ−１） ）は、選択され
た行の語線の電圧レベルだけをｌ ｌ（ｉ ｇｈｌｌに
して、他の残りの全ての語線の電圧レベルをＬｏｗ”に
するように動作する。例えば第０行が選択されたときは
、行デコーダ（ＸＤＯ）の出力レベルのみが“ＨＩｇｈ
”で、（Ｘ Ｉ）＋ＮＸ Ｄ （ｎ−１） ）の出力電
圧レベルは“Ｌｏｗ”となる。
（ＸＤｏ ＮＸＤ（ｎ−１））と、語線（ＷｏＮＷ（ｎ
−１））とメモリ素子との接続関係を示す従来の回路構
成であって、上記のようにメモリ素子群（１）、（２）
の間に配置された０〜（ｎ−１）までの計ｎ個の行デコ
ーダ（Ｘ ＤｏＮＸ Ｄ （ｎ−１） ）は、選択され
た行の語線の電圧レベルだけをｌ ｌ（ｉ ｇｈｌｌに
して、他の残りの全ての語線の電圧レベルをＬｏｗ”に
するように動作する。例えば第０行が選択されたときは
、行デコーダ（ＸＤＯ）の出力レベルのみが“ＨＩｇｈ
”で、（Ｘ Ｉ）＋ＮＸ Ｄ （ｎ−１） ）の出力電
圧レベルは“Ｌｏｗ”となる。
したがって語線（Ｗｏ ）だけが“Ｈｉｇｈ” となり
、他のすべての語線（Ｗｌ”Ｗ （ｎ−１））は全て”
Ｌｏｗ″になり、メモリ素子群（１）および（２）にお
けるθ行目の全てのメモリ素子が選択されることになり
、あとは列デコーダによって必要な列を１つ選択すれば
、その交点の素子のみが１つ選択されることとなる。
、他のすべての語線（Ｗｌ”Ｗ （ｎ−１））は全て”
Ｌｏｗ″になり、メモリ素子群（１）および（２）にお
けるθ行目の全てのメモリ素子が選択されることになり
、あとは列デコーダによって必要な列を１つ選択すれば
、その交点の素子のみが１つ選択されることとなる。
しかしながらこのような従来のメモリ装置は、語線（Ｗ
ｏＮＷ（ｎ−１））が２つのメモリ素子群（１）、（２
）に共用されるため、大きな浮遊容量をもっこととなり
、中央に配置された行デコーダはこの大きな浮遊容量を
駆動しなければならないので、メモリ素子を選択する時
間が大きくなるという欠点があった。
ｏＮＷ（ｎ−１））が２つのメモリ素子群（１）、（２
）に共用されるため、大きな浮遊容量をもっこととなり
、中央に配置された行デコーダはこの大きな浮遊容量を
駆動しなければならないので、メモリ素子を選択する時
間が大きくなるという欠点があった。
本発明は上述したような従来のメモリにおける欠点を除
去するためになされたもので、デコーダの両側にこれを
共有して配置されたメモリ茗子群の各素子選択線に伝達
用スイッチング素子を設け、デコーダのいずれかとメモ
リ素子群のいずれかが、選択されたとき、この選択され
たメモリ素子群の上記選択されたデコーダに対応する素
子選択線のみが、上記伝達用スイッチング素子を介して
活性化されるようにすることにより、デコーダの負荷容
量を低減させて語線を高速に駆動でき、よってメモリ素
子の選択を高速化するものである。
去するためになされたもので、デコーダの両側にこれを
共有して配置されたメモリ茗子群の各素子選択線に伝達
用スイッチング素子を設け、デコーダのいずれかとメモ
リ素子群のいずれかが、選択されたとき、この選択され
たメモリ素子群の上記選択されたデコーダに対応する素
子選択線のみが、上記伝達用スイッチング素子を介して
活性化されるようにすることにより、デコーダの負荷容
量を低減させて語線を高速に駆動でき、よってメモリ素
子の選択を高速化するものである。
以下、本発明の一実施例を図面について詳細に説明する
。
。
第８図において、（Ｔｏ ｔＮＴ（ｎ −１） Ｌ：ｌ
ｌｌおよび（ＴｏＲＮＴ（ｎ−１）Ｒ）はＭｉｓ）ラン
ジスタからなる伝達用スイッチング素子であり（Ｑｏ
ｔ”Ｑ （ｎ−ｔ）りおよび（Ｑ ＯＲ−Ｑ （ｎ−１
）Ｒ）は素子選択線である語線が浮遊状態にあるとき、
語線を接地電位点ないしはその近傍の固定電位等の所定
電位点まで駆動するための放電用ＭＩＳトランジスタで
ある。
ｌｌおよび（ＴｏＲＮＴ（ｎ−１）Ｒ）はＭｉｓ）ラン
ジスタからなる伝達用スイッチング素子であり（Ｑｏ
ｔ”Ｑ （ｎ−ｔ）りおよび（Ｑ ＯＲ−Ｑ （ｎ−１
）Ｒ）は素子選択線である語線が浮遊状態にあるとき、
語線を接地電位点ないしはその近傍の固定電位等の所定
電位点まで駆動するための放電用ＭＩＳトランジスタで
ある。
（Ａｇｌ）、（ＡＣ３）、 （Ａ＆１）、 （Ａイ）は
、列選択用アドレス信号（Ａα）を基にそれをインバー
タ等により反転したり、また増幅するなどの所望の処理
を施したりして得られた信号である。図に示すように、
メモリ素子群（１）に対する伝達用ＭＩｓトランジスタ
（ＴｏＬ”Ｔ（ｎ−ｔ）ｔ、） のゲートに入力され
る信号（Ωｌ）と、メモリ素子群（２）に対する伝達用
Ｍ■Ｓトランジスタ（ＴｏＲＮＴ（ｎ−ｓ ）Ｒ）のゲ
ートに入力される信号（Ａｇｌ）は互に反転関係にあり
、メモリ素子群（１）に対する放電用ＭＩｓトランジス
タ（ＱｏｔＮＱ（ｎ−ｔ ）ｔ）のゲートに入力される
信号（−２）と、メモリ素子群（２）に対する放電用Ｍ
ＩＳトランジスタ（Ｑｏ＊”Ｑ（ｎ−ｔ ）Ｒ）のゲー
トに入力される信号（−りも反転関係にある。しかもア
ドレス信号（Ａｇｌ）と（Ｊａりも互に反転関係にあり
、（Ａｇｌ）と（ＡＣ３）も互に反転関係にある。した
がって（Ａｇｌ）と（ＡＣ３）は同一信号であってもよ
く、（′；□ｌ）と（ｎりも同一信号であってもよい。
、列選択用アドレス信号（Ａα）を基にそれをインバー
タ等により反転したり、また増幅するなどの所望の処理
を施したりして得られた信号である。図に示すように、
メモリ素子群（１）に対する伝達用ＭＩｓトランジスタ
（ＴｏＬ”Ｔ（ｎ−ｔ）ｔ、） のゲートに入力され
る信号（Ωｌ）と、メモリ素子群（２）に対する伝達用
Ｍ■Ｓトランジスタ（ＴｏＲＮＴ（ｎ−ｓ ）Ｒ）のゲ
ートに入力される信号（Ａｇｌ）は互に反転関係にあり
、メモリ素子群（１）に対する放電用ＭＩｓトランジス
タ（ＱｏｔＮＱ（ｎ−ｔ ）ｔ）のゲートに入力される
信号（−２）と、メモリ素子群（２）に対する放電用Ｍ
ＩＳトランジスタ（Ｑｏ＊”Ｑ（ｎ−ｔ ）Ｒ）のゲー
トに入力される信号（−りも反転関係にある。しかもア
ドレス信号（Ａｇｌ）と（Ｊａりも互に反転関係にあり
、（Ａｇｌ）と（ＡＣ３）も互に反転関係にある。した
がって（Ａｇｌ）と（ＡＣ３）は同一信号であってもよ
く、（′；□ｌ）と（ｎりも同一信号であってもよい。
以下、本実施例における動作について説明する。
今、列選択用アドレス信号（Ａα）が“Ｈｉｇｈ″ で
、上記信号（Ａｇｌ）ｌ （ＡＣ３）が“Ｈｉｇｈ″、
（凋１）、（Ａｇｌ）が“Ｌｏｗ”であり、しかも第０
行が選択されていて行デコーダ（ＸＤｏ）の出力が“Ｈ
ｉｇｈ”で、その他の行デコーダ（ＸＤ＋ＮＸＤ （ｎ
−１））の出力が“Ｌｏｗ”である場合を考える。この
ときＭＩＳ）ランジスタ（Ｔｏｒ”Ｔ（ｎ−１）ｉｔ）
と（：ＱｏｔＮＱ（ｎ−ｔ）ｔ）がオン状態となって、
低インピーダンスになり、またＭＩＳ）ランジスタ（Ｔ
ｏｔＮＴ（ｎ−ｔ）ｔ）と〔ＱｏＲＮＱ（ｎ−１）ｌ〕
がカットオフ状態となって高インピーダンスとなる。そ
の結果、メモリ素子ｌ￥（１）には行デコーダ信号は伝
達されず、ＭＩｓトランジスタ（ＴｏｔＮＴ（ｎ−ｔ）
ｔ）によって非選択とされる。
、上記信号（Ａｇｌ）ｌ （ＡＣ３）が“Ｈｉｇｈ″、
（凋１）、（Ａｇｌ）が“Ｌｏｗ”であり、しかも第０
行が選択されていて行デコーダ（ＸＤｏ）の出力が“Ｈ
ｉｇｈ”で、その他の行デコーダ（ＸＤ＋ＮＸＤ （ｎ
−１））の出力が“Ｌｏｗ”である場合を考える。この
ときＭＩＳ）ランジスタ（Ｔｏｒ”Ｔ（ｎ−１）ｉｔ）
と（：ＱｏｔＮＱ（ｎ−ｔ）ｔ）がオン状態となって、
低インピーダンスになり、またＭＩＳ）ランジスタ（Ｔ
ｏｔＮＴ（ｎ−ｔ）ｔ）と〔ＱｏＲＮＱ（ｎ−１）ｌ〕
がカットオフ状態となって高インピーダンスとなる。そ
の結果、メモリ素子ｌ￥（１）には行デコーダ信号は伝
達されず、ＭＩｓトランジスタ（ＴｏｔＮＴ（ｎ−ｔ）
ｔ）によって非選択とされる。
一方、メモリ素子ｌ￥（２）については、すべての行デ
コーダの信号が伝達されるが、“Ｈｉｇｈ”は（Ｘ Ｄ
ｏ ）のみであるから結局語線（Ｗｏｗ ）だけが“Ｈ
ｉｇｈ″になって活性化され、その他の全ての語線（Ｗ
ＩＲ〜Ｗ（ｎ−１）ｉ）、（Ｗｏｔ、ＮＷ（ｎ−ｔ ）
ｔ、）は“Ｌｏｗ”となる。
コーダの信号が伝達されるが、“Ｈｉｇｈ”は（Ｘ Ｄ
ｏ ）のみであるから結局語線（Ｗｏｗ ）だけが“Ｈ
ｉｇｈ″になって活性化され、その他の全ての語線（Ｗ
ＩＲ〜Ｗ（ｎ−１）ｉ）、（Ｗｏｔ、ＮＷ（ｎ−ｔ ）
ｔ、）は“Ｌｏｗ”となる。
したがって、行デコーダ（ＸＤＯ）は、選択されたメモ
リ素子群（２）の選択された行（第０行）の語線（ＷＯ
Ｒ）だけ駆動し、同一行内にある選択されていないメモ
リ素子ｌ￥（１）の語線（ＷＯＬ）は駆動しない。
リ素子群（２）の選択された行（第０行）の語線（ＷＯ
Ｒ）だけ駆動し、同一行内にある選択されていないメモ
リ素子ｌ￥（１）の語線（ＷＯＬ）は駆動しない。
すなわち行デコーダで駆動される負荷容量が、片側のメ
モリ素子群の浮遊容量だけとなり、従来の回路方式に比
し、はゾ半減する。したがってＭＩＳトランジスタ（Ｔ
ｏｔＮＴ（ｎ−１）ｔ） 、（Ｔｏｍ〜１’（ｎ−１）
ＩＩ）のオン抵抗を行デコーダ（ＸＤｏＮＸＤ（ｎ−１
））の出力インピーダンスより十分小さくしておけば、
従来の回路に比し約２倍の速度で語線を駆動する仁とが
できる。
モリ素子群の浮遊容量だけとなり、従来の回路方式に比
し、はゾ半減する。したがってＭＩＳトランジスタ（Ｔ
ｏｔＮＴ（ｎ−１）ｔ） 、（Ｔｏｍ〜１’（ｎ−１）
ＩＩ）のオン抵抗を行デコーダ（ＸＤｏＮＸＤ（ｎ−１
））の出力インピーダンスより十分小さくしておけば、
従来の回路に比し約２倍の速度で語線を駆動する仁とが
できる。
以上、本発明をＮチャネルＭＩＳで構成した場合につい
て説明したが、ＰチャネルＭＩＳを用いたＭＩＳメモリ
、さらにはバイポーラトランジスタを用いたメモリにも
適用することができる。
て説明したが、ＰチャネルＭＩＳを用いたＭＩＳメモリ
、さらにはバイポーラトランジスタを用いたメモリにも
適用することができる。
以上のように本発明によれば、非選択のメモリ素子群の
語線を活性化しないように構成したので、高速の半導体
メモリが得られる効果がある。
語線を活性化しないように構成したので、高速の半導体
メモリが得られる効果がある。
第１図はメモリチップの主要回路ブロックの平面図、第
２図は従来のメモリの要部回路図、第８図は本発明のメ
モリの一実施例を示す要部回路図である。 （１）・・・メモリ素子群、（２）・・・メモリ素子群
、ｘＤ０〜ＸＤ（ｎ−１） ・・・デコーダ、 ＷＯＲ／ＶＷ（ｎ−１）ＲおよびＷＯＬＡ７Ｗ（ｎ−１
）Ｌ −素子選択線、ＴｏｉＮＴ（ｎ−１）ｉおよびＴ
ｏｔＡ７Ｔ（ｎ−１）Ｌ ・”伝達用スイッチング素子
。 代理人 葛 野 信 −（外１名）
２図は従来のメモリの要部回路図、第８図は本発明のメ
モリの一実施例を示す要部回路図である。 （１）・・・メモリ素子群、（２）・・・メモリ素子群
、ｘＤ０〜ＸＤ（ｎ−１） ・・・デコーダ、 ＷＯＲ／ＶＷ（ｎ−１）ＲおよびＷＯＬＡ７Ｗ（ｎ−１
）Ｌ −素子選択線、ＴｏｉＮＴ（ｎ−１）ｉおよびＴ
ｏｔＡ７Ｔ（ｎ−１）Ｌ ・”伝達用スイッチング素子
。 代理人 葛 野 信 −（外１名）
Claims (1)
- 複数のメモリ素子が共通に接続された素子選択線をｎ行
有する第１のメモリ素子群と、複数のメモリ素子が共通
に接続された素子選択線をｎ行有する第２のメモリ素子
群と、上記第１および第２のメモリ素子群の間に配置さ
れ、上記第１および第２のメモリ素子群の同一行の素子
選択線にそれぞれ共通に対応して設けられたｎ個のデコ
ーダと、上記第１および第２のメモリ素子群の各素子選
択線にそれぞれ設けられた伝達用スイッチング素子を備
え、上記デコーダのいずれかが選択されると共に、上記
第１および第２のメモリ素子群のいずれかが選択された
とき、この選択されたメモリ素子群の上記選択されたデ
コーダに対応する行の素子選択線のみが、上記伝達用ス
イッチング素子を介して活性化されるようにした半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053391A JPS58179993A (ja) | 1983-03-28 | 1983-03-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053391A JPS58179993A (ja) | 1983-03-28 | 1983-03-28 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2785179A Division JPS55122290A (en) | 1979-03-09 | 1979-03-09 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58179993A true JPS58179993A (ja) | 1983-10-21 |
Family
ID=12941522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053391A Pending JPS58179993A (ja) | 1983-03-28 | 1983-03-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58179993A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60224187A (ja) * | 1984-04-20 | 1985-11-08 | Seiko Epson Corp | アドレス選択回路 |
| KR100231137B1 (ko) * | 1996-12-28 | 1999-11-15 | 문정환 | 반도체 메모리의 워드 라인 구동 회로 |
-
1983
- 1983-03-28 JP JP58053391A patent/JPS58179993A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60224187A (ja) * | 1984-04-20 | 1985-11-08 | Seiko Epson Corp | アドレス選択回路 |
| KR100231137B1 (ko) * | 1996-12-28 | 1999-11-15 | 문정환 | 반도체 메모리의 워드 라인 구동 회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0018843B1 (en) | Semiconductor memory device with parallel output gating | |
| KR0135085B1 (ko) | 메모리장치 | |
| EP0117282A2 (en) | Word line decoder and driver circuitry | |
| JPS6059588A (ja) | 半導体記憶装置 | |
| JPS63201989A (ja) | 半導体記憶装置 | |
| EP0191544B1 (en) | Cmos decoder/driver circuit for a memory | |
| JPS6246357A (ja) | 半導体記憶装置 | |
| US5682110A (en) | Low capacitance bus driver | |
| JPH05101674A (ja) | 半導体メモリ | |
| JPS58179993A (ja) | 半導体記憶装置 | |
| JPS5894187A (ja) | 半導体記憶装置 | |
| EP0329182A3 (en) | Decoder buffer circuit incorporated in semiconductor memory device | |
| JPS62165788A (ja) | 半導体集積回路装置 | |
| US4868788A (en) | Semiconductor memory device with improved word line drive circuit | |
| JPS6038796A (ja) | 半導体集積回路装置 | |
| JPH02294994A (ja) | メモリセルからハイアラーキに構成されたメモリ | |
| JPH034995B2 (ja) | ||
| JPS59152725A (ja) | マルチプレクサ | |
| JPS58179992A (ja) | 半導体記憶装置 | |
| EP0318953B1 (en) | Arrangement and construction of output control circuit in semiconductor memory device | |
| JPS62119791A (ja) | 半導体記憶装置 | |
| US4754436A (en) | Sense amplifier for a read only memory cell array | |
| JP2956116B2 (ja) | 冗長回路 | |
| JP2533207B2 (ja) | 半導体集積回路の出力装置 | |
| JPS6255171B2 (ja) |