JPS58194200A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS58194200A JPS58194200A JP57078826A JP7882682A JPS58194200A JP S58194200 A JPS58194200 A JP S58194200A JP 57078826 A JP57078826 A JP 57078826A JP 7882682 A JP7882682 A JP 7882682A JP S58194200 A JPS58194200 A JP S58194200A
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- JP
- Japan
- Prior art keywords
- control
- control data
- circuit
- memory
- parity
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はメモリに記憶し几？ｆｆ１Ｊ １ｌｉｔｌ情
報により他の装置を制御する回路に関するものである。
報により他の装置を制御する回路に関するものである。
従来、この檀の装置としては第１図に示すものがあった
。
。
図において、］１）はアドレスカウンタ、（２）は１ｆ
ｌＪ ｎメモリ、（３）は被制御回路である。また、（
４）はアドレスカフ／り（１）をカウント制御するクロ
ック信号入力端子、（５〕は制御メモり（２）に供給さ
れるアドレス線、（６）は被制御回路（３）に供給され
る制御データ撃 線である。ま九、４２図に制御メモリ内のワード４成の
例を示す。図において、アドレスｌからｎに対応して制
御ワードｌから制御ワードｎが記憶された構成となって
いる。
ｌＪ ｎメモリ、（３）は被制御回路である。また、（
４）はアドレスカフ／り（１）をカウント制御するクロ
ック信号入力端子、（５〕は制御メモり（２）に供給さ
れるアドレス線、（６）は被制御回路（３）に供給され
る制御データ撃 線である。ま九、４２図に制御メモリ内のワード４成の
例を示す。図において、アドレスｌからｎに対応して制
御ワードｌから制御ワードｎが記憶された構成となって
いる。
次に動作について説明する。アドレスカウンタ（１）は
り四ツク信号端子（４）からのクロック信号によってＯ
からｎまでカウントし、その出力をアドレス線（６）を
通して制御メモ１月２）にアドレスとして供給する。制
御メモリ（２）は与えられたアドレスに対してｍピット
の制御ワードを出力し、制御データ線（６）を通じて被
制御回路（３）に供給する。被制御回ｉｌＩ！１（３月
まそのｍ個のピット情報によって種々の制御をされる―
アドレスカウンタはｎまでカウントすると再び０へ戻り
、以後繰り返し上巳の動作が実行される。
り四ツク信号端子（４）からのクロック信号によってＯ
からｎまでカウントし、その出力をアドレス線（６）を
通して制御メモ１月２）にアドレスとして供給する。制
御メモリ（２）は与えられたアドレスに対してｍピット
の制御ワードを出力し、制御データ線（６）を通じて被
制御回路（３）に供給する。被制御回ｉｌＩ！１（３月
まそのｍ個のピット情報によって種々の制御をされる―
アドレスカウンタはｎまでカウントすると再び０へ戻り
、以後繰り返し上巳の動作が実行される。
従来の制−メモリの構成は、その記憶され九制御情報が
制御中に何らかの原因で変化した時、即ち、情＠に誤り
が生じた時に、それを検知する手段が付加されてな（、
以後、被制御回路に対して−った制御が繰シ返されると
いう欠点があった。
制御中に何らかの原因で変化した時、即ち、情＠に誤り
が生じた時に、それを検知する手段が付加されてな（、
以後、被制御回路に対して−った制御が繰シ返されると
いう欠点があった。
この発明は上記のような従来の欠点を除去するためにな
されたもので、制御ビットの他にパリティビットを設は
制御ワードがメモリから読み出されるたびにパリティチ
ェックを行うことによシ、上記の欠点を除去することを
目的としている。
されたもので、制御ビットの他にパリティビットを設は
制御ワードがメモリから読み出されるたびにパリティチ
ェックを行うことによシ、上記の欠点を除去することを
目的としている。
以下、この発明の一実施例を図について説明する。第３
図において、第１図と同符号のものは同−又は相当品を
示す。（７）は第１の制（２）メモリ（２）と全く同じ
構成の第２の制御メモリ、（８〕は制御メモリ（２）か
ら出力される制御データのパリティエラーを検出する第
１のパリティエラー検出器、（９）は第２０制呻メモ１
月７１から出力δれるｉｎｎｎｎメークリティエラーを
検出する第２のパリティエラー検出器、四は第１のパリ
ティエラー検出器（８）と４２０パリテイエラー検出器
（９）からの情報に従って、第１の制御メモリ（２）と
第２の制−メモリ（７Ｊの制御データのどちらを選ぶか
を決める画境回路、（１りはから出力される制御データ
のｌ１ｌＩｌのデータ線、Ｕ場は第２の制御メモリ（７
）から出力される制御データの第２のデータ婦、θ萄は
Ｍｌのバリティエ５−４８号線、Ｑ５１は第２のパリテ
ィエラー信号線、（ｌ＠は選択信号線である。縞４図は
この装置で使用する制御メモリ内のワード構成の例を示
したものである。
図において、第１図と同符号のものは同−又は相当品を
示す。（７）は第１の制（２）メモリ（２）と全く同じ
構成の第２の制御メモリ、（８〕は制御メモリ（２）か
ら出力される制御データのパリティエラーを検出する第
１のパリティエラー検出器、（９）は第２０制呻メモ１
月７１から出力δれるｉｎｎｎｎメークリティエラーを
検出する第２のパリティエラー検出器、四は第１のパリ
ティエラー検出器（８）と４２０パリテイエラー検出器
（９）からの情報に従って、第１の制御メモリ（２）と
第２の制−メモリ（７Ｊの制御データのどちらを選ぶか
を決める画境回路、（１りはから出力される制御データ
のｌ１ｌＩｌのデータ線、Ｕ場は第２の制御メモリ（７
）から出力される制御データの第２のデータ婦、θ萄は
Ｍｌのバリティエ５−４８号線、Ｑ５１は第２のパリテ
ィエラー信号線、（ｌ＠は選択信号線である。縞４図は
この装置で使用する制御メモリ内のワード構成の例を示
したものである。
第２図に比べてワード長を１ピツト付加し、このビット
をパリティビットとしている。
をパリティビットとしている。
次にこの発明の動作について説明する。アドレスカウン
タ（１１は入力端子（４）を通じて供給されるクロック
に従ってカウントアツプし、アドレスが第１の制御メモ
リ（２）と第２の制御メモリ（７）に全く同じ状膳で供
給される。この両制御メモリは指定され几アドレスに従
って制御データを夫々５１１のデークＳα匈と第２のデ
ータ４！霞を通じて選択回路（１１）ＶＣ渡す。選択さ
れたどちらか一方の制御データは制御データ線（６）を
通じて被制御回ｗｌｒ＜３） ＶＣ供給される。また、
第１の制御メモリ（２）とｇ２の制御メモリ＋７３から
読み出され九夫々の制御データは４１のパリティエラー
検出器（８）と第２のパリティエラー検出器（９１にも
供給されており、常にパリティチェックを実行している
。もし、どちらかでパリテイエ２−が検知されるとＪｌ
又は第２のパリティエラー信号線Ｈ，（ｌりを通じて制
御データ選択のための論理回路四が新次な制御データ選
択信号を選択信号線菌を通じて選択器ｗ＆（Ｉｆ） Ｖ
Ｃ供給する。選択回路（ｌりで選択された制御データは
制御デーク線【６）を通じて被制御回路（３）に供給す
る。
タ（１１は入力端子（４）を通じて供給されるクロック
に従ってカウントアツプし、アドレスが第１の制御メモ
リ（２）と第２の制御メモリ（７）に全く同じ状膳で供
給される。この両制御メモリは指定され几アドレスに従
って制御データを夫々５１１のデークＳα匈と第２のデ
ータ４！霞を通じて選択回路（１１）ＶＣ渡す。選択さ
れたどちらか一方の制御データは制御データ線（６）を
通じて被制御回ｗｌｒ＜３） ＶＣ供給される。また、
第１の制御メモリ（２）とｇ２の制御メモリ＋７３から
読み出され九夫々の制御データは４１のパリティエラー
検出器（８）と第２のパリティエラー検出器（９１にも
供給されており、常にパリティチェックを実行している
。もし、どちらかでパリテイエ２−が検知されるとＪｌ
又は第２のパリティエラー信号線Ｈ，（ｌりを通じて制
御データ選択のための論理回路四が新次な制御データ選
択信号を選択信号線菌を通じて選択器ｗ＆（Ｉｆ） Ｖ
Ｃ供給する。選択回路（ｌりで選択された制御データは
制御デーク線【６）を通じて被制御回路（３）に供給す
る。
以上のようにこの発明によれば、メモリの誤シにより、
被制御回路が誤動作することを未然に防ぐことがり能と
’Ｊ Ｄ 、装置の信頼性が同上するという効果がある
。
被制御回路が誤動作することを未然に防ぐことがり能と
’Ｊ Ｄ 、装置の信頼性が同上するという効果がある
。
４１図は従来のメモリ制御装置を示すブロック図、第２
図は従来の制御メモリの構成を示す図である。また第３
ｉ：ＩＡはこの発明の一実施例をホすメモリ制御ｌｉＩ
装置のブロック図、第４図はこの発明で使用する制御メ
モリの構成を示す図である。 ｉｌ＋−・・アドレスカウンタ、（２）・・ｇｘＯ制呻
制子メモリ２１）−・微制御装置、（４１−・・クロッ
ク信号へカ端子、（５）・・・アドレス信号線、１６Ｊ
−・制御データ信号線、（７）・・・第２の制御メモリ
、（８Ｊ 、 （９１・・・パリティ検出器、四−選択
論理回路、（１リー・選択器、θ２．ＯＬ・・制御デー
ク信号線、Ｑ４１．Ｑ肴・・・パリティエラー信号線、
霞・・・選択信号線。 なお、図中同一符号は各々同−又は相当部分を示す。 代理人 葛 舒 信 −
図は従来の制御メモリの構成を示す図である。また第３
ｉ：ＩＡはこの発明の一実施例をホすメモリ制御ｌｉＩ
装置のブロック図、第４図はこの発明で使用する制御メ
モリの構成を示す図である。 ｉｌ＋−・・アドレスカウンタ、（２）・・ｇｘＯ制呻
制子メモリ２１）−・微制御装置、（４１−・・クロッ
ク信号へカ端子、（５）・・・アドレス信号線、１６Ｊ
−・制御データ信号線、（７）・・・第２の制御メモリ
、（８Ｊ 、 （９１・・・パリティ検出器、四−選択
論理回路、（１リー・選択器、θ２．ＯＬ・・制御デー
ク信号線、Ｑ４１．Ｑ肴・・・パリティエラー信号線、
霞・・・選択信号線。 なお、図中同一符号は各々同−又は相当部分を示す。 代理人 葛 舒 信 −
Claims (1)
- 周期的に４Ａｕ）返してメモリから読出される制御ワー
ドの情報により他の回路を制御する装ｍＶｃおいて、そ
の制御ワードに対応してパリティピットを設けて同じ番
地に記憶させ、その制御ワードが続出されるたびにパリ
ティチェックを行い、パリティエラーを検知したら、自
動的にもう一つの全く同じ情報が記憶され九制両メモリ
にスイッチすることにより、被制御回路の誤動作を防ぐ
ようにしたことを特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078826A JPS58194200A (ja) | 1982-05-08 | 1982-05-08 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078826A JPS58194200A (ja) | 1982-05-08 | 1982-05-08 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58194200A true JPS58194200A (ja) | 1983-11-12 |
Family
ID=13672631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078826A Pending JPS58194200A (ja) | 1982-05-08 | 1982-05-08 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58194200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0675797A (ja) * | 1985-08-12 | 1994-03-18 | British Gas Plc | パリティチェック回路 |
-
1982
- 1982-05-08 JP JP57078826A patent/JPS58194200A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0675797A (ja) * | 1985-08-12 | 1994-03-18 | British Gas Plc | パリティチェック回路 |
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