JPS58202620A - デジタルフイルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデジタルフィルタ回路に関する０従来、アナロ
グ信号を電子計算機等のデジタル回路で処理する場合、
アナログ信号に含まれる高周波成分（電源ノイズ、信号
路電磁的ノイズ、信号源そのものの物理的振動成分）は
、第１図に示すようにデジタル値に変換される前にアナ
ログフィルタ（Ａ／Ｆ　）に依って除去していた。そし
てこのＡ／Ｆ’には通常第２図（ト）０）に示すように
電気回路的に抵抗Ｒ２容量Ｃとで構成されるいわゆるロ
ウノ母スフィルタ（ＬＰＦ）が用いられる。

ところでＬＰＦは数学的には次式で示される伝達関数Ｆ
ｔ−持つｂ Ｆ（８）　＝１＋Ｔ、ｓ　　−・・・・・・・・・・・
・・・　（１）ただし、Ｓニラプラス演算子 Ｔ：１次遅れ時定数で Ｔ＝ＲＣ（ｓ＠ａ） 従ってＬＰＦの周波数特性は、抵抗Ｒの値を変えて、こ
れによる１次遅れ時定数を変化させることで得られる。

しかしながら、このような回路では、抵抗Ｒ２もしくは
容量Ｃの値が物理的制約で０〜ｏｏのすべての値をとる
ことができないのでｔこのＬＰ？（すなわちＡ／Ｆ　）
はその時定数をＯ−ωの任意の値とすることができない
という欠点がある。

本発明はこのような事情に鑑みて提案されたもので、簡
単な操作で０〜ωの任意の時定数をとることのできるデ
ジタルフィルタ回路を提供することを目的とし、１回目
のサンプリング入力Ｘｉと１−１回目の出力Ｙｉ−１と
の差ｘｌ　−ｙｉ−１を出力する減算器と、上記減算器
の出力にフィルタ係数α（０くαく１）を乗じてα（Ｘ
Ｉ　−Ｙｉ−１）を出力する乗算器と、上記乗算器の出
力α（Ｘｌ−Ｙｔ−１）と上記１−　ＩＤｏ　目ノ出力
Ｙｓ−ｔとを加算しＹｉ””Ｙｉ−１＋α（Ｘｓ−Ｙｌ
−１）を出力する加算器と、上記加算器の１−１回目の
出力Ｙｉ　−１を記憶しこれを上記減算器および上記加
算器にそれぞれ出力する記憶装置とを具えたことを特徴
とする。

本発明の一実施例を図面に：、、、ついて説明すると、
第３図は本発明に係るデジタルフィルタを具えたデジタ
ル処理回路を示すブロック線図、第４図は第３図のデジ
タルフィルタを示す部分拡大図、第５図は第４図のデジ
タルフィルタの応答を示す図である。

まず、第３図において、第１図に示した従来の回路と異
なる点は、アナログフィルタＡ／Ｆを取り除きアナログ
／デ・フタル変換器Ａ／Ｄの後段にデジタルフィルタＤ
／Ｆを置いた点であり、このデジタルフィルタＤ／Ｆで
は、後記するように、出力信号Ｘに対して（２）式の演
算を施すことによりフィルタ効果を発揮する。

Ｙｉ”Ｙｉ−１＋α（Ｘｔ　　Ｙｔ−１）　　・・・・
・・（２）ただし、Ｙ　：　Ｄ／Ｆの出力 Ｘ　：　Ｄ／Ｆの入力 α：フィルタ係数で０≦α≦１ の範囲とする。　　　　・ １：第１回目サンプリングを 示し、１−１はその前回の 値を示す。

次に、第４図に即いて、１は減算器、２は定数倍器、３
は加算器、４は記憶器である。

このような回路において、減算器１で第五回目の入力Ｘ
１と記憶器４からのＹｌ−１との減算が行なわれ、定数
倍器２では減算器１の出力（Ｘｌ−Ｙｔ−１）をセット
された数値（α）倍する。

加算器３では定数倍器２の出力α（ＸＩ　　Ｙｉ−１）
と記憶器４の出力Ｙｉ−１との加算を行ない、Ｙｌ−１
＋α（Ｘｓ　−Ｙｉ−１）を出力し１記憶器４は加算器
３の出力を記憶し次回の演算のときにこれを出力する。

電子計算器で上記Ｄ／Ｆの作用を行なうときは、（２）
式をそのままソフトウェアに組み込めば良い。

このような回路においては、（２）式を回路的に表わし
たものであるから（２）式と同一の作用を行ない、ステ
ップ入力に対する応答は、第５図に示すように、（３）
式の１次遅れ回路をＡ／Ｄ変換したものと一致する。

Ｆ’（８）＝’ｉ’７０π丁　・・・・・・・・・・・
・・・・　（３）１−α ただし、Ｔ′＝τ・−ｄ−・・・・・・・・・　（４）
Ｔ’：Ｄ／Ｆ時定数　　（ｍ＠ｃ） τ：サンプリング間隔（、、、） ５− α：（２）式のフィルタ係数 で同図においては、τ＝０．０５、サンプリングによる
むだ時間Ｌ　＝２である。

すなわち、（２）式で表わされるデジタルフィルタＤ７
’Ｆは、時定数Ｔ′なる１次遍れ回路と同一作用を行な
う。

このような回路によれば、１次遅れの作用があることが
明らかで、さきに第２図に示したアナログフィルタＡ／
ＦはＲ，Ｃによる党つ、４スフイルタＬＰＦの１次遅れ
回路であるので、デジタルフィルタＤ／Ｆはアナログフ
ィルタＡ／Ｆと同一の作用を行ない、第３図に示し念デ
ジタルフィルタＤ／Ｆによるアナレグ／デジタル回路は
第１図の従来のアナログフィルタＡ／Ｆを用いた回路と
同一のデジタル信号を得ることができる。

次に、アナログフィルタＡ／Ｆではその物理的制約から
１次遅れ時定数を０〜ｏｏの任意の値とすることができ
な−のに対し、デジタルフィルタＤ／Ｆは（４）式より
明らかなように、フィルタ係０〜ωの任意の値をとるこ
とができる。

さらに第４図に示すようなデジタルフィルタＤ／Ｆ回路
は高々ＩＣ数個で構成できるので費用はＲ，Ｃ回路に比
較しても高価にはなることはなく、デジタル処理回路の
計算機に（２）式のソフトウェアを組み込めば、高々数
行の命令語のみでこれを構成することができ、−切のハ
ードウェアは不要であるからコストダウンが可能である
。

要するに本発明によれば、１回目のサンプリング人力Ｘ
ｉと１−１回目の出力Ｙｉ　　１との差Ｘｉ　−ｙｌ−
１を出力する減算器と、上記減算器の出力にフィルタ係
数α（０くαく１）を乗じてα（Ｘｓ−Ｙｓ−１）を出
力する乗算器と、上記乗算器の出力α（Ｘｓ　−Ｙｉ−
１）と上記１−１回目の出力Ｙｉ−１とを加算しｙｌ＝
ｙｌ−１＋α（Ｘｔ−Ｙｓ−１）を出力する加算器と、
上記加算器の１−１回目の出力Ｙ１−１　を記憶しこれ
を上記減算器および上記加算器にそれぞれ出力する記憶
装置とを具えたことにより、高性能のデジタルフィルタ
回路を得るから本発明は産業上極めて有益なものである
。

【図面の簡単な説明】

第１図は公知のアナログ信号をデジタル信号に変換する
際の回路を示すブロック線図、第２図（ト）は第１図の
アナログフィルタＡ／Ｆを示す原理図、第２図０）はそ
のステップ応答を示す図、第３図は本発明によるデジタ
ルフィルタを具えたデジタル処理回路を示すプｐ、り線
図、第４図は第３図のデジタルフィルタを示す部分拡大
図、第５図は第４図のデジタルフィルタの応答を示す図
である。 １・・・減算器、２・・・定数倍器、３・・・加算器、
４・・・記憶器。

Claims (1)

【特許請求の範囲】
1. １回目のサンプリング入力Ｘｉと１−１回目の出力Ｙｉ
   　　１との差Ｘｉ　−Ｙｉ　−１を出力する減算器と、
   上記減算器の出力にフィルタ係数α（０くαく１）を乗
   じてα（Ｘｌ−Ｙｔ−１）　を出力する乗算器と、上記
   乗算器の出力αＣＸ５−Ｙｔ−１）と上記１−１回目の
   出力Ｙ１−１とを加算しＹｌ　＝Ｙ１−１＋α（Ｘｓ−
   Ｙｔ−１）を出力する加算器と、上記加算器の１−１回
   目の出力Ｙｌ−１を記憶しこれを上記減算器および上記
   加算器にそれぞれ出ジタルフィルタ回路。