JPS58217063A - プログラム・イベント・レコ−デイング多重管理処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明はプログラム・イベント・レコーディング多重管
理処理方式、特にプログラムの事象の監視に用いられる
プログラム・イベント・レコーディング（Ｐｒｏｇｒａ
ｍ　ＥｖｇｒＬｔ　Ｒｔｃｏｒｃｔｉｎｇ、　　以下Ｐ
ＥＲという）機構と多重仮想記憶とを有する計算機シス
テムにおいて、各仮想記憶空間毎に独立にＰＥＲによる
事象捕捉を可能としたプログラム・イベント・レコーデ
ィング多重管理処理方式に関するものである。

（２）技術の背景 一般に計算機システムが大型化するほど、それを稼働さ
せるためのオペレーティング・システム等のプログラム
の量も膨大となるため、開発段階におけるそれらのプロ
グラムのデバッグには、非常に多大な時間と労力とを要
している。そこで、中・大型電子計算機等においては、
プログラムのデバッグを容易にするためにＰＥＲ機構が
用いられている。

ＰＥＲ機構は、プログラムの事象監視のためのハードウ
ェア機構であって、例えば、分岐命令における分岐成功
、指定された主記憶領域からの命令の読み出し、指定さ
れた主記憶領域内の内容変更、指定された汎用レジスタ
内の内容変更等の、制御レジスタによって指定された事
象が発生すると、割込みを発生させるものである。

また、最近特に中・大型電子計算機においては、多様な
処理形態の同時並行処理に適した多重仮想記憶方式が多
く採用されている。

（３）従来技術と問題点 ＰＥＲは、ＣＰ　Ｕ　（Ｃｅｎｔｒａｌ　Ｐｒｏｔｙｔ
ｓｓｉｎｇ　Ｕｎｉｔ　）のいくつかの制御レジスタと
Ｐ　Ｓ　Ｗ　（ＰｒｏｇｒａｍＳｔａｔｕｓ　Ｗｏγｄ
）のＰＥＲ用に設けられたビットとの組合せで機能する
。これらの制御レジスタおよびＰＳＷは、ハードウェア
資源としてＣＰＵに１組しか存在しない。従って、ＰＥ
Ｒの機能を利用する場合、ＰＥＲの設定、事象の検出、
ＰＦＲの解除といった一連の処理を単位として排他制御
を行う必要がある。そのため、従来、複数の仮想記憶空
間において、それぞれ別に特定の事象を捕捉したいよう
な場合、１つの空間の処理が終るまで他の空間の事象を
監視することができないといった問題があった。

第１図は従来方式の問題点説明図、第２図はＰＥＲによ
る割込み条件説明図を示す。

第１図中、符号１１１″ｔ、ＣＰＵ、２はＰＳＷ、３は
第９制御レジスタ、４は第１０制御レジスタ、５は第１
１制御レジスタ、６−１および６−２は仮想記憶空間、
７−１および７−２はプログラム全表わす。

第１図において、ＰＳＷ２には特定されたプログラム事
象によってプログラム割込みを起こすかどうかのＰＥＲ
ビットが設けられている。第９制御レジスタ３は事象の
種別を特定するビットマスクが設定されるレジスタであ
り、第１０制御レジスタ４および第１１制御レジスタ５
は事象を監視するアドレス範囲を定めるレジスタである
。

例えば、仮想記憶空間６−１で動作するプログラム７−
１の実行によって、ある特定範囲からの命令読み出しが
行われたときに、その事象を検出して割込みを発生させ
たいとする。第１０制御レジスタ４にその範囲の開始ア
ドレスを設定し、第１１制御レジスタ５にその範囲の終
了アドレスを設定する。そして、第９制御レジスタ３の
命令読出し事象のイベント・マスク・ピットをオンにし
、ＰＳＷ２のＰＥＲビットをオンにすると、所望の事象
が発生したときに割込みが発生する。ここで、ＰＳＷ２
の内容は各プログラム毎に書き換えられるので、ＰＥＲ
ビットも個々のプログラム毎に設定可能でおる。しかし
、制御レジスタ３，４．５はＣＰＵ１に唯一であるので
、同時に他の仮想記憶空間６−２のプログラム７−２が
、異なる事象について検出を行おうとすると、制御レジ
スタ３゜４．５の使用が競合してしまうことになる。し
たがって、従来別の空間のプログラムであっても監視範
囲や事象の種別が異なると同時にプログラム事象を監視
することはできないという問題があった０ ％　に−ｑルチプロセッサ・システムにおいては、一般
にプログラムはどのＣＰＵ上で実行されるかが不明であ
るので、予めすべてのＣＰＵのＰＥＲ用制御レジスタ３
，４．５ｉ同じ内容に設定しておかなければならず、そ
のための排他制御によるオーバヘッドの弊害も大きかっ
た。

なお、ＰＥＲによる割込み条件について、第２図を参照
して説明する。第２図において、１０゛は分岐成功事象
検出回路、１１は命令読出し事象検出回路、１２は主記
憶更新事象検出回路、１３は汎用レジスタ更新事象検出
回路、１８−１および１８−２はオア回路、１９−１な
いし１９−６はアンド回路を表わす。

少なくともＰＥＲによる割込みが発生するためには、事
象検出回路１０，１１，１２．１３のいずれかで事象が
検知され、かつＰＳＷ２の拡張制御モードを示すＥＣビ
ットおよびＰＥＲピットがオンであることが必要とされ
る。また、各事象に対応した第９制御レジスタ３のマス
クビットがオンであることが必要とされ、特に命令読出
し事象および主記憶更新事象については、さらにアドレ
ス・チェック回路１６によって、現在アクセスされたア
ドレスを示すアドレス・レジスタ１５の内Ｉ芥が、第１
０制御レジスタ４の示す開始アドレスと第１１制御レジ
スタ５の示す終了アドレスとの間にあることが確認され
なければならない。また、汎用レジスタ更新事象の場合
には、レジスタ・チェック回路１４によって、第９制御
レジスタ３に指定された汎用レジスタであることがチェ
ックされることが条件となる。これらの条件が満足され
たときにアンド回路１９−２を経由して割込み要求信号
が割込発生回路１７に供給され、割込発生回路１７によ
ってプ四グラム割込みが発生させられる。

（４）発明の目的 本発明は上記問題点の解決を図シ、ＣＰＵに１つしかな
いＰＥＲのハードウェア資源を複数の仮想記憶空間にお
いて共用し、かつ独立に管理できる方式を提供し、異な
る空間のＰＥＲ事象監視を同時並行して行うことができ
るようにすることを目的としている。

（５）発明の構成 そのため、本発明のプログラム・イベント・レコーディ
ング多重管理処理方式は、ＣＰＵにプログラムの事象の
監視範囲を足める制御レジスタと監視されるべき事象に
対するマスクが設定される制御レジスタとをそなえ、ど
れらの事象監視用制御レジスタによって足められたプロ
グラムの事象が検知されたときに割込みを発生させるプ
ログラム・イベント・レコーディング機構をそなえると
ともに、多重仮想記憶を有する計算機システムにおいて
、各仮想記憶空間毎に上記事象監視用制御レジスタの内
容が格納される制御レジスタ用格納領域を設けるととも
に、上記制御レジスタ用格納領域に上記事象監視用制御
レジスタの内容が格納されている仮想記憶空間に、空間
の切替えを行う場合に、該制御レジスタ用格納領域に格
納されている内Ｗｋ読み出して上記事象監視用制御レジ
スタに設定する空間切替制御部をそなえ、上記各仮想記
憶空間毎に上記プログラム・イベント・レコーディング
機構が動作可能とされたことを特徴としている。以下図
面を参照しつつ実施例にもとづいて説明する。

（６）発明の実施例 第３図は本発明の一実施例構成を示す。

図中、符号工ないし７は第１図に対応し、２０は空間切
替制御部、２１−１ないし２１−３は空間制御ｉ、２２
−１ないし２２−３は第１制御レジスタ退避域、２３−
１ないし２３−３はＰＥＲ表示フラグ部、２４−１ない
し２４−３はＰＥＲ用の制御レジスタ格納域、２５−１
ないし２５−３はＰＥＲハンドラ出ロアロアドレス設定
部６−１および２６−２はＰＥＲ設定・解除処理部、２
７−１および２７−２はＰＥＲハンドラ、２８は第１制
御レジスタ、２９はセグメント・テーブルを表わす。

第３図において、空間切替制御部２０は、空間制御表２
１−１〜２１−３′ｉｋ管理し、各仮想記憶空間６−１
〜６−３を切替えることによって、ＣＰＵＩの資源を各
仮想記憶空間６−１〜６−３で動作するプログラム７−
１〜７−３にディスバッチする。第１制御レジスタ２８
はセグメント・テーブル２９の長さと先頭アドレスとを
保持するものである。空間切替制御部２０は、例えば仮
想記憶空間６−１から他の空間６−２に切替える場合に
は、第１制御レジスタ２８の内容を、空間制御表２１−
１の第１制御レジスタ退避域２２−１に退避し、空間制
御表２１−２の退避域２２−２の内容を新たに第１制御
レジスタ２８にセットして切替えるが、これらの切替え
については周知の技術であるので、詳しい説明を省略す
る。

空間制御表２１−１〜２１−３に設けられたＰＥＲ表示
フラグ部２３−１〜２３−３は、各仮想記憶空間６−１
〜６−３において、それぞれＰＥＨによるプログラム事
象の監視を行うか行わすイかを表示するものである。こ
れらのＰＥＲ表示フラグ部２３−１〜２３−３のフラグ
がオンであるときには、その空間がＰＥＲ機構を利用す
ることを示しており、オフであるときにはＰＥＲ機構全
利用しないことを示すようにされている。

ＰＥＲ制御レジスタ格納域２４−１〜２４−３は、ＰＥ
Ｒ機構が利用される場合に、各空間毎に第９制御レジス
タ３から第１１制御レジスタ５までの内容が、設定され
るものである。ＰＥＲ表示フラグ部２３−１〜２３−３
のフラグがオフであるときには、この内容は無効とされ
る。なお、どれらの格納域２４−１〜２４−３は、必ず
しも空間制御ｆｉ２１−１〜２１−３内に設けられる必
要はなく、例えば別の領域に設けられ、空間制御表２１
−１〜２１−３からポイントされるようにしてもよい。

ＰＥＲ設足・解除処理部２６−１゜２６−２は、それぞ
れ自分の空間制御表２１−１゜２１−２の格納域２６−
１．２６−２およびＰＥＲ表示フラグ部２３−１．２３
−２の値を設定するものである。

ＰＥＲハンドラ２７−１．２７−２は、指定したプログ
ラム事象が発生したときに制御が移行されて、例えばデ
バッグのためのメモリダンプ等、所望の処理を実行する
ものである。このＰＥＲハンドラ２７−１．２７−２の
先頭アドレスをＰＥＲハンドラ出ロアロアドレス設定域
２５．２５−２に予め設定しておくことにより、空間切
替制御部２０またはプログラム割込みのハンドラ（図示
省略）に認知されて制御移行が可能とされる。

例えば、仮想記憶空間６−１のプログラム７〜１につい
て、プログラム事象の監視を行いたいとする。ＰＥＲ設
定・解除処理部２６−１は、ＣＰＵ１の制御レジスタ３
，４．５を直接操作するのではなく、空間制御表２１−
１に設けられたＰＥＲ用制御レジスタ格納域２４−１に
、設定すべき第９制御レジスタ３、第１０制御レジスタ
４、第１１制御レジスタ５の内容を決定して格納する。

また、ＰＥＲ表示フラグ部２３−１のフラグをオンにす
るとともに、ＰＥＲハンドラ出ロアドレス設足域２５−
１にＰＥＲハンドラ２７−１の先頭アドレスを格納する
。なお、現空間６−１０ＰＥＲを直ちに設定・解除した
いときには、さらに制御レジスタ３，４．５’ｉ格納域
２４−１と同内容で操作する。

空間切替制御部２０は、空間を切替える場合には、新し
い空間制御表２１−１等を参照し、そのＰＥＲ表示フラ
グ部２３−１のフラグがオンになっているかどうかを判
定する。オンになっているときには、制御レジスタ格納
域２４−１の内容を１読み出し、第９制御レジスタ３、
第１０制御レジスタ４、第１１制御レジスタ５に設定す
る。ＰｇＲ表示フラグ部２３−１のフラグがオフである
場合には、上記制御レジスタ３，４．５をゼロクリアす
る。

Ｐ８Ｗ２のＰＥＲビットについては、従来通りＰＥＲを
使用するものが操作してよい。空間または空間内の各処
理部が切替わると、ＰＳＷ２の内容も退避・復旧される
ので、ＰＦｉＲビットの内容は各処理部毎に保持される
ことになる。

例えば、仮想記憶空間６−２におけるプログラム７−２
についても、空間６−１と同時並行して、異なる監視範
囲または異なる事象種別でプログラムの事象を監視した
いとする。ＰＥＲ設定・解除処理部２６−２は、同様に
ＰＥＲ表示フラグ部２３−２、制御レジスタ格納域２４
−２およびＰＥＲハンドラ出ロアドレス設足域２５−２
に所望の値を設定すればよい。空間が切替わって、空間
６−２における動作が開始されるときには、空間切替制
御部２０によって、ＣＰＵＩの制御レジスタ３，４．５
への設定が外されることになる。

従って、ＣＰＵ１に唯一のＰＥＲ機構を各空間毎に独立
して利用することができるようになる。

ＰＥＲを解除する場合には、ＰＥＲ表示フラグ部２３−
２のフラグをオフにすればよい。

以上、単一のＣＰＵの場合を説明したが、特にマルチプ
ロセッサーシステムにおいては、各々のＣＰＵで異なる
仮想記憶空間の異なるプログラム事象を監視できること
は言うまでもない。

（７）発明の効果 以上説明した如く本発明によれば、異なる仮想記憶空間
毎にＰＥＲ資源を独立に同時並行して使用できるように
なる。従って、複数空間のＰＥＲ事象捕捉に要する時間
が大幅に減少する。さらに、ＰＥＲ機構を使用するもの
は、排他制御を意識する必要がなく、簡易に利用できる
ようになる。

【図面の簡単な説明】

第１図は従来方式の問題点説明図、第２図はＰＥＲによ
る割込み条件説明図、第３図は本発明の一実施例構成を
示す。 図中、１はＣＰＵ、２はＰＳＷ、３ないし５は制御レジ
スタ、６−１ないし６−３は仮想記憶空間、２０は空間
切替制御部、２１−１ないし２１−３は空間制御表、２
３−１ないし２３−３はＰＥＲ表示フラグ部、２４−１
ないし２４−３は制御レジスタ格納域、２６−１および
２６−２はＰＥＲ設足・解除処理部を表わす。 特許出願人　富士通株式会社

Claims (1)

【特許請求の範囲】
1. Ｃ’　Ｐ　Ｕにプログラムの事象の監視範囲を定める制
   御レジスタと監視されるべき事象に対するマスクが設定
   される制御レジスタとをそなえ、これらの事象監視用制
   御レジスタによって足められたプログラムの事象が検知
   されたときに割込みを発生させるプログラム・イベント
   ・レコーディング機構をそなえるとともに、多重仮想記
   憶を有する計算機システムにおいて、各仮想記憶空間毎
   に上記事象監視用制御レジスタの内容が格納される制御
   レジスタ用格納領域を設けるとともに、上記制御レジス
   タ用格納領域に上記事象監視用制御レジスタの内容が格
   納されている仮想記憶空間に、空間の切替えを行う場合
   に、該制御レジスタ用格納領域に格納されている内容を
   読み出して上記事象監視用制御レジスタに設定する空間
   切替制御部をそなえ、上記各仮想記憶空間毎に上記プロ
   グラム・イベント・レコーディング機構が動作可能とさ
   れたことを特徴とするプログラム・イベント・レコーデ
   ィング多重管理処理方式。