JPS5823390A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はデータの電気的消去が可能なプログラマブル
ＲＯＭに好適な半導体記憶装置に関する。

ＥＰ−ＲＯＭ（ｇｒａｓａｌｌＩｌ＠Ｐｒｏｇｒａｍａ
ｋ＋ｌｓ　−ＲＯＭ　）は製造後にデータの書き込みあ
るいは消去が可能であ）、これを大きく別けると紫外線
消去部のものと電気的消去型のものの２一つになる。仁
のうち紫外線消去型のＩＰ−ｆｔＯＭ　Ｆｌ、１つのメ
モリーセルを１つのトランジスタで構成することができ
るために本集積化が可能であシ、現在までに３２にピッ
トおよび６４にビットの集積度を持つものが開発されて
いる。しかしながらこの紫外線消去型のものは紫外線を
通すノ譬ツケージを必要とするため、価格が高価となる
。一方、電気的消去型のものは（これを特にＩ２Ｐ−Ｒ
ＯＭ　（Ｉｌｅｅｔｒｉｃ−ａｌｌｙ　Ｗｒａｓａｂｌ
＠Ｐ−ＲＯＭ）と称する）、１つのメモリーセルを最低
２つのトランジスタで構成するために、集積度をあまシ
高くすることはできず、現在までに１６にビットの集積
度を持つものまでしか発表されていない。しかしこの電
気的消去型のものは／４１ケージとして安価なプラスチ
ックが使用可能なため、製造コストを低くすることがで
きるという利点をもっている。

このうちＭ１図は、１９８０年２７ｉ　％ｌ５８０Ｃに
おいて発表された、１つのメモリーセルを２つのトラン
ジスタで構成した従来のＥ２１’　−ＲＯＭの１つのメ
モリーセル部分を示す構成図である・図Ｖこおいて１は
ディジット線、２は選択線、３はデータグログラム巌で
あり、ディジット線１と接地電位点との間には、ビット
選択用のＭＯ８トランジスタ４とデータ記憶用でコント
ロールｒ−）とフローティングｒ−）を持つ二重ｒ　−
ト型のＭＯＳ　）ランゾスタ５とが直列接続されている
。そして上記一方のＭＯＳ　）ランジスタ４のｒ−トは
上記選択線２に接続され、他方のＭＯ８トランジスタ５
の；ントロールｒ−１は上記データ！四グラム％Ｊに接
続される。

このような構成でなる従来のＥ”Ｐ　−ＲＯＭには次の
ような欠点がある。

■　第１図から明らかなように、１つのメモリーセルを
２つのトランジスタによって構成しているため、紫外線
消去型のものに比較して素子叙は２倍、集積度は号とな
シ、集積化するには不利である。

■　データの書込みおよび消去の際に正負内極性の電圧
が必要であシ、印刷配線板等に実装し九場合、電気的に
データの書き換えを行なうために絋、正負内極性の電源
が必要である・■　ワード単位、全ビット単位で同時に
データを消去するのが困難である・ ■　短時間で全ビットのデータが消去するのが困難であ
る。

■　５１ｋＰルト単一電源でデータを消去することが不
可能である。

本発明は上記実情に鑑みてなされたもので、上記のよう
な欠点を除去できるものであ〕ながら、データ消去を嵐
好に行なうことができしかもデータの書き込み状態を定
量的に検出できる半導体記憶装置を提供しようとする４
のである。

Ｌノ下図面を参照してこの発明の一実施例を説明する。

第２図（ａ）ないしくａ）紘この発明の第１の実施例の
メそリーセルの構成を示す亀のであ択メモリーセル４ビ
゛ット分のみが示されている。

このうち第２図軸）は／４ターン平面図、篤２図（ｂ）
は同図（ａ）の１−■′線に沿う構造断面図、１ｍ２図
−（ｅ）は同図（ａ）のｕ　−ｕ’線に沿う構造断面図
、第２図（ｄ）は同図（ａ）の■−ｖ線に沿う構造断面
図である。

第２図において１１はＰ型シリ；ンからなる半導体基板
であシ、この基板１１の表面にはｒ−ト絶縁膜１１ｍ　
、Ｉｌｂ　、ＩＪ＠ｅ　１２ｄが一定の間隔でＸＹママ
トリクス状配置形成されている。警らに上記基板ＩＪの
表面には、図中上下方肉に隣り合う各２箇所のｒ−）絶
＊膜ＪｊａとＩｌｅ、１１ｂと１２４を対とし、とのｒ
−ト絶縁膜対相互間に鉱フィールド絶Ｉｌｋ膜１３が形
成されている。ま九このフィールド絶縁＄１１１１上に
杜、ＰあるいはＡ烏を含むポリシコンからなる第１層目
の導電体層１４が形成されている。さらに上記各ｒ−）
絶縁膜１２ａ。

１２ｂ＝Ｊ２ｏ、１１６上にはポリシリコンからなる第
２層目の導電体Ｆ＠ｌｌ＆、１５ｂ。

１５　＠ｌ　Ｉ　Ｊ　ｄそれぞれが互いに分離して形成
されている・そして図中第１層目の導電体層１４に対し
て左側に位置している２箇所の第２−目の導電体層ＩＳ
ｍ＊１５ｅの各右側端部は、絶縁膜１６を介して上記第
１層目の導電体層１４の左側端部と京なシ合っている。

また導電体層Ｊ４に対して右仙に位置している２箇所の
納２層目の導電体層Ｊ６ｂｅｌ１４の各左１１１端部は
、上記絶縁７７４１６を介して導電体層１４の右仙１端
部と重なシ合っている＠さらにまた図中左右の方向に隣
υ合う第２層目の導電体層１５ａ。

Ｊｊｂ上には、これを覆うように絶縁膜Ｊ１を介し７て
、この両導電体層１１＊、Ｊｌｂとほぼ同じ幅に設定さ
れたポリシリ；ンからなる第３層目の導電体層１８ムが
形成されると共に、これと同様に図中左右の方向に隣）
合う鯖２層目の導電体層ｊ５＠、１５ｄ上にはヒれを覆
うように、上記絶縁膜１１を介して、ヒの両導一体１９
４１５　ｃ　＃　１　ｊ　ｄとほぼ同じ幅に設定された
ポリシリコンからなるもう１つの第８層目の導電体層７
８Ｂが形成されている□、そしてまた、図中上下方向に
隣り合う２箇所のｒ−）絶縁膜１２１とＪ２ｃとの間の
基板１１の表面領域には、Ｎ＋型型半体体層１９ム形成
され、これと同様に２箇所のｒ−）絶縁膜ＪＪｂとＪＪ
ｄとの間の基板１１の表面領域には、Ｎ＋型型半体体層
１９Ｂ形成されている。さらに各ｒ−）絶縁膜ｚｘ＊ａ
１ｘｂ、ｓｘｃ、ｉｘａに対して、上記Ｎ＋型半導体層
１９ムあるいは１９Ｂ形成儒とは反対側の基板１１の表
面領域には、連続したＮ＋截半導体層７９Ｃが形成され
ている。壕九上配第３層目の導電体層１８Ａ、ＪＩＢ上
には。

絶縁膜２０を介してｈｔからなる第４層目の導電体層２
１人、２１Ｂが形成されていて、このうち一方の導電体
層２１人と前記Ｎ＋型型半体体層ｆｊＬと一！Ｉｆ：２
ンタクトホール２２ムによって接続され、他方の導電体
層ＪＪＢと岐記Ｎ＋型半導体層１９Ｂとがもう１つのコ
ンタクトホールＪＪＨによって接続されている。そして
前記ｒ型半導体層１９ｃは基準電位点たとえば接地電位
点に接続されている。

また第２図（ａ）において記号ＡＢＣＤを付して示す破
線で囲こまれた領域はこの半導体記憶装置のｌビ、部分
のメモリーセルを示し、このメモリーセルは第２図（ｂ
）から明らかなように、第２１＠目の導電体層１５をツ
四−ティングｒ−）（浮遊ダート）、第３層目の導電体
層Ｊ８を＝ントロールｒ−ト（制御ｒ−））、第１層目
の導電体層Ｊ４をイレースｒ−ト（消去ダート）、Ｎ＋
型型半体体層１９ムドレイン、Ｎ＋型半導体層Ｊ９Ｃを
ソースとするＭＯＢ　）　ｊンゾスタからｓ成され、さ
らに第２図（ｂ）に示す２ビ、部分をみた場合、上記コ
ントロールゲートとイレースｒ−トはそれぞれ共通であ
シ、イレーズｒ−）に関して左右対称に構成され九一対
のＭＯＢ　）ランジスタから構成されている。そして上
記；ントロールｆ−）は絶縁膜を介して半導体基板１１
上に設けられ、またフローティングｆｆ−）とイレーズ
ｒ−）は上記コントロールＣ−）と＆板１１によって挾
まれた絶縁膜内に並設された構成となっている。またイ
レースｒ−トはフィールド絶縁膜Ｊｓ上に形成されてい
るため、各フローティングｆｆ−）とイレースｒ−トと
の富なり合っている部分はフィールド領域内に存在する
ことになる。さらに第２図（ｂ）に示すように、上起重
なシ合っている部分において、第２層目の導電体層１５
すなわちフローティングｒ−）が、第１層目の導電体層
１４すなわちイレーズｒ−）の上部に位置し、基板１１
と導電体層１４との間の距離が基板１１と導電体層Ｉ５
との間の距離より４短かくなっている。

第３図は上記第２図に示す半導体記憶装置の郷価回路図
である。図において３１．３：Ｉは妨記第４層目の導電
体層；ｌＩｋ、１１Ｂからなるディジ、ト紐、３３．３
４は紡記第１層目の導電体層１４が延長されて形成され
た消去縁、３５・Ｓ６は前記第３層目の導電体層１８ｋ
・ＪＯＢが延長されて形成された選択ＩＩ（行ＩＭ）で
ある、ｔたＭ１〜Ｍ４はメモリーセルであり、各メモリ
ー竜ルはコントｐ−ルｒ−トＣＧ、フｐ−ティングｆｆ
−）Ｆ’Ｇ１イレースｒ−）ＫＧ。

ドレインＤおよびソースＳから構成され、メモリーセル
Ｍｌ、ＭｌのドレインＤは上記一方のディジット線３１
に、メモリーセルＭ８・Ｗｉ４のドレインＤは他方のデ
ィジｙ　）　ｆ＃１３　Ｊに、そしてすべてのメモリー
セルのソースＳは接地電位点にそれぞれ接続されるφ 次に上記第３図に示す等価回路を用いて、この発明の半
導体記憶装置の作用を説明する。い゛ま第３図中のメモ
リーセルＭ１に注目すると、初ルｊ状愈ではこのメそリ
ーセルＭノのフローティングｒ−トＦｊには電子が注入
されておらず、そのしきい電圧ｖＴＨは低い状態になっ
ている。

このメモリーセルＭ１にデータを書き込む場合には、選
択線３５に正極性の高電圧たとえは十２０メルトを、デ
ィジット線Ｓ１に正極性の高電圧たとえば＋２０Ｉルト
をそれぞれ印加することによジ、メそリーセルＭＪのソ
ースＳからドレインＤに向って熱電子の流れが生じ、ソ
ース・ドレイン間すなわちチャネル領域からこの熱電子
がフローティングｐ−）ＦＧに注入される。これによっ
てこのメモリーセルＭＪのしきい電圧ｖＴｌＫが上昇す
る。なおこのデータ書き込み時、消去縁３３には高電圧
たとえば＋２０、ドルトの／４ルスを印加するか、ある
いは＋５？ルト、０−ルトの直流電圧を印加してもよい
し、あるいは開放にしてもよい。

次にこのメモリーセルＭ１からデータを読み出す場合に
は、選択線３５が選択されてメモリーセルＭ１のコント
ロールｒ−）ＣＧに高レベル信号（＋５？ルト）が印加
される・この高レベル信号が印加場れた時、しきい電圧
ｖ１が低くければ、このメモリーセルＭ１はオンし、一
方のディジｙ　ト？？１１ｓ　ＪからメモリーセルＭノ
を通シ接地電位点に向って電流が流れる。一方。

上記高レベル信号が印加された時、しきい電圧ｖＴＭが
高ければ、このメモリーセルＭｌｌ−Ｊオフとなシミ流
は流れない、この時、メモリーセルＭノを介して電流が
流れる状態を論理“ｌ”レベル、′＃ｔＮ１．が流れな
い状態を論理′″０″０″レベルば、この装置は記憶装
置として使用することができる。また７ａ−ティングｒ
−トＦＧはｉｒｉ／記したように、その周囲を絶縁膜に
よって取り囲こまれ他とは絶縁分離されているので。

ここにいった−ん注入された電子は通常の使用状態にお
いては外に逃げることができず、したがってデータネ揮
発性の配憶装置として使用することがで話る。

また一度書き込まれたデータを消去する場合には、選択
線３５およびディジット線３１それぞれを０１Ｎルトに
設定し、消去線３ｓに高電圧たとえば＋４０．ｒルトの
ノ譬ルス電圧を印加する。

このような電圧を印加することにより、メモリーセルＭ
１のフローティングｆ−）ＰＧとイレースｆ−トＥＧと
の間にフィールドエミ、シ謬ン（電界放出）が生じて、
いｔまでフレーティングｒ−）ＦＧに蓄積されていた電
子がイレースグートＥＧおよび消去ＷＳＳを介して外部
に流出される・この結果、このメモリーセルＭ１のしき
い電圧ｖ８は、初期状態と同様に低い状態に戻る。

このように上記実施例の半導体記憶装置では、通常の二
重ｆ−）型のＭＯ８）ッンジスタのフ關−ティングｒ−
１に対してイレースｆ−）を並設して１ビット分のメモ
リ埼ルを構成するようにしたので、次のような種々の効
果を得ることができる。

■　１つのメそり一セルを１つのトランジスタで構成す
ることができ、しかもデータの電気的旧云が行なえる・
したがって電気的消去型のＮ　Ｐ　−ＲＯＭとして紫外
ｌＩ！Ｉ消去型と同程駅の集積度をもつ４のが実現でき
る・また・９．ケージとして安価なグラスチックのもの
が使用できるため低コストである。

■　データの誉き込み、消去および読み出しを単一極性
の電源で行なう仁とができる。すなわち、例えば書き込
み時には＋２０＆ルト、消去時には＋４０ｓルト、読み
出し時には＋５−ルトの正極性の電源があれはよく、ま
た＋５がルトの電圧から昇圧回路によって＋２０メルト
、＋４０−ルトを得るようにすれば電源は＋５Ｎルトの
一つで済ませることもできる。したがって印刷配線板岬
に実装した状態でデータの書き込み、消去および読み出
しが可能である。

（リ　ビット選択用のトランジスタがないので、ワード
単位、全ビット単位で同時にデータを消去することがで
きる。

■　データ消去の際フィールドエ（、シｌンを利用して
いるので、短時間で消去が可能である、（う）　３層の
Ｉリシリプン構造を形成するのみで他の７０セスを必要
としないので、通常のシリコ７’ｙ’−）グロセスを用
いて製造が可能である・次に第２図に示すこの発明に係
る半導体記憶装置を製造するための製造方法の一例を、
第４図（、）ないしく、）に示すパターン平面図および
９５図（ａ）ないしくｅ）に示すそれらのＩ　−１’線
に沿う断面図を用いて説明する。まず、第４図（ａ）お
よび９５図（−に示すように１　Ｐ型シリコンからなる
半導体基板１１の表面に光触刻法によシ絶縁膜を１μｍ
成長させてフィールド絶縁膜１　Ｂ　、　１　Ｂ’をｗ
ｉ−ｓｔシ、さらに第４図（ａ）中の斜線を付した領域
にＰＴｏるいはＡＩをインノランテーシ冒ン法あるいは
拡散法によって拡散し、ＮＷ半導体層１９０′を形成す
る。上記拡散終了後、上記フィールド絶縁膜Ｉ　Ｓ　、
　Ｊ　Ｊ’形成領域以外の領域の基板１１１１面を露出
させ後、ζこに熱酸化法によって１００ＯＸ〜２０００
にと比較的膜厚の薄い酸化膜を形成して、前記ｆｆ−）
絶縁膜Ｉ２を形成する。次に基板１１の全体に６ｏｏｏ
１の厚みのポリシリコンを成長させ、これＫＰあるいは
ムーをドーピングした後、光触刻法によって第４図（ｂ
）の１ｉ！線領域に第１層目の導電体層１４を形成する
。ここで隣シ合５２イールド絶縁ＭｉＪｓ’上には上記
Ｓｔ層目の導電体Ｎｒａを形成していない例を示してい
るが、これは必要に応じて形成してもよい。次に上記第
１１ｉ１目の導電体層形成後、第４図（ｏ）および第５
図（、）に示すように、熱酸化法によって５００Ｘの厚
δの絶縁膜１６を成長させ、さらにこれに続いてＣＶＩ
）法により５ｏｏｏｌの厚さのポリシリコン膜を成長さ
せ、これを光触刻法を適用してフ四−ティングｙ　−ト
としての第２層目の導電体層１　ｊ　＠　＋　１５　ｂ
　＋１５ｅ・Ｉｌｄを形成する。ヒこで第５図（６）に
は、図から明らかなように、フローディングダートとな
る導電体層１５＆＊１６ｂのフィールド絶縁１！ＩＺＳ
上に帖在する一方側の端部のみが絶縁＠１６を介してａ
ｔ層目の導電体層１４と少なくとも一部が菫なシ合う例
を示した。そして導電体層１５．１・Ｊｊｂの他端につ
いては導電体層１４と京な９合っていない＊７Ｗ−ティ
ングｒ−）形成後、＃１４図（ａ）および第５図（ｄ）
に示すように、熱酸化法によって１０００〜２０００Ｘ
　ｖ）厚さの絶１１１ｋＭ１１を形成し、その上にポリ
シリコンを堆積形成し、これに光触刻法を適用して；ン
トロールｒ−トとなる第３層目の導電体層Ｊ８に、１８
Ｂを形成すると同時に第２層目の導電体層１５＊、１５
ｂ、ＩＳｄ、ＩＳｄをセルファラインによ層形成する。

次に第４図（・）中の斜線を付した領域にＰあるいはＡ
ｓを拡散してＮ＋型型環導体層１９．１９Ｂ、１９Ｃを
形成する。さらに第４図（・）および第５図（・）に示
すように、基板１１全体に絶縁膜２０およびＭ膜を連続
して堆積形成し、このＡｔｌ［Ｋ光触刻法を適用して第
４１１目の導電体層２１１．２１Ｂを形成すると共に、
コンタクト一部分Ｊ　Ｊ　Ａ　、　２ＪＢによって上記
Ｎ＋型半導体ｌＩｙム、１９Ｂそれぞれと接続すること
によ）この半導体記憶装置は完成する。

第６図（１１）ないしくｅ）はこの発明の第２の実施例
のメモリーセルの構成を示すものであシ、第６区（ａ）
　辻Ａターン平面図、第６図（ｂ）は同図（畠）の！−
■′線に沿う構造断面図、第６図（ｃ）は同図（ａ）の
ト１１紛に沿う構造断面図である・ 第６図において１１１はＰ型シリコンからなる半導体基
板であシ、この基板１１１０表面にはｒ−）絶縁９１１
２ｍ　〜１１２１が一定の間隔でＸＹマ）　ＩＪクス状
に配置形成されている。

さらに上記基板ＪＪＪの表面には、図中上下方向に隣シ
合う各箇所のｆｆ−）絶縁膜１１２１と１１２ｄ、１１
２ｂと１１２＠、１１２ｃと１１２ｆｔ一対とし、この
ｒ−）絶縁膜対相互間にはフィールドｉＰ！、轍膜１１
３　、１１３’が形成されている。また上記Ｉｌｌ所の
フィールド絶縁膜１１３上には、Ｐあるいはム膳を含む
ポリシリコン力・らなる紺１層目の導電体層１１４が形
成されている。さらに上ｌ各ダート絶縁膜１１：１１ｈ
〜１１２１上には、ポリシリコンからなる第２１−目の
導電体層ＪＪ５ａ〜１１Ｂ！それぞれが互いに分離して
形成されている。そして図中第１−目の４電体＠ＩＪ４
に対して左側に位置している２箇所の第２ｉｉ１目の導
電体層１１１ｂ。

ＪＪ５・の各右側端部は、絶縁！ａｘ　ｓ　ｇを介して
上記第１層目の導電体＠Ｊ　１４の右側端部と電な）合
っている。ま良導電体層１１４に対して右側に位置して
いる２箇所の＠２１１１目の導電体Ｉ−ノ１５ｍ、１１
６１の各左側端部は、上記絶縁膜１１６を介して導電体
層１１４の右＠端部と菫なシ合っている。さらにま九図
中左右の方向にＳ９合う第２１１目の導電体層１１５ａ
・１Ｊ５ｂ、１１５０上には、とれを覆うように絶縁膜
１１１を介して、これら各導電体層１１６　ａ　ｔ１１
５ｂ、１１Ｍ＠とほぼ同じ幅に設定され九ポリシリコン
からなる第ａｌｌ目の導電体層１１８ムが形成されると
共に、これと同様に図中左右の方向に隣夛合５第２層目
の導電体層１１５４゜１１５・、１１Ｓｔ上には、これ
を覆うように上記絶縁膜１１７を介して、これら各導電
体層１１５ａ、１１５・、１１５ｔとほぼ同じ幅に設定
されたポリシリコンからなるもう１つの第３層目の導電
体層１１８Ｂが形成されている。そしてまた、図中上下
方向に隣シ合う２箇所のダート絶縁膜１１２ａと１１２
ｄとの間の基板１１１０表面領域にはＮ＋　ｍ半導体層
１１９Ａが形成され、また２箇所のｒ−）絶縁膜１１２
ｂと１１２・との間の基板１１１の表面領域にはＮ＋型
型半体体層１１９Ｂ、同様に２箇所のｒ−）絶縁膜１１
２ｃと１１２・との間の基板１１１０表面領域にはＮ盤
半導体層１１９Ｃが形成されている。さらに各ｒ−）絶
縁膜１１２ａ〜１１２ｍに対して、上記Ｎ［半導体層１
１９Ａ・１・・・１’ｓｍ、ｚ１ｅｃ形成側とは反対側
の基板１１１の表面領域には、連続したＮ＋型牛導体層
１１９Ｄが形成されている。ま九上記第３層目の導電体
層１１１１ム、１１８Ｂ上には、絶縁ｗＡｚｘｏを介し
て態からなる配線層１２１人、１２１Ｂ、１：１１ｃ、
１１１１Ｄが形成されていて、このうち１つの配線層１
ｊｌｌＡとＩＩＩ記Ｎ＋型半導体＠１１９ムとがコンタ
クトホール１２１１ムによって接続され、配線＠ＪＪＪ
ＢとＮ＋＋半導体−１１９Ｂとが＝ンタクトホール１２
２Ｂによって接続され、配線層Ｊ：ＩｊＣと紡記第ｌＦ
＠目の導電体層１１４とがコンタクトホール１２２Ｃに
よって接続され、また配線−１２１ＤとＮ＋型半導体＠
Ｉ　Ｊ　９Ｃとが＝ンタクトホール１２ｊｌＤによって
接続されている。そして帥記Ｍ半導体１１Ｊ　ｓ　ｓＤ
は基準電位点たとえば接地電位点に接続されている・ ま九第６図（ａ）において信号ムＢＣＤを付して示す破
線で囲むまれた領域はこの半導体記憶鋏皺の１ビット分
のメそリーセルを示し、このメモリーセルは第２Ｎ目の
導電体＄１１５をフローティングｒ−）（浮遊ｒ−））
、第３層目の導電体−１１８をコント■−ルｒ−）（制
御ｒ−・ト）、第１１曽目の導電体層１１４をイレース
ｒ−ト（消去ダート）、Ｎ＋型型半体体層１１９Ｂドレ
イン、Ｎ＋型半導体階Ｊ　１　ｊＤをソースとするＭ０
Ｂトランジスタから構成され、さらＦＣ＄６図（ｂ）に
示す２ビット分をみた場合、上記コント冒−ルｒ−トと
イレーズｒ−）はそれぞれ共通でアシ、イレーズｒ−）
に関して左右対称に構成され九一対のＭＯＢ　）ランジ
スタから構成されている。そして上記コント日−ルゲー
トは絶縁膜を介して半導体基板１１ノ上に設けられ、ま
た７０−チイ／グｆｆ−）とイレー、Ｘｒ−）は上記フ
ントーールｆ−）と基板ｚｘｚＫよって挾まれ九絶縁換
内に並設された構成となっている。また、イレーズｒ−
）はフィールド絶縁膜ＪＪＪ上に形成されているため、
各フローティングｒ−）とイレースグートとの重な９合
っている部分はフィールド領域内に存在することになる
。さらに第６　ｍｌ（ｂ）に示すようＫ、上記重なシ合
っている部分において、第２Ｎ目の導電体層１１５すな
わちフローティン〆ｒ−）が、第１−目の導電体＠Ｊｒ
ｉすなわちイレースｒ−）の上記に位置し、基板１１１
と導電体層１１４との間の距離が基板１１１と導電体ｑ
ｊＪＩｌとの間の距離よシも短−かくなっている、ｔた
第６図（ａ）から明らかなように、前記第１ｊｌｌ□導
電体＠１１４は４ビｌトのメ峰す−セルに対してｌ箇所
だけ設けられ、この各１箇所の導電体層Ｊ’１４は１箇
所のコンタクトホール１２１Ｃで前記配＠９１２１Ｃと
接続されている。

上記第６図に示す半導体記憶装置の畔価回路図は前記＃
！３図に示すものと同様であシ、その作用も同様である
ので説明は省略する。

また上記実施例の半導体記憶装置で杜前記実施例装置の
もっ■〜■の効果の他に１次の■〜■の効果も得ること
ができる。

■　イレースｒ−）（第１智目の導電体ＩＩ）１１４を
構成するポリシリ；ンによって配線をするのではなく、
ｍからなる配’ＩＩＡＷａｌｌｌＣによって消去線を配
線形成するようにしたので、とのｌ−夫繕と基板との藺
の絶縁膜の厚さを比較的厚くすることができ、し九がっ
てｔ角去巌に高い電圧を印加してもリークが発生するこ
とはない。

■　イレースｒ−）と配線＠１ｚｉｃとを接続するコン
タクト、ホールは、メモリーセル４ビＶトに１ｇ所設け
ればよいので、１ビツト蟲夛のコンタクト数はｌ／４で
あシ高集積化が可能である。

■　データ書き込み時には熱電子の注入を、消去時には
フィールドエミッシ曹／をそれぞれ利用スるため、７０
−チイングｆ−）の周囲の絶縁膜は比較的厚いものが使
用でき、不揮発特性すなわちデータ保持特性は良好とな
る。

次に第６図に示すこの発明に係る半導体記憶装置を製造
する丸めの製造方法の一例を、第７図（ａ）ないしく・
）に示す／４ターン平面図および第８図（、）ないしく
・）に示すそれらのｌ　−１’線に沿う断面図を用いて
説明する・、まず、第７図（ａ）および第８図（ａ）に
示すように、Ｐ型シリーンからなる半導体基板１１１０
表面に光触刻法によル絶縁膜を１μｍ成長させてフィー
ルド絶縁１１１ＪＪＪ。

ＩＪ３’ｆ形成する。なおこのとき、フィールド絶縁膜
１１Ｂ・ＪＪ／間には膜厚の薄い絶縁膜１２３が形成さ
れている０次に基板１１１の全面に６０００Ｘの厚みに
ポリシリコンを成長させ、これにＰあるいはＡｓをドー
ピングした後、先触＾Ｕ法によって第７図（ｂ）中装置
で示すように上記１箇所のフィールド絶縁膜１１Ｂ上に
第１層目の導電体層ＪＪ４を形成する。ここで隣シ合う
フィールド絶縁ＭｉＡｚｘｓ’上には上記導電体層１１
４を形成していない例を示しているが、これば必要に応
じて形成してもよい０次に第１層目の導電体層１１４形
成後、第７図（ｅ）および第８図（（＋）に示すように
、熱酸化法によって５００Ｘの犀さの酸化膜を成長させ
て前記ｒ−）絶縁膜ＩＪ２ｈ　〜１１２！および絶縁＠
１１６を形成し、さらにこれに続いてＣＶＤ法によ、９
５０００χの厚さにポリシリコンを成長させ、これを光
触刻法を適用してフローティングｒ−トとしての第２１
−目の導電体＠　１１５　ｍ　−１１Ｊ　ｆを形成する
。ここで第８図（、）には、図から明らかなように、７
ｍ−ティングｆ−）となる導電体層１１１ｉｂ、１１５
＠のフィールド絶縁膜１１Ｂ上に延在する一方側の端部
のみが絶縁膜１１ｇを介して第１層目の導電体＃１１４
と少なくとも一部が重なシ合う例を示した。そして導電
体層１１　ｌ　ｂ　＊　ｊ　１５　ｅの他端については
導電体１ｉｌｉ１１４と重なシ合っていない。フローテ
ィングＰ−）形成後は、第７図（ｄ）および嬉８図（ｄ
）に示すように、熱酸化法によってｔｏｏｏ１〜２ｏｏ
ｏ１の厚さの絶ｅｌｌ＆１１ｆｌを形成し、その上にポ
リシリコンを堆積形成し、これに光触刻法を適用してコ
ントロールｒ−）となる第３１１目の導電体層１１８Ａ
、Ｊ１８Ｂを形成すると同時に第２層目の導電体層１１
５＊〜１１５ｆをセルファティンによ層形成する。次に
第７図（、）中の斜線を付した領域にＰＴｏるいはＡ−
を拡散してドレインとなるＮ＋型半導体＠Ｉ　Ｊ　５１
Ａ　。

１１９Ｂ、１１９ｃおよびソースとなる虻１半導体＄１
１９８それぞれ形成する。さらに第７図（、）および第
８図（・）に示すように、基板１１１全体に絶縁膜１２
０およびＭ膜を連続して堆積形成し、とのＭ膜に元触刻
法を適用して配線−１２１に、１２１Ｂ、１２１Ｃ，１
２ＪＤを形成′する。なおこのとき予めコンタクトホー
ルＪ：１２に、ｚ２ｘＢ、５２１ｔＣ，ＩｊｌｌＤを開
孔しておき、コンタクトホール１２２人、ＪＪＪＢ。

１２２０それぞれによってｒ型半導体９１１９１゜１１
９Ｂ、１１９Ｃと配線＠１２１に−７３，Ｊ　Ｂ　。

Ｊ　Ｊ７Ｄそれぞれを、コンタクトホール１２２Ｃによ
ってｈ　１ｒｍ目の導電体＠１１４と配線層１２ＪＣと
を接続することによｐこの半導体記憶装置は完成する。

第９図はこの発明の一実施例を示すもので、ｗ、２図ま
たは第６図に示す半導体記憶装置を用いて、ｌＸｊビッ
トの半導体記憶装置を栴成しｌＣものである。図におい
てＭ■、・・・Ｍａ、＊　”’、〜Ｌ＋ｉ・・・・ＭＩ
ｊは、タリ方向にｊ個、行方向に１個マトリクス状に配
置形成された各１ビツトのメモリーセルであり、これら
各メモリーセルのうち同一列に配置されたメモリーセル
のドレ（７は、ディジッ）−〇−Ｊ〜Ｄ−Ｊそれぞれに
共通接続され、各メモリーセルのノー２は修地されてい
る。また同一行に配置されたメモリーセルの制御ｒ−）
は、行線Ｒｌ”’−Ｒｔそれぞれに共通接続されてい石
６図中４１は１列アドレスが入力されデータ読み出し時
あるいはデータ書き込み時にその列アドレスに応じて１
つの出力端が選択され、その選択された出力端のみから
高レベル信号例えば＋５．＋２０＆ルトを出力し、選択
されまい出力端すべてから低レベル信号例えばＯ？シル
ト出力する列デコーダである。

４２は１行アドレスが入力されたｒ−夕耽み出し時ある
いはデータ書き込み時にその行アドレスに応じて１つの
出力端が選択され、との選択された出力端のみから高レ
ベル信号を出力し、選択されない出力端すべてから低レ
ベル信号を田方する行デコーダである。ディジ、トｌ１
ｉｉｌｌｉ、）−Ｊ−１）−ＪはＭＯＢ　）う／ノスタ
゛ｒｅ１〜Ｔ、ｊを介して列デコーダ４１の出力端ＣＤ
、〜ＣＤｊＫ接続され、消去線Ｅ−Ｊ〜Ｅ−ｊは抵抗Ｒ
１−１〜Ｒ，−ｊを介してデータ消去を行なう端子Ｅに
接続され、また消去１ｉｉＥ−１〜Ｅ−ｊ拡Ｍ０８トラ
ンノスタＴ□、〜Ｔ□ｊを介して接地され、列デコーダ
４１の出力端ＣＤ１〜ＣＤｊ　はインバータ■１〜Ｉｊ
を介してトランジスタ丁ｍｍ１〜Ｔ□ｊのｒ−トに接続
され、トランジスタＴｃ、〜Ｔｃｊは端子ＣＶ　　　に
共通接続されている。またｐｒｏｇ 行線Ｒ１〜Ｒ８はＭＯＢ　）ランジスタ”１１〜Ｔ□を
介して行デコーダ４２の出力端ＲＤＩ〜ＲＤ。

に接続され、トランジスタＴ　　−Ｔ□のグｋｌ −トは端子ＣＶ　　　に共通接続されている。まｐｒｏ
ｇ た行線ＲＩ　Ａ−Ｒ，はＭＯＢ　）ランジスタＴｌ１Ｆ
　１〜ＴｌｔＰｉの一端に接続され、該トランジスタＴ
ａｐｔ　〜Ｔａｐｌの他端は、ＭＯＢ）ランジスタＱ１
〜Ｑ１を介して接地され、また抵抗ＲＲ，〜ＲＲ１を介
して端子Ｅ　に接続され、トランジスタＴｇｐ　１〜Ｔ
□１のダートは、端子ｃｖ　　　と信号反ｒｏｇ 転関係にある端子ＣＶ　　　に共通接続され、トラｒｉ
ｇ ンノｘｐＱｌ−Ｑｌ（Ｄ’ｙ’−）ｔｉ端子ＲＤ１〜Ｒ
Ｄｉに４ｔされている。上記端子Ｅは、データ消去を行
なう際にデータ消去電圧例えば＋４０Ｖが印加される。

上記の如く、メモリーセルをｌピ、ト毎に選択してデー
タ書き込みし、データ消去も１ビ。

ト毎に選択して消去可能とした半導体記憶装置の動作を
説明する。まず書き込み時は、端子ｃｖ　　　ハ高レベ
ル、端子Ｃｖ　　　は低レベルであｐｒｏｇ　　　　　
　　　　　　　　　　　　　ｐｒｏｇる。従って行デコ
ーダ４２、列デコーダ４１の出力は、それぞれトランジ
スタＴ１．〜Ｔ□がオン（導通）し、トランジスタＴ、
１〜ＴＩ！ｊがオンし、トランジスタ”１ｌＦ１〜Ｔｌ
１ＩＦｉがオフ（非導通）し、トランジスタＴ□、〜Ｔ
□ｔがオフするため、行デコーダ４２の出力が行線Ｒ１
〜Ｒ１に入シ、また列デ；−ダ４１の出力がディジ、）
＠Ｄ−７〜Ｄ−Ｊに入る。このため例えばメモリーセル
Ｍｔｊが選択されると、行、ＩＲ，が高レベルとなり、
ディジット＃Ｄ−ｊが高レベルとなシ、メモリーセルＭ
ｔｔに！ログ２ム電圧がかかつてこのＭｉｊの浮遊ゲー
トに電子が注入され、閾値電圧が上って書き込みが光子
する。

次にメモリーセル例えばＭｔｊのみのデータ消去を行な
う場合を説明する・消去時には端子ＣＶ　　　が低レベ
ルとなシ、端子ＣＶｐｒ、、が高しベｒｏｇ ルとなる・従ってトランジスタＴＩ、〜Ｔ□がオフし、
行デーーダ４２の出力が直接行線Ｂ１〜Ｒ，に入ること
はない。を九トランジスタＴ□。

〜Ｔｍｐｌがオンし、消去端子Ｅ、からの高電圧が行デ
コーダ４２によシブコードされる。即ちメモリーセルＭ
ｔｊが選択されたのであるから、行デコーダ４２の出力
は、ＲＤ、〜ＲＤ、のうちＲＤ。

のみが高レベルであり、他のＲＤＩ　ＮＲＤ　、　＋　
、までハイ１（レベルである。従ってトランジスタＱ１
〜Ｑ、のうちＱｌのみがオンし、行１ｆｌＡ　Ｒ１〜Ｒ
，に印加される出力はＲ，のみが低レベル即ちＯｓシル
トあ凱Ｒ１〜Ｒ１−１までは高レベル即ち消去端子Ｅｒ
の電圧が出る。ここで端子Ｃｖｖ、ｒｏｇの高レベルは
、陶去端子町の電圧レベルより高レベル（例えば＋４５
ｖ）であることが望ましい。

即ち削去時には、行線は低レベルであシ、非選択の行線
は高レベルである。

次に列デコーダ４１側の動作を述べる。上記の如く端子
ａｙｐ、。、は低レベルであるので、トランジスタ”ｅ
、〜Ｔ　、　ｊはオフし、列ビコーダ４ノからの出力は
インバータ１１〜ＩＪ　を通ってトランジスタＴ□、〜
Ｔ□」のｒ−）に入る。ここでメモリーセルＭｔｊが運
ばれたのであるから、夕＋Ｊデコーダ４１の出力ＣＤｊ
のみが高レベルであり、消去線ｗ−ｊのみに端子Ｅ、の
高レベルが印加される。

従ってメモリーセルＭ１ｊ　”””ｉｊ　’Ｄｒｆ４去
ｒ−トに高レベルの電圧が印加される。しかしメモリー
セルＭ１ｊ　＝　’Ｃｌ−１）ｊまでの制御Ｐ　−）　
Ｒ１〜）Ｌ、−４−までは高レベルの電圧が印加されて
いる丸めメモリーセルの浮遊Ｐ−）は、浮遊ｆ−）と制
御ｒ−）の結合容量を大きくしておくことによ択浮遊ｒ
−）の電位は高くなる。一方、メそり一セルＭｔｊの制
御ｆｆ−）電位は低レベル即ち０がルトであるので、浮
遊ｒ−）の電位は、制＃ダートと浮遊ｒ−トの結合容量
が大きくても、０ゲルト近くにあシ、消去−Ｅ−ｊに印
加し先高レベルの電圧が浮遊ダートと消去？−トｊｌＥ
−ｊ間に直接かかり、メモリーセルＭｔｊの電子のみが
、フィールド９工２．シ■ンによシ浮遊ダートから抜き
とられる。

第１Ｏ図は本発明の他の実施例であシ、前実施例と対応
する箇所には同一符号を付して説明を省略し、特徴とす
る点のみを皐シ出して説明する。本実施例で読み出し或
いは書き込み時には、端子ＣＶ　　　は高レベル、端子
ＣＶ　　　は低しｐｒｏｇ　　　　　　　　　　　　　
　　　　　　ｐｒｏｇベルであり、消去時にはＣＶ　　
　は低レベル、ｐｒｏｇ ＣＶ　　　は高レベルである。一方、町端子はＡ［）Ｓ
ｒｏｇ トランジスタＴ□〜Ｔ　ｌ　ｊを介して消去線Ｅ−１〜
Ｅ−ｊＫｉ＊続され、デコーダ４１の出力端ＣＤ１〜Ｃ
Ｄｊは昇圧回路５１１〜８１ｊを介してトランジスタＴ
Ｉ、〜Ｔ　、ｊのｒ−トに接続される。端子Ｃｖ　　　
にｒ−トが接続されたＭＯＳ　）ランジスｒｏｇ りＱ８は一端が接地され、他端はトランジスタＱ１〜Ｑ
１の一端に接続される。

第１１図は第１θ図の昇圧回路５７３〜５１３の一つを
具体的に示したものであシ、この回路はブートスドラ、
グを利用した昇圧回路である。

この回路では、入力ＩＮに例えば＋５ｖが得ら　　・れ
ると、出力Ｏｕｔに＋４５Ｖが出力される。従っ゛てデ
ータ消去時、例えば第１０図の列デコーダ出力端ＣＤｊ
が選択されると、トランジスタＴＥｊのｆ−）入力は＋
４５Ｖとなり、消去端子Ｅ　の＋４０Ｖが消去線１−ｊ
のみにそのまま出力される。一方、上記データ消去時に
はトランジスタＱＩＩがオンで、トランジスタＴＩＬ、
〜Ｔ□がオフであシ、例えば行デコーダ端子ＲＤ１ｖみ
が選択されているとすると、トランジスタＱ１〜Ｑ　の
うちＱ、のみがオンで他はオフであるから、トランジス
タＱ、　、　Ｑ％を通して行線Ｒ％が低レベルつまｌＱ
＆ルトとなυ、他の行線には消去−子町から高レベルつ
まシ＋４０Ｖが得られ、この場合メモリーセルＭｔｊの
データ消去が行なわれるものであるｅ 第１２図は本発明の更に他の実施例であプ、前実施例と
対応する箇所には同一符号を付して説明を省略し、特徴
とする点のみを皐シ出して説明する。本実施例で読み出
し或いは書き込み時にＶよ、端子Ｃｖ　　　は凝レベル
、端子Ｃｖ　　　は低ｐｒｏｇ　　　　　　　　　　　
　　　　　　　　ｐｒｏｇレベルであシ、消去時にはＣ
Ｖ、、。、は低レベル、ベルは端子ＥｒＯ高レベルよシ
高い方が望ましい。図中６１１〜６１．はブートスドラ
、プを）ｒｌ」用した昇圧回路（トランジスタＱｔｌｅ
Ｑｓｍの篩下分を防ぐための昇圧）、ＱＨ＝”（はデー
タ読み出し速度を早める丸め読み出し時オフして昇圧回
路６Ｊｔ　〜６　Ｊ　ｔを切シ離すトランジスタである
。この回路において消去時には、例えばメモリーセルＭ
ｔｊが選択された場合は昇圧回路６１１〜６１．のトラ
ンジスタＱ１４のうち昇圧回路６１１のそれのみがオン
するから、トランノ８りＱ目　・Ｑ　を介して行ａＲ，
のみが低ｔ レベルとなり、他の行線Ｒ１〜Ｒ１−１に祉、端子Ｅ　
から高レベルの電圧が得られるものである。

前述した各メモリーセｓ、＝ｌｌ、制御ｒ−トに印加し
た高レベルの電圧例えば＋４０Ｖが、浮遊ダートとの結
合容量が大きい場合、浮遊ｒ−）で例えは＋３０■とな
シ、消去Ｃ−）と浮遊ｒ−ト間の電位差がＩＯＶで、浮
遊ゲートから電子がフィールドエミッシ層ン（電界放出
）しないことになる。

いま、浮遊ｒ−）と消走ダー、ト関の容量をＣ□、浮遊
ダートと制御ｆ−）間の容量をＣｒｃａ浮遊ｒ−）とソ
ース、基板及びドレイ／との間の容量をＣＦｌとし、浮
遊ｒ−）電位をＶ、、ｒＡ去Ｐ−）の電位を■８、制御
ｒ−）の電位をｖｃ１基板の電位をＶ、　（Ｖ、　＝　
Ｏｚルト）とする。このと亀、浮遊ダートに予め蓄積さ
れている電荷蓋を−Ｑ、とすれば、この−Ｑ、は次式で
与えられる。

％＝Ｃｙｍ（＋ｖｙ）＋Ｃｙｇ（ｖｙ　Ｖ、）＋ｃ、Ｃ
（ｖ、−ｖｃ）””（ｃｒｍ＋ｃｒｇ＋ｃｙｃ）ｖｒ−
ｃｒｍｖｍ−ｃｙｃｖｃ　　”’　（１）上記（１）式
から浮遊ｒ−）の電位を求めると次式のようになる。

次に浮遊ｒ−）と消去Ｐ−１との間の電位差■□を水６
めると次式のようになる・ ｖ＝　ｖ−■＝　（Ｃ，、＋Ｃ，Ｃ）ＶＩ−Ｑ、−Ｃ，
ＣＶＣＩＦ　　　　　　Ｅ　　　　　Ｆ ｃ。

・・・・・・・・・・・・・・・（３）ただしＣＴ　”
　ＣＦｌ　＋　Ｃ２ｍ　＋　ＣＰＣいまメモリーセルを
１ビツト毎に消去する九めにｖ、：を０メルトとする。

このとき、浮遊ダートと消去ｆ−）との間の電位差Ｖ□
、は次式で与えられる。

また他のメモリーセルでは消去が行なわれないようにす
るためにｖｃをＶ、にする、このときの浮ａｒ−トと消
去ｆ−）との間の電位差ｖ、、２は次式で与えられる。

次に上記（４）式と（５）式との電位差の比を求めると
次式のようになる。

１Ｃ□Ｖ、ｌ　＞　Ｑ、と仮定すれは、上記（６）式は
次式のように書ｔ１赤めることができる。

ここでメモリセルを！ビット毎に効率曳く選択でき、制
御Ｐ−）に電圧を印加し消去入力があっても選択されな
いメモリセルのデータが消去されないようＫするために
は上記（７）式は少麦くとも３倍以上とする必要がある
。この結果、ＣＦＣ之２２．とすればよ込。

またデータ消去を行なう端子Ｅｒを用いてメモリーセル
の浮遊ｆ−）内に注入、蓄積され良電子の電荷量な定量
的に検出することができる。

いま、データ書き込み後の浮遊ゲートの蓄積電荷量を−
Ｑ、とすると、そのメモリーセルのしきい電圧Ｖ□の変
化分Δｖ５はＱ？／ＣＦＣとなる。一方、端子町にある
電位Ｖ、を印加すると、ΔＶオは次式で表わされる。

見かけ上、浮遊ｒ−）に蓄積されている電荷量−Ｑ、は
Ｖ、によって減少させた９これとは逆に増加させたシで
き、し九がってｖｌを変化させれ１ｊ−Ｑ、の値を定量
的に検出することができる。

矢に上記−Ｑ、の値を、データを消去せずに検検出する
ための条件を求める・壕ず、前記（２）式から次の式が
求められる。

〇−一（Ｃ１，ａｖ、＋Ｃ２ｃａｖｄ）・・・・・・・
・・・・・°°°（９）Ｃ。

したがって、 であり、ＣＦ　Ｃ／　Ｃｖ　ｍ≦５であればデータを消
去することはない。この結果、ＣＰＣ≦Ｂ　Ｃ，、とす
れはよい。また上記条件と前記のデータ消去時の条件と
を組合せれば医の条件が得られる。

ＳＣＷｍシＣ，、≧２　Ｃｙ、　　　　””・・”””
”−・・・・・・・・０℃なお本発明は各実施例のみに
限定されるものではなく、種々の応用が可能である０例
えば第２図ま九は第６図において、ＷＩ２層目の導電体
−１５または１１５の各左側端部或いは各左側端部のみ
が第１＠目の導電体＠１４ｔたはＮ４の少くとも一部と
重なシ合っていゐ場合について説明し九が、これは導電
体Ｆｆｊ１５または１１１５の両端部が導電体＠ｚ４ま
九は１１４と重なシ合うようにしてもよい。

以上説明した如く本発明によれば、前記従来の問題点を
一掃し、しかもデータ消去が良好に行なえる等のオＵ点
を有した半導体記憶装置が提供できるものである・

【図面の簡単な説明】

第１図は従来のｌＰＲＯＭの１つのメモＩＪ　−セル部
分の構成図、第２図（ａ）ないしくｄ）はこの発明の実
施例のメそリーセルの構成を示すものであシ、第２図（
ａ）はノ母ターン平面図、ｗＪｚ図（ｂ）は　−同図（
ａ）の１−１’線に沿う構造断面図、第２図（ｃ）は同
図（ａ）のｕ　−ｕ’線に沿う構造断面図、第２図（ｄ
）　ｌｄ　則ＩＡ　（ａ）　ノＩｌｌ　−１１１１１ｉ
１に沿う構造断面図、第３図は第２図に示す装置の等価
回路図、第４図（鳳）ないしく・）および第５図（ａ）
ないしＣ・）はそれぞれ上記Ｍ２内に示す装置を製造す
るための製造方法の一例を説明するためのもので、第４
図（、）ないしく、）はパターン平面図、第５図（ａ）
ないしく・）は第４図（ａ）ないしく・）の各１−１’
線に沿う断面図、第６図（亀）ないしくｃ）はこの発明
の実施例のメモリーセルの構成を示すものであり、第６
図（１）は／４ターン平面図、第６図（ｂ）は同図（ａ
）の１−１’線に沿う構造断面図、第６図（、）は同図
（ａ）のＩＩ　−ｉｆ’線に沿う構造断面図、第７図（
ａ）ないしく・）および第８図（ａ）４いしく、）はそ
れぞれ上記第６図に示す装置を製造するための製造方法
の一例を説明するためのもので、第７図（＆）ないしく
・）はパターン平面図、第８図（ａ）ないしく、）は第
７図（ａ）ないしく・）の各１−　Ｉ’ｍに沿う使面図
、第９図はこの発明の一実施例の回路構成図、第１０図
はこの発明の他の実施例の回路構成図、第１１図は同回
路の４醋を散り出して示す回路構成図、第１２図はこの
発ＷＡｄｌｒに他の実施例の回路構成図である。 Ｉ　Ｊ’　、　Ｉ　Ｊ　１・・・半導体基板、１２．Ｉ
Ｉ２・・・ｆ−）絶縁膜、ｌ５ｅＪＪ３・・・フィール
ド絶縁膜、１４．１１４・・・第１層目の導電体−（イ
レ−，ｌ’−））、Ｊ　ｓ　、　Ｊ　Ｊ　ｓ・＄２％目
（Ｄ４電体層（７０−チイングｒ−ト）、１６　、１１
６ａ１７、’１１１ｅ２０＊１２０−１２！Ｉ・・・絶
縁膜。 １８．１１８・・・第３１１目の導電体層（コントロー
ｋｒ−））、Ｊ　＃　、　Ｊ　Ｊ　＃　・Ｎ”型半導体
層、２１・・・第４＃目の導電体層、１２１・・・配線
層、２２ｍ１：１１・・・コンダクトホール、３７　、
３２・・・ディジ、ト線、３３．３４・・・消去線、３
５・３６・・・選択縁、Ｍｌ、Ｍｌ、ＭＳ、Ｍ４・・・
メモリーセル、ＣＧ・・・コントロールｅ−）（制御ｆ
−ト）、ＦＧ・・・フローティングダート（浮遊ダート
）、ＥＧ・・・イレースｒ−ト（消去ｒ−ト）、Ｄ・・
・ドレイン、Ｓ・・・ソース、４１・・・列デコーダ、
４２・・・列デコーダ、Ｒ１〜Ｒ，・・・行線、Ｄ−１
〜Ｄ−ｊ・・・ディジット線、Ｅ−１〜Ｅ−ｊ・・・消
去線・ ＣＣ） ４図 （ｄ） Ｉｌ　　　　　１１　　　　１１ １　　　　　　　　　　　１　　１ 第４図 （ｅλ 第６図 （ｂ） 第７図 （Ｑ） （ｂ） 第７図 （Ｃ） 「““轡雫！−ｍ　　　　ｒ　　　　”−−−１ｍ−一
−−（ｄ） Ｌ−一一一一一一」　　Ｌ−―−−−御−■、　　　Ｌ
−−一−ｒ−−−−−一台伊、　　　　　、−−−−−
−−ｍ　　　　　ｒ舜−一慟第７図 （ｅ）

Claims (1)

1. 【特許請求の範囲】 （１）半導体基体上に絶縁膜を介して設けられるＴｏｌ
   Ｊ＃ｆ−）と、この制御ｒ−）と上記基体によって挾ま
   れた上記絶縁膜内に設けられる消去ｒ−）と、上記絶縁
   膜内に上記消去ｒ−）と並設されその端部が絶縁膜を介
   して消去ｒ−）の少なくとも一部と重なシ合っている浮
   遊ｒ−）と、ソース及びドレインとから構成されている
   メモリーセルを具備し、該メモリー噌ルは、制御ｒ−）
   の電位を高レベルとしかつ消去ｒ−）の電位を高レベル
   とした時浮遊ｒ−）からフィールドエ＜ｙシーンによシ
   ミ子を抜き取ることができず、制御ｒ−）の電位を低レ
   ベルとしかつ消去ｒ−）の電位を高レベルとし九時浮遊
   ダートカラフィールドエミッシ冒ンによシミ子を抜き取
   ることがで亀る構成とし、上記消去ｒ−トの電位を変化
   することによって上記浮遊ｒ−ト内に蓄積された電荷量
   を定量的に検出するようにしたヒとを特徴とする半導体
   記憶装置・（２）　　前記メモリーセルは、浮遊ｐ−）
   と消去−トとの間の容量をＣＦｌとし、浮遊ｆ−）と制
   御ｒ−）との間の容重をＣｒｅとした時、５Ｃ２，≧Ｃ
   Ｆｃの関係を有する特許請求の範囲第１塊に記載の半導
   体記憶装置。 （３）　　前記メモリーセルは、浮遊ダートと消去ｒ−
   ）との間の容量をＣＰＩＣとし、浮遊ｒ−トと制御ｒ−
   ）との間の容量をＣｒｃとし、浮遊ｒ−トとソース、基
   板及びドレインとの間の容量をＣ，Ｂとした時、８Ｃ２
   ，≧Ｃｐｃ≧２Ｃ１，の関係を有する特許請求の範囲第
   １項に記載の半導体記憶装置。