JPS5825261A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS5825261A JPS5825261A JP57120802A JP12080282A JPS5825261A JP S5825261 A JPS5825261 A JP S5825261A JP 57120802 A JP57120802 A JP 57120802A JP 12080282 A JP12080282 A JP 12080282A JP S5825261 A JPS5825261 A JP S5825261A
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- gate electrode
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置ＯＩＩ造方法ｋかかり、と
くに直列トランジスタの構造ＯＩｌ造方法に関する。
くに直列トランジスタの構造ＯＩｌ造方法に関する。
半導体メモリは従来のコアメモリと比較して高適応等が
可能であることｔＩＸ轡黴で性能に関しては古くからそ
の優位性が認められていたが夷俵＊＊ビットａｌｅの価
格等ＯＩＩでコアメ篭りに一歩譲っていた。ところがＸ
５ＨＸ技術の進歩によ勤チップ当）Ｏ集積度が飛躍的に
増大し、そＯ結果コスＦ的に４従東のコアメモリに充分
対抗で１１ゐ所まで発展して１１九。
可能であることｔＩＸ轡黴で性能に関しては古くからそ
の優位性が認められていたが夷俵＊＊ビットａｌｅの価
格等ＯＩＩでコアメ篭りに一歩譲っていた。ところがＸ
５ＨＸ技術の進歩によ勤チップ当）Ｏ集積度が飛躍的に
増大し、そＯ結果コスＦ的に４従東のコアメモリに充分
対抗で１１ゐ所まで発展して１１九。
本発明は上述の如く高密度化が工０メ４９０有用性を増
すという基本的な傾向にかんが拳、セルの機能なそζな
う事なくよ）小さい寸法會実現する九めＯ構造４１Ｋ直
列トランジスタの構造を得るための有効壜製造方法を提
供しようとす為ものである。
すという基本的な傾向にかんが拳、セルの機能なそζな
う事なくよ）小さい寸法會実現する九めＯ構造４１Ｋ直
列トランジスタの構造を得るための有効壜製造方法を提
供しようとす為ものである。
従来も直列トランジスタ構造は九とえば轡企昭４〒−４
ｓａａｘｌ会＠に示畜れている。しかしこの構造は−ｗ
Ｅ１のゲート電極と自己整壷釣にノース領域が形成書れ
ていないためにゲート電極との間Ｏ寄生容量が問題とな
勤かり十分な高密度化は計れない、これは第１０ゲート
電極の一端部近傍に自己整合的と９−ス領域を形成する
すなわち＠ｌＯゲート電極をマスクとして半導体基ＩＩ
に逆導電層の不純物を導入すると、この第１のゲート電
極の他端部近傍にもドレイン領域が形成されてしまい。
ｓａａｘｌ会＠に示畜れている。しかしこの構造は−ｗ
Ｅ１のゲート電極と自己整壷釣にノース領域が形成書れ
ていないためにゲート電極との間Ｏ寄生容量が問題とな
勤かり十分な高密度化は計れない、これは第１０ゲート
電極の一端部近傍に自己整合的と９−ス領域を形成する
すなわち＠ｌＯゲート電極をマスクとして半導体基ＩＩ
に逆導電層の不純物を導入すると、この第１のゲート電
極の他端部近傍にもドレイン領域が形成されてしまい。
したがって所定の直列トランジスタ構造が得られないか
らである。
らである。
したがって本発明の特徴は、−導電瓢の半導体基板の所
定表面領域上に薄い絶縁属を形成する工程と、紋薄い絶
縁膜上に第１の電極を形状形成する工程と、骸第１０電
極をマスクとして前記半導体基１［Ｋ逆導電層の不純物
を導入す為工１と、骸第１の電極の一部を除去する工程
と、残余せる誼第１０電極の表面に熱酸化膜管形成すみ
工程と。
定表面領域上に薄い絶縁属を形成する工程と、紋薄い絶
縁膜上に第１の電極を形状形成する工程と、骸第１０電
極をマスクとして前記半導体基１［Ｋ逆導電層の不純物
を導入す為工１と、骸第１の電極の一部を除去する工程
と、残余せる誼第１０電極の表面に熱酸化膜管形成すみ
工程と。
前記第１０電極が除去された個所を含んで位置し、かつ
該熱酸化膜を介して諌残余せる第１の電極に接して第２
０電極を形成する工１とを含む半導体集積回路装置の製
造方法にある。
該熱酸化膜を介して諌残余せる第１の電極に接して第２
０電極を形成する工１とを含む半導体集積回路装置の製
造方法にある。
このように本発明は、始めに人動な第１０電極を形成し
これをマスクとして不純物領域を形成ししかる後にヒの
第１の電極の一部を除去して、この除去した部分Ｋ１１
ｌＯ電極を形成するという新しい発想に基づく。
これをマスクとして不純物領域を形成ししかる後にヒの
第１の電極の一部を除去して、この除去した部分Ｋ１１
ｌＯ電極を形成するという新しい発想に基づく。
？−ｏような方法を用いれば電極と不純物領域と０間の
寄生容量を小とし、高集積度の装置が害鳥に得られるこ
ととなる。
寄生容量を小とし、高集積度の装置が害鳥に得られるこ
ととなる。
次に本発明が適用されゐ半導体集積回路装置の一例を説
明する。
明する。
第１図は３素子セルの回路図であ）、書き込トランジス
タＱ１．読み出しトランジスタｑ、及び情報記憶トラン
ジスタｑ、から威ゐ、書き込、読み出しトランジスタＱ
＊ ＃ Ｑａはそれヤれのゲートを書自込アドレス線ｌ
、読み出しアドレス線２に接続されこれによって駆動さ
れる。情報はディジット線及びトランジスタＱｌ を経
てトランジスタＱｓ のゲート電極に電荷として供給さ
れる。トランジスタｑ１ がオフ状態になった後トラ
ンジスタｑ、のゲート電極に電荷があるかないかで記憶
内容が決ｔｂ、それはトランジスタ魁がオン状態かオフ
状態かに反映される。読み出しはトランジスタ魁をオン
状態にする事によ）、ディジット線表トランジスタＱｖ
及びｑ、を通して電流が流れるか否かで検出されゐ。
タＱ１．読み出しトランジスタｑ、及び情報記憶トラン
ジスタｑ、から威ゐ、書き込、読み出しトランジスタＱ
＊ ＃ Ｑａはそれヤれのゲートを書自込アドレス線ｌ
、読み出しアドレス線２に接続されこれによって駆動さ
れる。情報はディジット線及びトランジスタＱｌ を経
てトランジスタＱｓ のゲート電極に電荷として供給さ
れる。トランジスタｑ１ がオフ状態になった後トラ
ンジスタｑ、のゲート電極に電荷があるかないかで記憶
内容が決ｔｂ、それはトランジスタ魁がオン状態かオフ
状態かに反映される。読み出しはトランジスタ魁をオン
状態にする事によ）、ディジット線表トランジスタＱｖ
及びｑ、を通して電流が流れるか否かで検出されゐ。
即ち書き込みのときにトランジスタｑ、を通じてトラン
ジスタｑ、のゲートに電荷が与えられていればトランジ
スタＱ、はオンの状態に保持されるから読み小時にトラ
ンジスタ魁 をオンに駆動するとディジット線３−トラ
ンジスタ魁−Ｑ―を通じて電流が流れる。一方書き込み
時にトランジスタｑ、を通じてトランジスタＱ、のゲー
トに電荷が与えられなければこの電流は流れない、従っ
てこの電流−ＩＩＸ＃ｌれるかどうかくよってｆｌＪｒ
ＯＪの記憶出力が得られるものである。
ジスタｑ、のゲートに電荷が与えられていればトランジ
スタＱ、はオンの状態に保持されるから読み小時にトラ
ンジスタ魁 をオンに駆動するとディジット線３−トラ
ンジスタ魁−Ｑ―を通じて電流が流れる。一方書き込み
時にトランジスタｑ、を通じてトランジスタＱ、のゲー
トに電荷が与えられなければこの電流は流れない、従っ
てこの電流−ＩＩＸ＃ｌれるかどうかくよってｆｌＪｒ
ＯＪの記憶出力が得られるものである。
３素子ダイナ建ツクメモリはこのように動作するもので
あるが、第２＠はこの３素子ダイナ建プクメ毫りを工０
化し九場合の例を示す、第ａｍムは平面図を示し、同図
Ｂは第３図のＸ −Ｘ’線上の断面図である。
あるが、第２＠はこの３素子ダイナ建プクメ毫りを工０
化し九場合の例を示す、第ａｍムは平面図を示し、同図
Ｂは第３図のＸ −Ｘ’線上の断面図である。
第１図で示した接地電極番とディジット線３は単結晶半
導体基板５に形成したこれとは逆導電層の拡散領域４′
及び３′にて形成され書會込アドレス線１′、読み出し
アドレス線３′をアルζニウム電線で構成する。トラン
ジスタＱｓ ＊ Ｑｖ ＊ Ｑｌ Ｏゲート電極はそれ
ぞれ１１，１２．１３であゐ、即ちトランジスタｑ、Ｏ
ゲート電Ｉ’ｌｌはアドレス＄ ２７と一体に形成され
、トランジスタＱｖ のゲート電極１２は読出アドレス
線２′と一体に形成され。
導体基板５に形成したこれとは逆導電層の拡散領域４′
及び３′にて形成され書會込アドレス線１′、読み出し
アドレス線３′をアルζニウム電線で構成する。トラン
ジスタＱｓ ＊ Ｑｖ ＊ Ｑｌ Ｏゲート電極はそれ
ぞれ１１，１２．１３であゐ、即ちトランジスタｑ、Ｏ
ゲート電Ｉ’ｌｌはアドレス＄ ２７と一体に形成され
、トランジスタＱｖ のゲート電極１２は読出アドレス
線２′と一体に形成され。
トランジスタｑ、のゲート電極１３はトランジスタ船
のソース領域６に＠絖される。トランジスタｑ、のソー
ス領域は接地電極として形成した拡散領域４′が兼用さ
れ、これは表面上に形成され九ＩｌＩ地導体用Ｏアル１
−ウム電線フに接続され為。
のソース領域６に＠絖される。トランジスタｑ、のソー
ス領域は接地電極として形成した拡散領域４′が兼用さ
れ、これは表面上に形成され九ＩｌＩ地導体用Ｏアル１
−ウム電線フに接続され為。
通常行なわれる。従来の構成ではトランジスタ魁及びＱ
ｓ Ｏ直列結合に要す為寸法でメモリ竜ルＯ大きさが
決まる。即ちトランジスタＱ＊ −Ｑａのゲート電極部
４ｘｇ、ｘｓの領域３′と４′を結ぶ方向の長さ及びゲ
ート電極１ｍと１３ｔ−分離すゐＫｌｌする寸法との和
でディジタ） ＩＩ ！Ｓ’と接地一番′の間隔が決ま
）、それがメモリセルの大きＳを決めゐ。
ｓ Ｏ直列結合に要す為寸法でメモリ竜ルＯ大きさが
決まる。即ちトランジスタＱ＊ −Ｑａのゲート電極部
４ｘｇ、ｘｓの領域３′と４′を結ぶ方向の長さ及びゲ
ート電極１ｍと１３ｔ−分離すゐＫｌｌする寸法との和
でディジタ） ＩＩ ！Ｓ’と接地一番′の間隔が決ま
）、それがメモリセルの大きＳを決めゐ。
次にこの発明が適用されゐ例を第５図ム、ＢＫ示す、直
列結合された２つのトランジスメＱ−禦＊ Ｑａの中間
の拡散層１．ｓを省略し、そのゲート電極な互に絶縁層
を介して並設し、斯くしてトランジスタＱ＊ ｓ Ｑｓ
の占める面積を小さくしようとするものである。
列結合された２つのトランジスメＱ−禦＊ Ｑａの中間
の拡散層１．ｓを省略し、そのゲート電極な互に絶縁層
を介して並設し、斯くしてトランジスタＱ＊ ｓ Ｑｓ
の占める面積を小さくしようとするものである。
第３図は第１図の回路に適用した場合を示す。
同図中ムは平面図、Ｂは断面図である。配線巾。
間隔などは第２図と同じであ為。
第３１ＥｌｉｌＣＪｉＰいては単結晶半導体基１［１５
の一方の面に臨んでζＯ半導体基板６の導電型とは逆導
電型の拡散領域３′と番′を設けゐ。この拡散領域３′
と４′は先に説明したディジット線と接地電極に相当す
る。との拡散領域３′と４′の間の基＠ Ｓ Ｏ面上に
所要の厚さを有するゲート絶縁層１９を被着形成し、こ
のゲート絶縁層１９の上面に拡散領域３′と４′を結ぶ
方向に亙に絶縁されたゲート電極１２と１５を並役す１
本めである。ゲート電極１２はアル５二りムで形成し、
これはトランジスタｑ、のゲート電極として使われ、ゲ
ート電極１３は例えば多結晶シリコンで形成され、これ
はトランジスタＱｖ ｆ）ゲート電極として使われる。
の一方の面に臨んでζＯ半導体基板６の導電型とは逆導
電型の拡散領域３′と番′を設けゐ。この拡散領域３′
と４′は先に説明したディジット線と接地電極に相当す
る。との拡散領域３′と４′の間の基＠ Ｓ Ｏ面上に
所要の厚さを有するゲート絶縁層１９を被着形成し、こ
のゲート絶縁層１９の上面に拡散領域３′と４′を結ぶ
方向に亙に絶縁されたゲート電極１２と１５を並役す１
本めである。ゲート電極１２はアル５二りムで形成し、
これはトランジスタｑ、のゲート電極として使われ、ゲ
ート電極１３は例えば多結晶シリコンで形成され、これ
はトランジスタＱｖ ｆ）ゲート電極として使われる。
ζＯ第５図にシいては、ゲート絶縁層１９上に先ず多結
晶シリコンによってトランジスタＣｐｓ Ｏゲート電極
１３を形成し、そのゲート電極１３上を例えば熱酸化或
は陽極酸化によつて酸化膜１４にて被い、その後アルオ
ニつ五によるトランジスタ魁のゲート電極１ｍを形成す
為、この場合アル１−ウム電極１ｍはその一部がゲート
電極ｌｓ上に重なるように形成するを可とする。このよ
うに重なり部分を持つととにようてゲート電極１カの形
成位置が多少ズしてもゲート電極１８とＩＩｓとの間が
酸化膜１４０厚み以上に間隔が生ずることもなく両ゲー
ト電極ｌ怠と１５０ｒＲを絶縁を保うた状態で可及的に
近接して形成できるものである。
晶シリコンによってトランジスタＣｐｓ Ｏゲート電極
１３を形成し、そのゲート電極１３上を例えば熱酸化或
は陽極酸化によつて酸化膜１４にて被い、その後アルオ
ニつ五によるトランジスタ魁のゲート電極１ｍを形成す
為、この場合アル１−ウム電極１ｍはその一部がゲート
電極ｌｓ上に重なるように形成するを可とする。このよ
うに重なり部分を持つととにようてゲート電極１カの形
成位置が多少ズしてもゲート電極１８とＩＩｓとの間が
酸化膜１４０厚み以上に間隔が生ずることもなく両ゲー
ト電極ｌ怠と１５０ｒＲを絶縁を保うた状態で可及的に
近接して形成できるものである。
ζＯように構成するととによってトランジスタ魁は拡散
領域Ｓ′をドレインとし電極１３をゲート電極とし、ま
たトランジスタＱｓはドレインを拡散領域Ｓ′とし、電
極１５をゲート電極とする。
領域Ｓ′をドレインとし電極１３をゲート電極とし、ま
たトランジスタＱｓはドレインを拡散領域Ｓ′とし、電
極１５をゲート電極とする。
このように２つの互に直列接続されるトランジスタＱ＊
ｔ ｃＬａＯ共通両端に相当する拡散領域を省略する
ことによル、その結果第１■と比較すれば明らかな様に
メ４ リセルＯ面積は約半分１１ｍＫ縮小で１為。
ｔ ｃＬａＯ共通両端に相当する拡散領域を省略する
ことによル、その結果第１■と比較すれば明らかな様に
メ４ リセルＯ面積は約半分１１ｍＫ縮小で１為。
次に本発明の実施例管第４ｍで説明す為。
まず第４ＩＩムに示す如く単結晶半導体基板６の一方０
１１ｔ＊Ｉｆｌ厚い酸化膜１８で被い、その後トランジ
スタのソース、ドレイン、チャンネル部を飽括すゐ領域
Ｏ酸化膜１８を除来し、この部分にゲート蒙化ＩＥｌＧ
を成長させる。畜らにその上に全１１Ｋ）ランジスタｑ
、のゲート電極用多結晶シリコｙすなわち第１の電極を
成長させ所定の電極ＩＳＯ形に威岸す為。
１１ｔ＊Ｉｆｌ厚い酸化膜１８で被い、その後トランジ
スタのソース、ドレイン、チャンネル部を飽括すゐ領域
Ｏ酸化膜１８を除来し、この部分にゲート蒙化ＩＥｌＧ
を成長させる。畜らにその上に全１１Ｋ）ランジスタｑ
、のゲート電極用多結晶シリコｙすなわち第１の電極を
成長させ所定の電極ＩＳＯ形に威岸す為。
次に第４図ＢＫ示す如くポリシリーン電極１ｓをｉメク
にして酸化膜１９をエツチングし不純物領域８′と４′
を作成する。
にして酸化膜１９をエツチングし不純物領域８′と４′
を作成する。
次に第４１１０に示す如く熱酸化によ勤ポリシリコン電
極１ｓ及び拡散不純物領域Ｓ′と４′の表面を酸化膜１
４でおおう。
極１ｓ及び拡散不純物領域Ｓ′と４′の表面を酸化膜１
４でおおう。
次に第４１１１ＤＫ示す様にフォトレジスト法によ〕第
１０電＠１８〇一部を除去し、トランジスタ魁 のチャ
ンネル部分となゐ基Ｉ［表両２０會開口する。最後に熱
酸化によ）開口ｌｌｍ６にゲート酸化膜ｊａｉｌ威長さ
せ、叉、残金すｂ第１の電極ｌｓＯ側表曹に熱酸化膜を
設けその上にアルＲ＆りムによゐゲート電極１禽すなわ
ち第３の電極を設けて製作を完了する。
１０電＠１８〇一部を除去し、トランジスタ魁 のチャ
ンネル部分となゐ基Ｉ［表両２０會開口する。最後に熱
酸化によ）開口ｌｌｍ６にゲート酸化膜ｊａｉｌ威長さ
せ、叉、残金すｂ第１の電極ｌｓＯ側表曹に熱酸化膜を
設けその上にアルＲ＆りムによゐゲート電極１禽すなわ
ち第３の電極を設けて製作を完了する。
第ＬＩＥはＳ素子メ噌リセルを示す回路■である。
第３園はＳ素子メ４９七ルの一例Ｏ平菖■シよび漸面図
である。第Ｓ■は本発ｌｌ０ＩＩ論例によ）作られ九Ｓ
素子メモリセルＯ千ｗＩｌおよび新画−であゐ。第４！
Ｉｌは本発−の実施例を示す新曹閣であゐ。 Ｑｓ ｔ Ｑｓ ：亙に直列接続されたトランジスタ。 ５：単結晶半導体基板、 ５′、４／＠拡散領域、１ｍ
。 １３：ゲート電極、１９：ゲート絶縁層。 茅１ 珂 ｖ−２日
である。第Ｓ■は本発ｌｌ０ＩＩ論例によ）作られ九Ｓ
素子メモリセルＯ千ｗＩｌおよび新画−であゐ。第４！
Ｉｌは本発−の実施例を示す新曹閣であゐ。 Ｑｓ ｔ Ｑｓ ：亙に直列接続されたトランジスタ。 ５：単結晶半導体基板、 ５′、４／＠拡散領域、１ｍ
。 １３：ゲート電極、１９：ゲート絶縁層。 茅１ 珂 ｖ−２日
Claims (1)
- 一導電璽の半導体基板の所定表面領域上に薄い絶縁膜を
形成すゐ工種と、皺薄す絶縁膜上に第１の電極を形状形
成する工種と、該第１０電極をマスクとして前記半導体
基１［Ｋ逆導電渥の不純物を導入する工程と、誼第１の
電極〇一部を除去する工程と、残余せゐ誼ｓ１０電極６
表Ｗｋ熱酸化膜を形成すゐ工種と、前記第１０電極が除
去された個所を含んで位置しかつ諌熱酸化膜を介して該
残余せる第１４Ｄ電極に＊Ｌ、て第２の電極を形成する
工種とを含むことを特徴とする半導体集積回路装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120802A JPS5857911B2 (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57120802A JPS5857911B2 (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49129222A Division JPS5154789A (ja) | 1974-11-09 | 1974-11-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5825261A true JPS5825261A (ja) | 1983-02-15 |
| JPS5857911B2 JPS5857911B2 (ja) | 1983-12-22 |
Family
ID=14795347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57120802A Expired JPS5857911B2 (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857911B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0673071A3 (en) * | 1994-03-11 | 1995-12-20 | Waferscale Integration Inc | EEPROM flash memory and EPROM matrices. |
| US5623443A (en) * | 1994-03-11 | 1997-04-22 | Waferscale Integration, Inc. | Scalable EPROM array with thick and thin non-field oxide gate insulators |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6895650B2 (ja) | 2017-10-10 | 2021-06-30 | パナソニックＩｐマネジメント株式会社 | 通信用ハーネス及び中継コネクタ |
-
1982
- 1982-07-12 JP JP57120802A patent/JPS5857911B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0673071A3 (en) * | 1994-03-11 | 1995-12-20 | Waferscale Integration Inc | EEPROM flash memory and EPROM matrices. |
| US5623443A (en) * | 1994-03-11 | 1997-04-22 | Waferscale Integration, Inc. | Scalable EPROM array with thick and thin non-field oxide gate insulators |
| US5910016A (en) * | 1994-03-11 | 1999-06-08 | Waferscale Integration, Inc. | Scalable EPROM array |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5857911B2 (ja) | 1983-12-22 |
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