JPS5826858B2 - リングカウンタ回路 - Google Patents

Description

【発明の詳細な説明】 本発明はリングカウンタ回路に関し、更に詳しくはリン
グカウンタ回路を集積回路化した場合、外部端子のコン
トロールによりカウントするビット数を変更できるよう
にしたリングカウンタ回路に関する。

以下図面を参照して説明する。

第１図は従来のリングカウンタを構成するフリップフロ
ップの回路例で、Ｄは入力端子、Ｃはクロック入力端子
、Ｑは出力端子、ＱはＱの補出刃端子である。

このフリップフロップ回路において、入力端子りの入力
と端子Ｃのクロックとの論理により、端子Ｑには°゛１
”、０”、端子Ｑ′には□ ｔｌ 、 ｎ １ ｔｔが
表われる。

このフリップフロップ回路を用いてリングカウンタ回路
を構成したのが第２図で、ＦＦ１〜ＦＦ６がフリップフ
ロップ回路である。

第２図のリングカウンタ回路は１例として６ビツトのリ
ングカウンタを示したものである。

第２図において、ＦＦ１〜ＦＦ５までのフリップフロッ
プの端子Ｑの出力が、はじめＦＦ１からＦＦ６の順序で
論理が”ｌ ｌｌ 、 ｔｌ Ｑ ９９．ｌ ９１ 、
９１１５１″ｌ Ｑ ９？、Ｏ′”であった場合、ＦＦ
Ｉ〜ＦＦ５の端子Ｑの出力によりナントゲートＡで論理
がとられてＦＦ’ｌの端子りにＩｔ １ ｎが入力され
、これによりＦＦ１からＦＦ６の端子Ｑの論理が１つず
つ右にシフトし、ｌｌ １５９．＋ １ ｓｓ、′Ｏ”
９１１９＞ｌ” ｎ Ｑ ｕとからなる。

以下同様にしてクロックにもとずいてＦＦＩ〜ＦＦ５の
端子Ｑの論理に′Ｏ″がなくなるまでゲートＡよりＦＦ
１の端子りに１″が入力されてシフトし、ＦＦ１〜ＦＦ
５の端子Ｑの論理が全て１ ｕになるとゲートＡよりＦ
Ｆ１の端子りに０″が入力され、ＦＦｉの端子Ｑは０１
１となりゲートＡの出力は再びｔｌｌｌ＋となる。

即ち、一度ＦＦ１〜ＦＦ６の端子Ｑの論理が全て°１″
になった後はＦＦ１〜ＦＦ６のうち１個のＦＦの端子Ｑ
の出力のみがＯ″となり、ＦＦ１〜ＦＦ５を循環する。

従って各ＦＦの端子Ｑの出力を端子Ｑ１〜Ｑ５で取り出
すことにより６ビツトのリングカウンタが構成される。

このようなリングカウンタを集積回路化した場合にカウ
ントビット数が異なる場合には、それぞれ別々の回路を
作らなければならず、極めて不経済である。

そこで、例えば６ビツトのリングカウンタを４ビツトの
リングカウンタとしても使用できるようにするため、次
に述べる方法が考えられる。

即ち、ＦＦ１〜ＦＦ６のグループ（第１のグループと呼
ぶ）とＦＦ５．ＦＦ６のグループ（第２のグループと呼
ぶ）に分け、各グループ毎にそれぞれ別々の電源（■ｓ
１．■ｓ２）を接続し、６ビツトのリングカウンタとし
て使用する時にはＶＳ１とＶＳ２を共にオンにし、４ビ
ツトのリングカウンタとして使用する時にはＶＳ１のみ
をオンとする方法である。

しかし、この方法では４ビツトのリングカウンタとして
使用する場合にＦＦ５とＦＦ５は不活性となるにもかか
わらず、ＦＦ４の端子ＱとゲートＡを結ぶ線は活性の状
態で残るので、実際には５ビツトのリングカウンタとし
て動作してしまう。

そこで、ビット数の切換が可能で所定のビット数で動作
するリングカウンタとして、従来は第３図に示す回路が
使われている。

第３図が第２図と異なるのは、ビット切換端子Ｂを設け
、Ｂの入力をＦＦ５とＦＦ６の端子Ｓ（詳細は第１図に
破線で示す）に入れると共に、ＦＦ４とＦＦ５の端子Ｑ
の出力と端子Ｂの入力との論理をとってゲートＡに入力
していることである。

ここで、この回路を６ビツトのリングカウンタとして使
用する場合は、端子Ｂに１″を入力するとナントゲート
ａ、ａ’からはＦＦ４ 、ＦＦ５の端子Ｑと同じ論理が
ナントゲートＡに送られる。

一方、この回路を４ビツトのリングカウンタとして使用
する場合は、端子Ｂに”ＯＦ＋を入力するとＦＦ４とＦ
Ｆ５の端子Ｑの論理いかんにかかわらずナントゲートａ
、ａ’の出力は”１”となり、またＦＦ５とＦＦ６は不
活性となって４ビツトのリングカウンタとして動作する
。

しかしながら、このような回路では［）４ビツトのリン
グカウンタとして動作する場合でも、ＦＦ５．ＦＦ５で
は電力消費がある。

即ち６ビツト分の電力が消費され、ビット数が多くなる
程無駄な消費電力が増える。

１１）ナンドゲ−１’ａ、ａ’のようなゲートを設けな
ければならず、配線が複雑になる。

１１１・）６ビツトのリングカウンタとじて動作する場
合、ゲート（ａおよびａ′）が入るため、このゲートに
よる遅延を考慮すると最大クロック周波数が低く抑えら
れてしまうという欠点がある。

本発明にこのような欠点をなくシ、回路構成が簡単で無
駄な電力消費がなく、高速動作が可能なリングカウンタ
回路を提供するものである。

以下、本発明を図面を参照して説明する。

第４図は本発明の１実施例を示す図で、先に説明した第
２図と異なるのはＦＦ４と同じ動作をするようにＦＦ４
’を設け、ＦＦ４′の端子ＱをナントゲートＡと接続し
たことである。

このような回路構成において、ＦＦ１〜ＦＦ６．ＦＦ４
’をＦＦ１〜ＦＦ６のグループ（第１のグループと呼ぶ
）とＦＦ４’、ＦＦ５ 、ＦＦ５のグループ（第２のグ
ループと呼ぶ）とに分け、各グループ毎にそれぞれ別々
の電源（ＶＳｔ、ＶＳ２）を接続し、６ビツトのリング
カウンタとして使用する場合はＶＳ１゜ＶＳ２を共にオ
ンし、４ビツトのリングカウンタととして使用する場合
は■８□のみをオンとする。

この回路において、４ビツトのリングカウンタとして使
用する場合に■８．のみをオンにすると、ＦＦ４’、Ｆ
Ｆ５ 、ＦＦ５は不活性となり、従ってＦＦ４’および
ＦＦ５の端子ＱとナントゲートＡとの接続が不活性化さ
れて４ビツトカウンタとして動作する。

以上はフリップフロップ回路（ＦＦ４’）を設けた例を
示したが、この回路をさらに簡単化することができる。

第５図は本発明の他の実施例で、第４図の回路構成をさ
らに簡単にしたものである。

第２図の回路と異なるのはＦＦ４に新たに端子Ｑ１を設
けたことである。

このＦＦ４をさらに詳細に示したのが第６図で、第１図
と異なるのは端子Ｑと同じ動作をする端子Ｑ１とゲート
Ｅ′を設けたことである。

この回路において、ＦＦ４のゲートＥ′をＦＦ５゜ＦＦ
６と同じ電源ＶＢ２に接続しておくことにより、Ｖｓｌ
とＶＳ２を共にオンとすれば６ビツトのリングカウンタ
として動作し、ＶＳ１のみをオンとすれば端子Ｑ′とナ
ントゲートの接続が不活性となり、４ビツトのリングカ
ウンタとして動作する。

ここでゲートＥ′はゲートＥと同じ動作をするように接
続されているので、ＦＦ４とナントゲートＡとの接続で
ゲート段数は増えないので高速動作が可能である。

以上説明したように、本発明によれば回路構成が簡単で
無駄な電力消費がなく、高速動作が可能なビット数変更
のできるリングカウンタ回路が得られる。

【図面の簡単な説明】 第１図は従来のフリップフロップの構成図、第２図は一
般のリングカウンタを示す図、第３図は従来のビット数
切換可能なリングカウンタを示す図、第４図は本発明の
１実施例を示す図、第５図は本発明の他の実施例を示す
図、第６図は第５図のＦＦ４の回路構成を示す図である
。 ＦＦＩ〜ＦＦ６．ＦＦ４’はフリップフロップ、Ｄは入
力端子、Ｃはクロックの入力端子、Ｑは出力端子、Ａは
ナントゲート、■ｓ１．■ｓ２は電源を示す。

Claims (1)

【特許請求の範囲】
1. １ ｍ個のフリップフロップを連ねると共に論理回路を
   設り、該フリップフロップの（ｍ−１）段目までの各フ
   リップフロップの出力を該論理回路に入力し、該論理回
   路の出力を第１段目のフリップフロップの入力端子へ印
   加する構成のリングカウンタにおいて、ｎ段目（ｎ ＜
   ｍ ）のフリ゛ンブフロツプの該論理回路への出力部お
   よび（ｎ＋１）段目以降のフリップフロップに対する電
   源の供給を遮断することにより、ｎビットのリングカウ
   ンタとしても動作可能としたことを特徴とするリングカ
   ウンタ回路。