JPS5831568A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS5831568A JPS5831568A JP56129041A JP12904181A JPS5831568A JP S5831568 A JPS5831568 A JP S5831568A JP 56129041 A JP56129041 A JP 56129041A JP 12904181 A JP12904181 A JP 12904181A JP S5831568 A JPS5831568 A JP S5831568A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000003860 storage Methods 0.000 claims abstract description 13
- 238000009792 diffusion process Methods 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 13
- 230000005684 electric field Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 36
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 17
- 229910052710 silicon Inorganic materials 0.000 abstract description 17
- 239000010703 silicon Substances 0.000 abstract description 17
- 238000000034 method Methods 0.000 abstract description 14
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 6
- 239000011574 phosphorus Substances 0.000 abstract description 6
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 239000011521 glass Substances 0.000 abstract description 3
- 239000011229 interlayer Substances 0.000 abstract description 3
- 238000007796 conventional method Methods 0.000 abstract 2
- 239000004020 conductor Substances 0.000 abstract 1
- 229910021419 crystalline silicon Inorganic materials 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- 238000001947 vapour-phase growth Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 240000003473 Grevillea banksii Species 0.000 description 1
- 241001494479 Pecora Species 0.000 description 1
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電荷転送型メモリセルの構造に関するもので
ある。
ある。
現在製造されている大容量の絶縁ゲート湯電界効果半導
体紀憶装置（以下、ＭＯＢ ＩＣメモリ装置）は電荷転
送Ｉｌｌトランジスタメモリセルを用いたものが一般的
である。第１図に１トランジスタメ毫リセルを用いたＭ
Ｏ８ＩＣメモリ装置の回路主費部の一例ｔ−、−＊九＠
２図に％データ１ｉＩｔ拡散層で構成した一般的な例の
平面図を、第３図には、第２図中ｘ−ｘ’のセル部断面
図ｔそれぞれ示す。
体紀憶装置（以下、ＭＯＢ ＩＣメモリ装置）は電荷転
送Ｉｌｌトランジスタメモリセルを用いたものが一般的
である。第１図に１トランジスタメ毫リセルを用いたＭ
Ｏ８ＩＣメモリ装置の回路主費部の一例ｔ−、−＊九＠
２図に％データ１ｉＩｔ拡散層で構成した一般的な例の
平面図を、第３図には、第２図中ｘ−ｘ’のセル部断面
図ｔそれぞれ示す。
ｌトランジスタ型メモリセルとは、゛第１図破線内に示
すごとく１個のトランスファゲートＴ腸と１個のセル容
量Ｃ−とで１ビット分のメモリセルを構成するもので、
情報はＣｓ中にたくわ見られた電荷Ｑとして記憶され、
読み出しの際には、トランス７アゲー）Ｔｓｌ開くこと
によりＱとして□ 記憶された情報をデータ１ｌｌＤｓ
Ｋ転送するのであるが、データ線は浮遊容量ＣＩ＋をも
りておル、シかもＣｍ）Ｃｓとなることは避けられず、
情報量は、微小なものとな〕、たとえばデーター〇ａＯ
電位変化でいうと２００ｍＶＩｉ度となりてしまう。
すごとく１個のトランスファゲートＴ腸と１個のセル容
量Ｃ−とで１ビット分のメモリセルを構成するもので、
情報はＣｓ中にたくわ見られた電荷Ｑとして記憶され、
読み出しの際には、トランス７アゲー）Ｔｓｌ開くこと
によりＱとして□ 記憶された情報をデータ１ｌｌＤｓ
Ｋ転送するのであるが、データ線は浮遊容量ＣＩ＋をも
りておル、シかもＣｍ）Ｃｓとなることは避けられず、
情報量は、微小なものとな〕、たとえばデーター〇ａＯ
電位変化でいうと２００ｍＶＩｉ度となりてしまう。
そζで第１図の一点鎖線内に示すようなセンスアンプと
呼はれる増幅器によって上述の微小な電位変化を増幅し
、さらに他のデータパスラインに信号を乗せて出力へ伝
送していくのが普通である。
呼はれる増幅器によって上述の微小な電位変化を増幅し
、さらに他のデータパスラインに信号を乗せて出力へ伝
送していくのが普通である。
なお１Ｔｌ＃Ｃｌ−１Ｄ凰に常に一定の電位を発生し、
この電位と、セルからのデータが転送され九〇ａの電位
とを比較し、データが＠０′ｍか＠ｌ”かｔＩｆ４Ｊ定
するためのものである。
この電位と、セルからのデータが転送され九〇ａの電位
とを比較し、データが＠０′ｍか＠ｌ”かｔＩｆ４Ｊ定
するためのものである。
なお１図中Ａはアドレス信号、φはセンスアンプ活性化
俳号を示す。
俳号を示す。
ここで、センスアンプは差動増幅器でＴｏりその入力信
号としてＯＤｓとｆ３ｍの電位差Ｏ初期値は。
号としてＯＤｓとｆ３ｍの電位差Ｏ初期値は。
大龜い１ｍ、動作が完了するのが速くなシ、しかもＣ線
中、データ線と基板との結合容量によるノイズ電圧に対
しても強くなる。上述ＯＤｓとＤ凰の電位１１０初期値
は、説明から明らかなようにデータ線浮遊容量Ｃｍとセ
ル容量Ｃ畠との比ｓ ＣＤ／ｃｔｒの値によｐはぼ決ｔ
シ、この値は小さい程有利である。
中、データ線と基板との結合容量によるノイズ電圧に対
しても強くなる。上述ＯＤｓとＤ凰の電位１１０初期値
は、説明から明らかなようにデータ線浮遊容量Ｃｍとセ
ル容量Ｃ畠との比ｓ ＣＤ／ｃｔｒの値によｐはぼ決ｔ
シ、この値は小さい程有利である。
これに対して、ＩＣメモリ装置は、高集積化に伴うバＩ
−ンｏｈｍ化により、セルｌビヅト分の占有面積が減少
し、Ｃ５Ｆｉ小さくなる一方、 ＩＣメモリ装置の記
憶容量の増大からデータＩｉｌは、それほど短かくなら
ず、ＣＤはＣ−１と減少せず。
−ンｏｈｍ化により、セルｌビヅト分の占有面積が減少
し、Ｃ５Ｆｉ小さくなる一方、 ＩＣメモリ装置の記
憶容量の増大からデータＩｉｌは、それほど短かくなら
ず、ＣＤはＣ−１と減少せず。
その結果Ｃ，／Ｃ，は大きくなる傾向が強い、このよう
にセンスアンプの入力信号は小さくなりているにもかか
わらず％ＩＣメモリ装置に対する高速性能の要求からセ
ンスアンプを速く動作させる必要があｐｌまた、高集積
化されたため、素子間隔が小さくな９たため、素子間の
相互作用によるノイズ電圧が増大しておシ、その結果、
動作が非常に不安定になり、各製造工程のばらつきなど
に非常に敏感になシ１歩貿９ｔ−不安定にし、あるいは
、低下させる原因となっている。
にセンスアンプの入力信号は小さくなりているにもかか
わらず％ＩＣメモリ装置に対する高速性能の要求からセ
ンスアンプを速く動作させる必要があｐｌまた、高集積
化されたため、素子間隔が小さくな９たため、素子間の
相互作用によるノイズ電圧が増大しておシ、その結果、
動作が非常に不安定になり、各製造工程のばらつきなど
に非常に敏感になシ１歩貿９ｔ−不安定にし、あるいは
、低下させる原因となっている。
ここで従来技術によるメモリセルを示す麩２図。
第３図の説明を付は加えると、Ｐ製シリコン基板３１の
Ｐ＋チャ゛ネルストッパ拡散層およびフィールド酸化シ
リコン３６に実質的に囲まれた活性領域内に、延在せる
Ｎ”型拡散層２２からなるデータ線と、これに隣接して
設けられた多結晶シリコン層２４からなるトランス７ア
ゲート領域と、さらにこれにＭ接した多結晶シリコン層
２３と、これにより生じた反転）Ｉ）２７からなる′ｖ
Ｌ荷蓄極執域とでメモリ七ルｔ−構成している。
Ｐ＋チャ゛ネルストッパ拡散層およびフィールド酸化シ
リコン３６に実質的に囲まれた活性領域内に、延在せる
Ｎ”型拡散層２２からなるデータ線と、これに隣接して
設けられた多結晶シリコン層２４からなるトランス７ア
ゲート領域と、さらにこれにＭ接した多結晶シリコン層
２３と、これにより生じた反転）Ｉ）２７からなる′ｖ
Ｌ荷蓄極執域とでメモリ七ルｔ−構成している。
本発明の目的は、データーと他の尋体関の浮遊容量が小
さくかつ、電荷蓄積握飯の大きい半導体メモリを提供す
ることにある。
さくかつ、電荷蓄積握飯の大きい半導体メモリを提供す
ることにある。
本発明は、半導体基板の一表面上に、絶縁ゲート蓋電界
効果電荷蓄＊＊域とｗ！領領域隣接するチャネル領域を
有する絶縁ゲート型電界効果トランジスタよｐなる電荷
転送型メモリセルにおいて１前記絶縁ゲート型電界効果
電衝蓄積領域とｆＭ記絶縁ゲート製電界効果トランジス
Ｉのゲート電極とは異なる層の導電性被膜により形成さ
れ、＠ｕ記半導体基板−表面上に延在するデータ線と前
記結縁ゲート製電界効朱トランジスタのドレイン拡散層
とが開口部によって接続され、他の開口部により。
効果電荷蓄＊＊域とｗ！領領域隣接するチャネル領域を
有する絶縁ゲート型電界効果トランジスタよｐなる電荷
転送型メモリセルにおいて１前記絶縁ゲート型電界効果
電衝蓄積領域とｆＭ記絶縁ゲート製電界効果トランジス
Ｉのゲート電極とは異なる層の導電性被膜により形成さ
れ、＠ｕ記半導体基板−表面上に延在するデータ線と前
記結縁ゲート製電界効朱トランジスタのドレイン拡散層
とが開口部によって接続され、他の開口部により。
前記絶縁ゲート型電界効果トランジスタに接続されたさ
らに上層の導電性被膜によシ形成されたワード線が前記
半導体基板−表面上に延在することを特徴とする半導体
メモリである。
らに上層の導電性被膜によシ形成されたワード線が前記
半導体基板−表面上に延在することを特徴とする半導体
メモリである。
次に図面を用いて製造方法九ついて述べる。
比抵抗ｌＯ〜２０Ω１のＰ型シリコン基板６０１の表面
上に公知の方法により、チャネルスト、ツクＰ＋拡散領
域６０２、フィールドの厚い酸化シリコンａ６０３を形
成した彼、厚さ６ＧＯＡ １１度の識化シリコン膜６０
４を熱酸化によｐ被着し、さらに謝１層目の多結晶シリ
コン層６０５ｔ５０００Ａ気相成長させ、りンなどの不
純物を拡散し層抵抗を下げ、公知の方法、たとえばプラ
ズマエ曽チンダ法によハ選択的に除去し、電荷蓄積鎖環
を形成し、酸化性雰囲気で多結晶シリコン６０５ｔ−熱
酸化し。
上に公知の方法により、チャネルスト、ツクＰ＋拡散領
域６０２、フィールドの厚い酸化シリコンａ６０３を形
成した彼、厚さ６ＧＯＡ １１度の識化シリコン膜６０
４を熱酸化によｐ被着し、さらに謝１層目の多結晶シリ
コン層６０５ｔ５０００Ａ気相成長させ、りンなどの不
純物を拡散し層抵抗を下げ、公知の方法、たとえばプラ
ズマエ曽チンダ法によハ選択的に除去し、電荷蓄積鎖環
を形成し、酸化性雰囲気で多結晶シリコン６０５ｔ−熱
酸化し。
ｉ１化シリコン膜６０６を形成する（第６図）。
次に第２層目の多結晶シリコン層６０７を５００ＯＡ気
相成長し、同僚にリンなどの不純物を拡散した□ 後に
、公知の方法で選択的に除去し、トランス７アゲートを
形成する。その後、ヒ素を公知の方法。
相成長し、同僚にリンなどの不純物を拡散した□ 後に
、公知の方法で選択的に除去し、トランス７アゲートを
形成する。その後、ヒ素を公知の方法。
たとえはイオン注入法などにょシ基板表面に導入し、ド
レイン領域６０８を形成する（第７図）。
レイン領域６０８を形成する（第７図）。
以上Ｈ，１）ランジスタ電荷転送温メモリセルの一般的
な形成法の一例であって、方法が異なっていても本発明
の本質には影響しない。
な形成法の一例であって、方法が異なっていても本発明
の本質には影響しない。
この後、熱酸化法あるいは、気相成長法により、峡化シ
リコン属、あるいはリンガラス（ＰＳＧ）などの厚い絶
縁膜６０８ を形成する。この１１ｉ？、ゲート領域な
ど、厚く結縁膜が被着されると不都合な領域が表面に露
出していないため、絶縁膜６０８は、充分厚くでき、後
述のような効果をもたらしている０次に、公知の方法で
エツチング除去することによル、開口１ｉ６０９を設け
る（１７図）。
リコン属、あるいはリンガラス（ＰＳＧ）などの厚い絶
縁膜６０８ を形成する。この１１ｉ？、ゲート領域な
ど、厚く結縁膜が被着されると不都合な領域が表面に露
出していないため、絶縁膜６０８は、充分厚くでき、後
述のような効果をもたらしている０次に、公知の方法で
エツチング除去することによル、開口１ｉ６０９を設け
る（１７図）。
ｊＩ３層目の多結晶シリコン層６１０を５００ＯＡ気相
成長し、リンなどの不純物を導入した後、公知の方法に
よ〕１選択的除去し、デー１＠を形成し。
成長し、リンなどの不純物を導入した後、公知の方法に
よ〕１選択的除去し、デー１＠を形成し。
熱酸化法または気相成長法によハ絶縁旗６１１を被着し
、公知の方法で工、チング除去して開口部６１３ ｔ−
設ける（第５１ｍ）。
、公知の方法で工、チング除去して開口部６１３ ｔ−
設ける（第５１ｍ）。
１６にアルｔｌ蒸着、パターンユングヲ行すいワード９
６１＆を形成しく第１図）気相成長法によル酸化シリコ
ン換あるいはリンガラス膜で嶺うことにより完成する。
６１＆を形成しく第１図）気相成長法によル酸化シリコ
ン換あるいはリンガラス膜で嶺うことにより完成する。
本発明によれば、データ線６１０と容量電極６０５との
間の層間絶縁層６０８を厚くできるので、たり線の浮遊
容量ＣＤが小さくでき、なお、かつ電荷蓄積領域をデー
タ縁の下付近まで形成することが可能となＪ）Ｃｍが大
きくできるため％Ｃ１ｌ／ＣＩは、非常に有利となる０
ｇらに、データ線６１０とシリコン基板６０１との間に
一定電位に保たれ比容量電極６０５が位置するためデー
タ縁６１０がシリコン基板６０１からシールドされ、シ
リコン基板電位の変動の１響を受けにくい。
間の層間絶縁層６０８を厚くできるので、たり線の浮遊
容量ＣＤが小さくでき、なお、かつ電荷蓄積領域をデー
タ縁の下付近まで形成することが可能となＪ）Ｃｍが大
きくできるため％Ｃ１ｌ／ＣＩは、非常に有利となる０
ｇらに、データ線６１０とシリコン基板６０１との間に
一定電位に保たれ比容量電極６０５が位置するためデー
タ縁６１０がシリコン基板６０１からシールドされ、シ
リコン基板電位の変動の１響を受けにくい。
本発明の実施例を第４図％縞５図に示す、すなわち、Ｐ
＋チャネルストッパー拡散層４５およびフィールド酸化
シリコン膜４６からなるフィールド領域を形成したＰｆ
ｆｌシリコン基板４１の表面に、多結晶シリコン層４３
と反転層４７よりなる電荷蓄積領域と、多結晶シリコン
層４４からなるトランスファゲートと島状Ｎ”ｆｆｉ拡
散層４２とがら電荷転送型メモリセルが形成され、開口
部４９によりＮ 拡散層４２と接続された第３層目の多
結晶シリコン層４８が基板上に延在し、データ線全形成
している。
＋チャネルストッパー拡散層４５およびフィールド酸化
シリコン膜４６からなるフィールド領域を形成したＰｆ
ｆｌシリコン基板４１の表面に、多結晶シリコン層４３
と反転層４７よりなる電荷蓄積領域と、多結晶シリコン
層４４からなるトランスファゲートと島状Ｎ”ｆｆｉ拡
散層４２とがら電荷転送型メモリセルが形成され、開口
部４９によりＮ 拡散層４２と接続された第３層目の多
結晶シリコン層４８が基板上に延在し、データ線全形成
している。
【図面の簡単な説明】
第１図は、１トランジスタ型メモリの主要部の動作態ｍ
ｔ−説明するための回路図で＠ Ｃ易ａ Ｃｍ。 ＣＤはそれぞれ、セル容量、リファレンスセル容量、デ
ータ線の浮遊容量を示し、Ｄｍ、Ｄ、は。 各節点を示す。 第２図は、現在多く用いられているＮ＋拡散層を７’−
ｐ線とした１トランジスタ型メモリセルの一例でｓ Ｘ
−Ｘ ’における断面図を第３図に示す。 また、第４図は、本発明の実施例を示す平面図で、Ｙ−
ｙ’における断面図ｔ＠５図に示す。 なお％第２図〜第５図において、３１．４１はＰ型シリ
コン基板、２２．４２はＮ＋拡散層、２３゜４３は容量
電極を形成するｌＩ１層目の多結晶シリコン層、２４．
４４はトランス７丁ゲートを形成する＠２層目の多結晶
シリコン層、３５．４５ＦｉＰ＋チャネルストッパ拡散
層、３６．４６はフィールド酸化シリコン膜、２７．４
７は反転層、４９は堀込みコンタクトをそれぞれ示す。 絡６図〜第９図は、ｇ５図に至るまでの各工程の断面図
であり、６０１はＰ型シリコン基板、６０２はＰ＋チャ
ネルスト、ハ拡散層、６ｏ３はフィールド緻化シリコン
膜、６０４は、容量ゲート酸化シリコン膜、６０５は容
量電極を形成するＩＭ１層目の多結晶シリコン層、６０
７はトランス７アゲートを形成する第２層目の多結晶シ
リコン層、６１ｏはデータ線を形成する第３層目の多結
晶シリコン層、６０６゜６０８．６１１は層間絶縁ｊ［
，６０９，６１２は開口部。 ６１３は、ワード線を形成するアルミ膜、をそれぞれ示
す。 茅 ／Ｉ！Ｉ 早 ２ 閃 華３図 茅５［！１ 羊 ８ 閏
ｔ−説明するための回路図で＠ Ｃ易ａ Ｃｍ。 ＣＤはそれぞれ、セル容量、リファレンスセル容量、デ
ータ線の浮遊容量を示し、Ｄｍ、Ｄ、は。 各節点を示す。 第２図は、現在多く用いられているＮ＋拡散層を７’−
ｐ線とした１トランジスタ型メモリセルの一例でｓ Ｘ
−Ｘ ’における断面図を第３図に示す。 また、第４図は、本発明の実施例を示す平面図で、Ｙ−
ｙ’における断面図ｔ＠５図に示す。 なお％第２図〜第５図において、３１．４１はＰ型シリ
コン基板、２２．４２はＮ＋拡散層、２３゜４３は容量
電極を形成するｌＩ１層目の多結晶シリコン層、２４．
４４はトランス７丁ゲートを形成する＠２層目の多結晶
シリコン層、３５．４５ＦｉＰ＋チャネルストッパ拡散
層、３６．４６はフィールド酸化シリコン膜、２７．４
７は反転層、４９は堀込みコンタクトをそれぞれ示す。 絡６図〜第９図は、ｇ５図に至るまでの各工程の断面図
であり、６０１はＰ型シリコン基板、６０２はＰ＋チャ
ネルスト、ハ拡散層、６ｏ３はフィールド緻化シリコン
膜、６０４は、容量ゲート酸化シリコン膜、６０５は容
量電極を形成するＩＭ１層目の多結晶シリコン層、６０
７はトランス７アゲートを形成する第２層目の多結晶シ
リコン層、６１ｏはデータ線を形成する第３層目の多結
晶シリコン層、６０６゜６０８．６１１は層間絶縁ｊ［
，６０９，６１２は開口部。 ６１３は、ワード線を形成するアルミ膜、をそれぞれ示
す。 茅 ／Ｉ！Ｉ 早 ２ 閃 華３図 茅５［！１ 羊 ８ 閏
Claims (1)
- 【特許請求の範囲】 半導体基板の一表面上に絶縁ゲート型電界効果電荷蓄積
領域と該領域にｖｋ接するチャネル領域を有する絶縁ゲ
ート型電界効果トランジスタよりなる電荷転送型メモリ
セルにおいて、前記絶縁ゲート型電界効果電荷蓄積領域
と＃Ｊ記絶縁ゲート型電界効果トランジスタのゲート電
極とは異なる層の導電性壁膜により形成され、前記半導
体基板−表面上に延在するデータ線と％前記絶縁ゲート
型電界効果トランジスタのドレイン拡散層とが開口部に
よって接続され、他の開口部により、Ｍ記絶縁ゲート型
電界効果トランジスタに接続されたさらに上層の導電性
砿膜により形成されたワード線が。 前記半導体基板−表面上に延在すること會特徴とする半
導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129041A JPS5831568A (ja) | 1981-08-18 | 1981-08-18 | 半導体メモリ |
| EP82107545A EP0073019A3 (en) | 1981-08-18 | 1982-08-18 | Memory device and process for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129041A JPS5831568A (ja) | 1981-08-18 | 1981-08-18 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5831568A true JPS5831568A (ja) | 1983-02-24 |
Family
ID=14999630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56129041A Pending JPS5831568A (ja) | 1981-08-18 | 1981-08-18 | 半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0073019A3 (ja) |
| JP (1) | JPS5831568A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4709986A (en) * | 1984-06-18 | 1987-12-01 | Polaroid Corporation | Ensheathed optical fiber and coupling method |
| US4776865A (en) * | 1986-12-16 | 1988-10-11 | Corning Glass Works | Method of forming a fiber-reinforced inorganic composite |
| CN110854115A (zh) * | 2019-11-26 | 2020-02-28 | 上海华力集成电路制造有限公司 | 一种基于FinFET工艺的标准单元衬底-耦合电容版图结构 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534500A (en) * | 1978-08-30 | 1980-03-11 | Siemens Ag | Integrated mos semiconductor memory and method of manufacturing same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2067352A (en) * | 1980-01-11 | 1981-07-22 | Mostek Corp | One transistor - one capacitor memory cell |
-
1981
- 1981-08-18 JP JP56129041A patent/JPS5831568A/ja active Pending
-
1982
- 1982-08-18 EP EP82107545A patent/EP0073019A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534500A (en) * | 1978-08-30 | 1980-03-11 | Siemens Ag | Integrated mos semiconductor memory and method of manufacturing same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN110854115A (zh) * | 2019-11-26 | 2020-02-28 | 上海华力集成电路制造有限公司 | 一种基于FinFET工艺的标准单元衬底-耦合电容版图结构 |
| CN110854115B (zh) * | 2019-11-26 | 2023-09-22 | 上海华力集成电路制造有限公司 | 一种基于FinFET工艺的标准单元版图结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0073019A2 (en) | 1983-03-02 |
| EP0073019A3 (en) | 1983-09-14 |
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