JPS5834834Y2 - タイマ回路 - Google Patents
タイマ回路Info
- Publication number
- JPS5834834Y2 JPS5834834Y2 JP1978154902U JP15490278U JPS5834834Y2 JP S5834834 Y2 JPS5834834 Y2 JP S5834834Y2 JP 1978154902 U JP1978154902 U JP 1978154902U JP 15490278 U JP15490278 U JP 15490278U JP S5834834 Y2 JPS5834834 Y2 JP S5834834Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- resistor
- circuit
- capacitor
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【考案の詳細な説明】
本考案は遅延時間が互いに異なる２つの出力を備え、か
つ各々の遅延時間の差が遅延時間の設定値によらず常に
一定であるようなタイマ回路に関するもりである。
つ各々の遅延時間の差が遅延時間の設定値によらず常に
一定であるようなタイマ回路に関するもりである。
こ０つ種従来のタイマ回路を第１図で説明する。
図において、１０１は電源スィッチ、２は第１゜タイマ
要素で、抵抗２０１，２０３，２０４とコンデンサ２０
２及び電圧比較器２０５を有している。
要素で、抵抗２０１，２０３，２０４とコンデンサ２０
２及び電圧比較器２０５を有している。
３は放電回路で、抵抗３０１とトランジスタ３０２を有
しでいる。
しでいる。
４は第２のタイマ要素で、抵抗４０１，４０３，４０４
とコンデンサ４０２及び電圧比較器４０５を有している
。
とコンデンサ４０２及び電圧比較器４０５を有している
。
５０１は反転回路である。
なお、Ｅは電源、Ｐ、、Ｐ２は出力端子である。
上記のような構成においては、電源スィッチ′１０１が
投入された後しかるべき遅延時間Ｔ１が経過すると第１
０タイマ要素２の働きにより反転回路５０１は電圧を出
力し、かつ放電回路３は放電作用を停止し、その後しか
るべき遅延時間Ｔ２の経過の後第２のタイマ要素４の働
きにより電圧比較器４０５は電圧を出力するがこの動作
において前記遅延時間Ｔ２は遅延時間Ｔ１の設定値（こ
よらず常に一定となる。
投入された後しかるべき遅延時間Ｔ１が経過すると第１
０タイマ要素２の働きにより反転回路５０１は電圧を出
力し、かつ放電回路３は放電作用を停止し、その後しか
るべき遅延時間Ｔ２の経過の後第２のタイマ要素４の働
きにより電圧比較器４０５は電圧を出力するがこの動作
において前記遅延時間Ｔ２は遅延時間Ｔ１の設定値（こ
よらず常に一定となる。
上記従来実施例１こおいては同一構成Ｑ）タイマ要素を
２つ要し、又放電回路を必要とする等、回路構成が複雑
かつ高価であるという欠点がある。
２つ要し、又放電回路を必要とする等、回路構成が複雑
かつ高価であるという欠点がある。
本考案は以上の実情に鑑みてなされたもめであり、簡易
かつ安価な回路構成にて上記所望のタイマ回路を提供す
ることを目的とするものである。
かつ安価な回路構成にて上記所望のタイマ回路を提供す
ることを目的とするものである。
第２図は本考案０一実施例を示す回路図であり、同図に
おいて、６は抵抗６０１とコンデ′ンサ６０２とで成る
ＣＲ積分回路、７は電源Ｅにスイッチ１０１を介して直
列接続された分圧回路であり、第１．第２および第３の
抵抗７０１，７０２゜γ０３からなり、第３の抵抗７０
３は可変抵抗素子で構成されでいる。
おいて、６は抵抗６０１とコンデ′ンサ６０２とで成る
ＣＲ積分回路、７は電源Ｅにスイッチ１０１を介して直
列接続された分圧回路であり、第１．第２および第３の
抵抗７０１，７０２゜γ０３からなり、第３の抵抗７０
３は可変抵抗素子で構成されでいる。
８，９はそれぞれ第１および第２の電圧比較器である。
第１０）電圧比較器８の十入力端は積分回路６における
抵抗６０１とコンデンサ６０２との接続点に接続され、
−入力端は上記分圧回路７における第１の抵抗７０１と
第２の抵抗７０３との接続点に接続されている。
抵抗６０１とコンデンサ６０２との接続点に接続され、
−入力端は上記分圧回路７における第１の抵抗７０１と
第２の抵抗７０３との接続点に接続されている。
第２の電圧比較器９０つ十入力端は前記積分回路６にお
ける抵抗６０１とコンデンサ６０２との接続点に接続さ
れ、−入力端は上記分圧回路７における第２の抵抗１０
２と第３の抵抗７０３との接続点に接続されている。
ける抵抗６０１とコンデンサ６０２との接続点に接続さ
れ、−入力端は上記分圧回路７における第２の抵抗１０
２と第３の抵抗７０３との接続点に接続されている。
上記の様な構成においては、電源スィッチ１０１が投入
されると積分回路６の積分電圧は時間と共に上昇し、し
かるべき遅延時間Ｔ１が経過すると、前記積分電圧は前
記分圧回路７にて得られる基準電圧Ａ以上に達し、電圧
比較器９は電圧を出力する。
されると積分回路６の積分電圧は時間と共に上昇し、し
かるべき遅延時間Ｔ１が経過すると、前記積分電圧は前
記分圧回路７にて得られる基準電圧Ａ以上に達し、電圧
比較器９は電圧を出力する。
その後しかるべき遅延時間Ｔ２０）経過の後前記積分電
圧は前記分圧回路１にて得られる他の基準電圧８以上に
達し、電圧比較器８は電圧を出力する。
圧は前記分圧回路１にて得られる他の基準電圧８以上に
達し、電圧比較器８は電圧を出力する。
この動作において前記遅延時間Ｔ１及びＴ２は前記抵抗
６０１．７０１．７０２と可変抵抗１０３の抵抗値を各
々Ｒ２，Ｒ４，Ｒ５，Ｒ６とし、前記積分回路のコンデ
ンサ６０２の容量をＣ３とすると次式で与えられる。
６０１．７０１．７０２と可変抵抗１０３の抵抗値を各
々Ｒ２，Ｒ４，Ｒ５，Ｒ６とし、前記積分回路のコンデ
ンサ６０２の容量をＣ３とすると次式で与えられる。
上記式（ａ）において遅延時間Ｔ１は可変抵抗素子７０
３の抵抗値Ｒ６により可変設定できるが、上記式（ｂ）
において遅延時間Ｔ２は前記抵抗値Ｒ６を含んでおらず
、従って遅延時間Ｔ１の設定値によらず常に一定である
。
３の抵抗値Ｒ６により可変設定できるが、上記式（ｂ）
において遅延時間Ｔ２は前記抵抗値Ｒ６を含んでおらず
、従って遅延時間Ｔ１の設定値によらず常に一定である
。
以上０ように本考案においては、２つの出力の各遅延時
間の差が可変抵抗による遅延時間０設定値にかかわらず
常に一定であるタイマ回路を得ることができるうえ、従
来装置０ように同−構成のタイマ要素を２つ必要とする
というようなこともなく、又放電回路も必要としないの
で、回路構成が簡易かつ安価となる効果がある。
間の差が可変抵抗による遅延時間０設定値にかかわらず
常に一定であるタイマ回路を得ることができるうえ、従
来装置０ように同−構成のタイマ要素を２つ必要とする
というようなこともなく、又放電回路も必要としないの
で、回路構成が簡易かつ安価となる効果がある。
第１図は従来タイマ回路を示す回路図、第２図は本考案
の一実施例を示す回路図である。 図において、１０１は電源スィッチ、６は積分回路、６
０１は抵抗、６０２はコンデンサ、１は分圧回路、１０
１は第１の抵抗、７０２は第２の抵抗、１０３は第３の
抵抗（可変抵抗素子）、８は第１の電圧比較器、９は第
２０）電圧比較器、Ｅは電源である。 なお各図中同一符号は同−又は相当部分を示す。
の一実施例を示す回路図である。 図において、１０１は電源スィッチ、６は積分回路、６
０１は抵抗、６０２はコンデンサ、１は分圧回路、１０
１は第１の抵抗、７０２は第２の抵抗、１０３は第３の
抵抗（可変抵抗素子）、８は第１の電圧比較器、９は第
２０）電圧比較器、Ｅは電源である。 なお各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 互に直列接続された第１．第２および第３の抵抗を有し
、上記第３の抵抗を可変抵抗素子で構成して、電源にス
イッチを介して直列接続された分圧回路と、抵抗とコン
デンサからなり、上記分圧回路に並列接続された積分回
路と、上記積分回路における抵抗とコンデンサとの接続
点に一方の入力端が接続され、かつ上記分圧回路におけ
る第１の抵抗と第２の接続点に他方の入力端が接続され
て、上記分圧回路にて得られる第１の基準電圧と前記積
分回路の積分電圧とを比較する第１の電圧比較器と、上
記積分回路における抵抗とコンデンサとの接続点に一方
の入力端が接続され、かつ上記分圧回路における第２の
抵抗と第３の抵抗との接続点に他方の入力端が接続され
て、前記積分電圧と上記分圧回路にて得られる第２０）
基準電圧とを比較する第２の電圧比較器とを備えたタイ
マ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978154902U JPS5834834Y2 (ja) | 1978-11-09 | 1978-11-09 | タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1978154902U JPS5834834Y2 (ja) | 1978-11-09 | 1978-11-09 | タイマ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5572349U JPS5572349U (ja) | 1980-05-19 |
| JPS5834834Y2 true JPS5834834Y2 (ja) | 1983-08-05 |
Family
ID=29143438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1978154902U Expired JPS5834834Y2 (ja) | 1978-11-09 | 1978-11-09 | タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834834Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52144650U (ja) * | 1976-04-23 | 1977-11-02 |
-
1978
- 1978-11-09 JP JP1978154902U patent/JPS5834834Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5572349U (ja) | 1980-05-19 |
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