JPS5842896B2 - マルチプロセツサの構成方法 - Google Patents
マルチプロセツサの構成方法Info
- Publication number
- JPS5842896B2 JPS5842896B2 JP14971276A JP14971276A JPS5842896B2 JP S5842896 B2 JPS5842896 B2 JP S5842896B2 JP 14971276 A JP14971276 A JP 14971276A JP 14971276 A JP14971276 A JP 14971276A JP S5842896 B2 JPS5842896 B2 JP S5842896B2
- Authority
- JP
- Japan
- Prior art keywords
- multiprocessor
- data
- updated
- instruction
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明はマイクロコンピュータを用いたマルチプロセッ
サの構成方法に関するものである。
サの構成方法に関するものである。
複数のプロセッサを用いて構成されるマルチプロセッサ
にかいて複数のプロセッサが共通的に使用するメモリエ
リアを任意のプロセッサがアクセスする場合、複数のプ
ロセッサが同一エリアを同時にアクセスする事による干
渉、例えばプロセッサに対する処理要求がキューの形で
蓄わえられている場合、複数のプロセッサが同一の読み
出しポインタの値を取り込む事によシキュー上の同一の
処理要求を取シ込んでし筐う事等を防止するためニ他の
プロセッサがアクセス中でない事を確認する必要がある
。
にかいて複数のプロセッサが共通的に使用するメモリエ
リアを任意のプロセッサがアクセスする場合、複数のプ
ロセッサが同一エリアを同時にアクセスする事による干
渉、例えばプロセッサに対する処理要求がキューの形で
蓄わえられている場合、複数のプロセッサが同一の読み
出しポインタの値を取り込む事によシキュー上の同一の
処理要求を取シ込んでし筐う事等を防止するためニ他の
プロセッサがアクセス中でない事を確認する必要がある
。
このために、従来は一般にメモリの１ワードをフラグと
して用い、その内容により上記共通エリアがアクセス中
かまたはアクセス中でないかを判定し、アクセス中でな
い場合はフラグをアクセス中に書き換えてプロセッサに
アクセス中でない事を表示し、アクセス中の場合はフラ
グを書き換えずプロセッサにアクセス中を表示する専用
命令（以下ＴＥＳＴ＆ＳＥＴ命令と称す）をプロセッサ
に備え、１命令でフラグの判定を行なう事によりプロセ
ッサ間の干渉を防止する方法を取っていた。
して用い、その内容により上記共通エリアがアクセス中
かまたはアクセス中でないかを判定し、アクセス中でな
い場合はフラグをアクセス中に書き換えてプロセッサに
アクセス中でない事を表示し、アクセス中の場合はフラ
グを書き換えずプロセッサにアクセス中を表示する専用
命令（以下ＴＥＳＴ＆ＳＥＴ命令と称す）をプロセッサ
に備え、１命令でフラグの判定を行なう事によりプロセ
ッサ間の干渉を防止する方法を取っていた。
従ってＴＥＳＴ＆ＳＥＴ命令等を持りないマイクロコン
ピュータではプロセッサ間の干渉を防止する手段がなく
、マルチプロセッサを構成することは不可能であった。
ピュータではプロセッサ間の干渉を防止する手段がなく
、マルチプロセッサを構成することは不可能であった。
本発明の目的は、データを読み出すと自動的に読み出し
ポインタが更新され、データを書き込むと自動的に書き
込みポインタが更新される機能を有するファースト・イ
ン°ファースト・アウト・バッファレジスタを用いてＴ
ＥＳＴ＆ＳＥＴ命令等を持たないマイクロコンピュータ
を用いたマルチプロセッサを実現する事にある。
ポインタが更新され、データを書き込むと自動的に書き
込みポインタが更新される機能を有するファースト・イ
ン°ファースト・アウト・バッファレジスタを用いてＴ
ＥＳＴ＆ＳＥＴ命令等を持たないマイクロコンピュータ
を用いたマルチプロセッサを実現する事にある。
本発明の要点は、マイクロコンピュータを用いたマルチ
プロセッサのメモリの一部にファースト。
プロセッサのメモリの一部にファースト。
イン・ファースト・アウト・バッファレジスタを用いる
事により１プロセツサからは１命令にてデータの取９出
しと読み出しポインタの更新またはデータの書き込みと
書き込みポインタの更新を行ない、ＴＥＳＴ＆ＳＥＴ命
令を用いる事なくプロセッサ間の干渉を防止した点にあ
る。
事により１プロセツサからは１命令にてデータの取９出
しと読み出しポインタの更新またはデータの書き込みと
書き込みポインタの更新を行ない、ＴＥＳＴ＆ＳＥＴ命
令を用いる事なくプロセッサ間の干渉を防止した点にあ
る。
以下添付図に従って本発明の詳細な説明する。
図は多数の回線を収容し、マイクロコンピュータで構成
されるマルチプロセッサに本発明を適用した場合の一構
成例で、このマルチプロセッサは、複数のマイクロコン
ピュータ１と、メモリ３と、回線８とのデータの送受に
使用するための空バッファのアドレスを蓄わえるファー
スト・イン・ファスト・アウト・バッファレジスタ（以
下ＦＩＦＯＱと略す）４と、処理待ちデータが蓄わえら
れているバッファのアドレスを蓄わえるＦＩＦＯＱ５と
回線８との間でデータを送受する処理要求を蓄わえるＦ
ＩＦＯＱ６″Ｊ＝−よび回線制御部７より構成される。
されるマルチプロセッサに本発明を適用した場合の一構
成例で、このマルチプロセッサは、複数のマイクロコン
ピュータ１と、メモリ３と、回線８とのデータの送受に
使用するための空バッファのアドレスを蓄わえるファー
スト・イン・ファスト・アウト・バッファレジスタ（以
下ＦＩＦＯＱと略す）４と、処理待ちデータが蓄わえら
れているバッファのアドレスを蓄わえるＦＩＦＯＱ５と
回線８との間でデータを送受する処理要求を蓄わえるＦ
ＩＦＯＱ６″Ｊ＝−よび回線制御部７より構成される。
図の如く構成したマルチプロセッサに耘いて、多数の回
線８を収容する回線制御部７からデータ要求が出され、
ＦＩＦＯＱ６へ書き込１れる。
線８を収容する回線制御部７からデータ要求が出され、
ＦＩＦＯＱ６へ書き込１れる。
処理を終了したマイクロコンピュータ１がＦＩＦＯＱ６
をアクセスし、１命令で処理要求を取り込み、読み出し
ポインタが自動的に更新される事により複数のマイクロ
コンピュータ１が同一の処理要求を取り込む事が防止さ
れる。
をアクセスし、１命令で処理要求を取り込み、読み出し
ポインタが自動的に更新される事により複数のマイクロ
コンピュータ１が同一の処理要求を取り込む事が防止さ
れる。
また、処理要求を取す込ンタプロセッサは処理に必要な
バッファ（７）７トレスをＦＩＦＯＱ４ｔたはＦＩＦｏ
Ｑ５より１命令で取り込む事によりプロセッサ間の干渉
が防止される。
バッファ（７）７トレスをＦＩＦＯＱ４ｔたはＦＩＦｏ
Ｑ５より１命令で取り込む事によりプロセッサ間の干渉
が防止される。
処理要求による処理を実行の後空となったバッファのア
ドレスはＦＩＦＯＱ４へ１命令で書き込１れることによ
りプロセッサ間の干渉が防止される。
ドレスはＦＩＦＯＱ４へ１命令で書き込１れることによ
りプロセッサ間の干渉が防止される。
上記実施例からも明らかなように本発明によれば、従来
ＴＥＳＴ＆ＳＥＴ命令を持たなかったためにマルチプロ
セッサを構成できなかったマイクロコンピュータを用い
てマルチプロセラサラ構成することが可能となり、必要
な処理能力に合ったプロセッサをマイクロコンピュータ
で実現でき、プロセッサの経済化が計れる。
ＴＥＳＴ＆ＳＥＴ命令を持たなかったためにマルチプロ
セッサを構成できなかったマイクロコンピュータを用い
てマルチプロセラサラ構成することが可能となり、必要
な処理能力に合ったプロセッサをマイクロコンピュータ
で実現でき、プロセッサの経済化が計れる。
添付図は本発明の一実施例を示すブロック図である。
１・・・・・・マイクロコンピュータ、２・・・・・・
メモリ制御回路、３・・・・・・メモリ、４〜６・・・
・・・ファースト・イン°ファースト・アウト・バッフ
ァレジスタ７・・・・・・回線制御部、８・・・・・・
回線。
メモリ制御回路、３・・・・・・メモリ、４〜６・・・
・・・ファースト・イン°ファースト・アウト・バッフ
ァレジスタ７・・・・・・回線制御部、８・・・・・・
回線。
Claims (1)
- 【特許請求の範囲】 １ 複数のマイクロコンピュータを用いて構成されるマ
ルチプロセッサにおいて、共通的に使用する記憶エリア
としてデータを読み出すと自動的に読み出しポインタが
更新され、データを書き込むと自動的に書き込みポイン
タが更新される機能を有するファースト・イン・ファー
スト・アウト・バッファレジスタを用い、該ファースト
・イン。 ファースト・アウト・バッファレジスタをメモリの一部
として使用することによりマイクロコンピュータのｌ命
令でデータの取り出し書き込みポイタの更新を行ない、
複数のマイクロコンピュータが同時に同一アドレスをア
クセスする事による干渉を防止したことを特徴とするマ
ルチプロセッサの構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14971276A JPS5842896B2 (ja) | 1976-12-15 | 1976-12-15 | マルチプロセツサの構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14971276A JPS5842896B2 (ja) | 1976-12-15 | 1976-12-15 | マルチプロセツサの構成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5374335A JPS5374335A (en) | 1978-07-01 |
| JPS5842896B2 true JPS5842896B2 (ja) | 1983-09-22 |
Family
ID=15481163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14971276A Expired JPS5842896B2 (ja) | 1976-12-15 | 1976-12-15 | マルチプロセツサの構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5842896B2 (ja) |
-
1976
- 1976-12-15 JP JP14971276A patent/JPS5842896B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5374335A (en) | 1978-07-01 |
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