JPS5842952U - 半導体装置 - Google Patents

半導体装置

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JPS5842952U
JPS5842952U JP1981136247U JP13624781U JPS5842952U JP S5842952 U JPS5842952 U JP S5842952U JP 1981136247 U JP1981136247 U JP 1981136247U JP 13624781 U JP13624781 U JP 13624781U JP S5842952 U JPS5842952 U JP S5842952U
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JP
Japan
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semiconductor device
comparison circuit
gate
less
field effect
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Pending
Application number
JP1981136247U
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English (en)
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恭雄 和田
広造 持地
豊 武田
二三夫 村井
治 須賀
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図はＭＯＳＦＥＴの配置を示す図、第２図は逆方向
に配置された２個のＭＯＳＦＥＴのしきい電圧差とゲー
ト長の関係を示す図、第３図はゲート長イ、４μｍの逆
方向に配置された２個のＭＯＳＦＥＴのドレーン電流と
ゲート電圧の関係を　　。 示した図、第４図はゲート長１．４μｍの逆方向に配置
された２個のＭＯＳＦＥＴのしきい電圧の基板バイアス
依存性を示す図、第５図はダイナミック型ＭＯＳメモリ
のメモリセルで、トランジスタ１個とＭＯ３容量１個か
らなるメモリセルの配置方向の差異を示す図、第６図は
センスアンプの両側に、同一方向に配置されたメモリセ
ルを配置した本考案の実施例の一例を示す図、第７図は
ダイナミック型ＭＯＳメモリのメモリセルの他の例で、
ワード線の配線を工夫して、同一方向に配列されたメモ
リセルを連結した状態を示す図である。 ２．４・・・ソース、５・・・ゲート、６・・・コンタ
クＩ・。 Ｌ−−−−Ｊ、、、−Ｌ−ｊ−７ ７ −へ”［ １，′”　　　　　−

Claims (1)

  1. 【実用新案登録請求の範囲】 １　ドレーンおよびソースが、ゲートに対して同一方向
    に配置されている絶縁ゲート型電界効果トランジスタか
    らなる電圧比較回路を含む半導体装置。 ２　ゲート長が２μｍ以下である絶縁ゲート型電界効界
    トランジスタからなる請求範囲第１項記載の半導体装置
    。 ３　基板バイアスを−０，７Ｖ以下印加し動作させる事
    を特徴とする請求範囲第２項記載の半導体装置。 ４　該電圧比較回路は、フリップフロップあるいは、Ｍ
    Ｏ３電界トランジスタ１個とＭＯ３容量１個から成るダ
    イナミック型ＭＯＳメモリのメモリセルである事を特徴
    とする請求範囲第３項記載の半導体装置。
JP1981136247U 1981-09-16 1981-09-16 半導体装置 Pending JPS5842952U (ja)

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JP1981136247U JPS5842952U (ja) 1981-09-16 1981-09-16 半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6220365A (ja) * 1985-07-19 1987-01-28 Toshiba Corp 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6220365A (ja) * 1985-07-19 1987-01-28 Toshiba Corp 半導体装置

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