JPS5848966A - 絶縁ゲ−ト電界効果半導体装置の製造方法 - Google Patents
絶縁ゲ−ト電界効果半導体装置の製造方法Info
- Publication number
- JPS5848966A JPS5848966A JP56148477A JP14847781A JPS5848966A JP S5848966 A JPS5848966 A JP S5848966A JP 56148477 A JP56148477 A JP 56148477A JP 14847781 A JP14847781 A JP 14847781A JP S5848966 A JPS5848966 A JP S5848966A
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- JP
- Japan
- Prior art keywords
- mask
- conduction type
- diffusion
- regions
- region
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果半導体装置の製造方法に関
Ｔる。
Ｔる。
丁でに二重拡散法によるＤＳＡ ＭＯＳ ）ランリス
タが提案されている。断るＤＳＡ ＭＯＳ ）ランジ
ヌタは第１図に示す如くＮ型のドレイン領域となる半導
体基板（１）と、基板（１）表面Ｃ：同一拡散マスクに
より二重拡散して形成したＰ型のゲート領ｊｄ［２＋！
よびＮ型のソース領域１３１と、ゲート領域（２）上の
絶縁ｍ１（４１上に設けたゲート′Ｗｌ極（５１と、ソ
ースｆＩｉ滅＋３１（ニー ｆ−ミック接触するソー７
電極１６）と、基板＋１３の裏面に設けたドレイン電極
（７）より構成されている。
タが提案されている。断るＤＳＡ ＭＯＳ ）ランジ
ヌタは第１図に示す如くＮ型のドレイン領域となる半導
体基板（１）と、基板（１）表面Ｃ：同一拡散マスクに
より二重拡散して形成したＰ型のゲート領ｊｄ［２＋！
よびＮ型のソース領域１３１と、ゲート領域（２）上の
絶縁ｍ１（４１上に設けたゲート′Ｗｌ極（５１と、ソ
ースｆＩｉ滅＋３１（ニー ｆ−ミック接触するソー７
電極１６）と、基板＋１３の裏面に設けたドレイン電極
（７）より構成されている。
斯上したＤＳＡ ＭＯＳ）ランジヌタはチャンネル長を
ゲート領域（２）８よびソース領域（３）の拡散の深さ
Ｃ：よって決められ、チャンネル長をセルファライン効
果により自由に設定できる利点を有Ｔる。
ゲート領域（２）８よびソース領域（３）の拡散の深さ
Ｃ：よって決められ、チャンネル長をセルファライン効
果により自由に設定できる利点を有Ｔる。
しかしながら斯るＤＳＡ ＭＯＳ ）ランリスタでは高
出力化等のために１０００以上のセルを並列Ｃ二装置Ｔ
る。このために各セルの拡散マスクは極めて高１１ＦＷ
の解像！を有するホトエツチング工程を要求される。と
ころが高精度のホトエツチング工程では第２図【二示す
卯くコーナ一部分等の拡散マスク０〔の曲折部Ｃ：於い
て精度よく解像できない欠点があり、この欠点はホトエ
ツチング工程の解像度を高める程顕著ｆ二なる。このた
めに斯る拡散マスクＯＱを用いて二重拡散を行うと拡散
深さの浅いソース領域（３１の拡散端が乱れて曲折部で
のゲートチャンネル長が他の部分より短かいものが発生
丁る。これ（二より第４図（：点線で示す如く耐圧劣化
を招くのである。
出力化等のために１０００以上のセルを並列Ｃ二装置Ｔ
る。このために各セルの拡散マスクは極めて高１１ＦＷ
の解像！を有するホトエツチング工程を要求される。と
ころが高精度のホトエツチング工程では第２図【二示す
卯くコーナ一部分等の拡散マスク０〔の曲折部Ｃ：於い
て精度よく解像できない欠点があり、この欠点はホトエ
ツチング工程の解像度を高める程顕著ｆ二なる。このた
めに斯る拡散マスクＯＱを用いて二重拡散を行うと拡散
深さの浅いソース領域（３１の拡散端が乱れて曲折部で
のゲートチャンネル長が他の部分より短かいものが発生
丁る。これ（二より第４図（：点線で示す如く耐圧劣化
を招くのである。
本発明は斯上した欠点に鑑みてなされ、従来の欠点を完
全に除去する絶縁ゲート電界効果半導体装置の製造方法
を実現するものであり、以下に第３図ｇよび＠４図を参
照し°Ｃ本発明の一実施例を詳述する。
全に除去する絶縁ゲート電界効果半導体装置の製造方法
を実現するものであり、以下に第３図ｇよび＠４図を参
照し°Ｃ本発明の一実施例を詳述する。
本発明に依れば、半導体基板（１）上に第３図に示Ｔ如
き曲折部に斜めに矩形状の突起口υを設けた拡散マスク
０１ｌｌを二酸化シリコン等で形成した後、点線で示す
ゲート領域（２１２よび一点鎖線で示すソース領域（３
１を二電拡散する。この結果ゲート領域（２）はその拡
散深さだけ拡散マスク０〔下に拡がり、ソース領域（３
）も同様に拡散マスクａｅ下に拡がる。従ってゲート領
域（２）の拡散深さをｄとＴれば、ゲート領域（２）端
は拡散７７りＯａからｄだけ入り込む。
き曲折部に斜めに矩形状の突起口υを設けた拡散マスク
０１ｌｌを二酸化シリコン等で形成した後、点線で示す
ゲート領域（２１２よび一点鎖線で示すソース領域（３
１を二電拡散する。この結果ゲート領域（２）はその拡
散深さだけ拡散マスク０〔下に拡がり、ソース領域（３
）も同様に拡散マスクａｅ下に拡がる。従ってゲート領
域（２）の拡散深さをｄとＴれば、ゲート領域（２）端
は拡散７７りＯａからｄだけ入り込む。
そこで突起■の巾をｌとするとｌく２αなる様にｌを設
定Ｔれば、拡散マスクの突起０１１下は完全にゲート領
域（２１が拡散されて突起０１１ｔｌ−設けないのと同
じ拡散形状が優られる。−万ソース領域（３１の拡散深
さｖｓとすると、Ｉは＃＞２８７ｒる関係が成立する様
（二設定されるので拡散マスク０１のパターンとほぼ類
似の端部を有するソース領域（３１の拡散形状が得られ
る。
定Ｔれば、拡散マスクの突起０１１下は完全にゲート領
域（２１が拡散されて突起０１１ｔｌ−設けないのと同
じ拡散形状が優られる。−万ソース領域（３１の拡散深
さｖｓとすると、Ｉは＃＞２８７ｒる関係が成立する様
（二設定されるので拡散マスク０１のパターンとほぼ類
似の端部を有するソース領域（３１の拡散形状が得られ
る。
通常ゲートチャンネル長はｄ−ｓで与えられるが、本発
明の拡散マスクＯ（ｌの突起ａυではｄ−８より大きい
チャンネル長が得られ、拡散マスクｕ（ｌの曲折部（二
於けるゲート領域（２）の短小による耐圧劣化は完全に
防止できる。
明の拡散マスクＯ（ｌの突起ａυではｄ−８より大きい
チャンネル長が得られ、拡散マスクｕ（ｌの曲折部（二
於けるゲート領域（２）の短小による耐圧劣化は完全に
防止できる。
具体的実施例として本発明者はｄｔ’１０．ＩＩｍ、Ｓ
を２戸ｍとし、ｌを１５声胃とした。この結果ｇＪ４図
に点線で示す異常耐圧波形は皆無となり、実線で示す正
常耐圧波鯵が得られる様になった。
を２戸ｍとし、ｌを１５声胃とした。この結果ｇＪ４図
に点線で示す異常耐圧波形は皆無となり、実線で示す正
常耐圧波鯵が得られる様になった。
以上に詳述した如く本発明（二依れば、拡散マスクの曲
折部形状の改良により曲折部での拡散マスクのホトエッ
チ９グの乱れによるナヤンネｌし長の短小は未然に防止
でさ、これ（二寄因Ｔるドレイン・ソース間の耐圧劣化
は完全Ｃ：防止できる。従って１０００以上もセル数を
有する高出力用ＤＩ９ＡＭＯ８）ランリスタにｇいＣは
ただ１個のセルの不良も素子を不良と下るので本発明に
よる効果は太きい。なを突起の形状は矩形状の他、半円
状でｔ陽くソー７領域側に突出下れば本発明の目的を達
成できる。
折部形状の改良により曲折部での拡散マスクのホトエッ
チ９グの乱れによるナヤンネｌし長の短小は未然に防止
でさ、これ（二寄因Ｔるドレイン・ソース間の耐圧劣化
は完全Ｃ：防止できる。従って１０００以上もセル数を
有する高出力用ＤＩ９ＡＭＯ８）ランリスタにｇいＣは
ただ１個のセルの不良も素子を不良と下るので本発明に
よる効果は太きい。なを突起の形状は矩形状の他、半円
状でｔ陽くソー７領域側に突出下れば本発明の目的を達
成できる。
弔１１］は、ＤＳＡ Ｍｉｓ）ランリスタを説明Ｔる
断面図、第２図は従来の拡散マスクを説明する上面区、
第３図は本発明の拡散マスクを説明する上面図、第４図
は従来ぢよび本発明のＭＯＳ）ランリスタの耐圧を説明
するより−ＶＤＲ特性図である。 主な図番の説明 （１）は半導体基板、（２）はゲート領域、（３１はソ
ース領鰻、０１は拡散マスク、旧）は突起である。
断面図、第２図は従来の拡散マスクを説明する上面区、
第３図は本発明の拡散マスクを説明する上面図、第４図
は従来ぢよび本発明のＭＯＳ）ランリスタの耐圧を説明
するより−ＶＤＲ特性図である。 主な図番の説明 （１）は半導体基板、（２）はゲート領域、（３１はソ
ース領鰻、０１は拡散マスク、旧）は突起である。
Claims (1)
- ｔ −導電型の半導体基板に共通のマスクを用いて逆導
電型のゲート領域８よび一導電型のソース領域な二重拡
散Ｔる絶縁ゲート電界効果半導体装置の製造方法に於い
て、前記マスクの曲折部分を突出させて二重拡散により
形成される＠記ゲーと領域の巾を他の部分より大きくす
ることを持金とする絶縁ゲート電界効果半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148477A JPS5848966A (ja) | 1981-09-18 | 1981-09-18 | 絶縁ゲ−ト電界効果半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56148477A JPS5848966A (ja) | 1981-09-18 | 1981-09-18 | 絶縁ゲ−ト電界効果半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848966A true JPS5848966A (ja) | 1983-03-23 |
| JPH0232785B2 JPH0232785B2 (ja) | 1990-07-23 |
Family
ID=15453624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56148477A Granted JPS5848966A (ja) | 1981-09-18 | 1981-09-18 | 絶縁ゲ−ト電界効果半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848966A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150068A (ja) * | 1988-11-30 | 1990-06-08 | Fuji Electric Co Ltd | 二重拡散ｍｏｓｆｅｔ |
| JPH02281758A (ja) * | 1989-04-24 | 1990-11-19 | Shindengen Electric Mfg Co Ltd | 絶縁ゲート型電界効果トランジスタ |
| JPH03128935U (ja) * | 1990-04-05 | 1991-12-25 |
-
1981
- 1981-09-18 JP JP56148477A patent/JPS5848966A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150068A (ja) * | 1988-11-30 | 1990-06-08 | Fuji Electric Co Ltd | 二重拡散ｍｏｓｆｅｔ |
| JPH02281758A (ja) * | 1989-04-24 | 1990-11-19 | Shindengen Electric Mfg Co Ltd | 絶縁ゲート型電界効果トランジスタ |
| JPH03128935U (ja) * | 1990-04-05 | 1991-12-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0232785B2 (ja) | 1990-07-23 |
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