JPS585034A - ジョセフソン接合論理ゲ−ト - Google Patents
ジョセフソン接合論理ゲ−トInfo
- Publication number
- JPS585034A JPS585034A JP10285981A JP10285981A JPS585034A JP S585034 A JPS585034 A JP S585034A JP 10285981 A JP10285981 A JP 10285981A JP 10285981 A JP10285981 A JP 10285981A JP S585034 A JPS585034 A JP S585034A
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- Japan
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- input
- current
- output
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- terminal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発＠はジ冒セフソ／接合論理ゲートに関する。
４１に＊＃形なしきい値特性を有する超伝導量子干渉計
を利用して構成され排他的論理和の否定を出力するジ欝
セフソン接合論理ゲートに関する。
を利用して構成され排他的論理和の否定を出力するジ欝
セフソン接合論理ゲートに関する。
従来の超伝導量子干渉計を利用して構成されたジ嘗セフ
ソン接合論理ゲートには、磁界結合制御線を有する多接
合干渉計をもって構成したものと電流注入形の多接合干
渉計をもって構成したものとあるが、これらはいずれも
論理和又は論理積を得るためには有効であるが、排他的
論理和の否定を得るためには、敷部のゲートを組み合わ
せて構成する必要であった。
ソン接合論理ゲートには、磁界結合制御線を有する多接
合干渉計をもって構成したものと電流注入形の多接合干
渉計をもって構成したものとあるが、これらはいずれも
論理和又は論理積を得るためには有効であるが、排他的
論理和の否定を得るためには、敷部のゲートを組み合わ
せて構成する必要であった。
本発明の目的は、単一の超伝導量子干渉計をもって構成
され、排他的論理和の否定を出力すゐジ璽セフソン接合
論理ゲートを提供すること［ｉｂ４本発明の他の目的は
、人力感度が高く動作余裕が大鮒いという特徴を有する
上記のジ胃セフノン接合論理ゲートを提供することｋＴ
ｏる。
され、排他的論理和の否定を出力すゐジ璽セフソン接合
論理ゲートを提供すること［ｉｂ４本発明の他の目的は
、人力感度が高く動作余裕が大鮒いという特徴を有する
上記のジ胃セフノン接合論理ゲートを提供することｋＴ
ｏる。
本発明の要旨は、３入力端子注入量の多接合干渉計に磁
界結合形の第４の制御線が附加された構造を有する超伝
導量子干渉計において、上記の３入力端子注入型の干渉
計のバイアス電流線と上記の磁界結合形の制御線にタイ
ミングパルス電流を供給してしきい値特性を所望の如く
変化し、上記の超伝導量子干渉針が他の２人力信号線に
印加された入力信号の排他的論理和の否定を出力するよ
うになしたことにある。
界結合形の第４の制御線が附加された構造を有する超伝
導量子干渉計において、上記の３入力端子注入型の干渉
計のバイアス電流線と上記の磁界結合形の制御線にタイ
ミングパルス電流を供給してしきい値特性を所望の如く
変化し、上記の超伝導量子干渉針が他の２人力信号線に
印加された入力信号の排他的論理和の否定を出力するよ
うになしたことにある。
以下、図面を参照しつつ、本発明の一実施例にりいて説
明し１本発明の構成を明らかＫする。
明し１本発明の構成を明らかＫする。
館１図は１本発明の一実施例に係るジ嘗セフソン接合論
理ゲートの岬価回路である。図におい二１．１′はジ１
セフソン接合であり、各々Ｉｏなる臨界電流を有すゐ。
理ゲートの岬価回路である。図におい二１．１′はジ１
セフソン接合であり、各々Ｉｏなる臨界電流を有すゐ。
し−′は３入力端子注入型の超伝導量子干渉針のインダ
クタンスであり、その値りは１例丸ば、 １１０／４Ｉ
Ｏ９度に選択され石。
クタンスであり、その値りは１例丸ば、 １１０／４Ｉ
Ｏ９度に選択され石。
ここで−〇は磁束量子を示し、その値ゆｍｕ ｅ−”ウ
ェーバである。但し、上記のインダクタンスの値りは一
例であシ、φｏ／２Ｉｏ〜φ・／ｓｈｏ＠変に選択され
てもさしつかえない。３，４ はその信号入力端子であ
り、端子３，４ より供給される電流を夫々エム、Ｉｎ
とすゐ。５．Ｉ５’ はインダクタンス２．２′と磁気
的に結合されているインダクタンスでありｈ６ｐ６’は
その端子である。このインダクタンスＳ、５’に供給さ
れる電流をＩｃとする。７は上記の３入力端子注入形の
超伝導量子干渉形のバイアス電流用端子であり、ここに
−給される電流をＩＤとする。８は接地端子であり、出
方信号は出力端子９，１０間に出方される。第２図は、
上記の構成を有するジ曹セ７ソン接合論理ゲートにおい
て、電流Ｉｃ、ＩＤがいずれも零（０）である場合のし
龜い値特性を示すグラフである。図におい−Ｘ、Ｙ軸は
夫々電流Ｉｉ＋、エムである。包結線Ａ。
ェーバである。但し、上記のインダクタンスの値りは一
例であシ、φｏ／２Ｉｏ〜φ・／ｓｈｏ＠変に選択され
てもさしつかえない。３，４ はその信号入力端子であ
り、端子３，４ より供給される電流を夫々エム、Ｉｎ
とすゐ。５．Ｉ５’ はインダクタンス２．２′と磁気
的に結合されているインダクタンスでありｈ６ｐ６’は
その端子である。このインダクタンスＳ、５’に供給さ
れる電流をＩｃとする。７は上記の３入力端子注入形の
超伝導量子干渉形のバイアス電流用端子であり、ここに
−給される電流をＩＤとする。８は接地端子であり、出
方信号は出力端子９，１０間に出方される。第２図は、
上記の構成を有するジ曹セ７ソン接合論理ゲートにおい
て、電流Ｉｃ、ＩＤがいずれも零（０）である場合のし
龜い値特性を示すグラフである。図におい−Ｘ、Ｙ軸は
夫々電流Ｉｉ＋、エムである。包結線Ａ。
Ａ’ 、 Ａ’はしきい値を示し、電流ＩＡ、ＩＩＩの
組み合わせが上記の包結線Ａ、に、Ｘのいずれかの内部
にあるときはジ奮セフソン接合ｌ、１′は噛伝導状＠に
あり、ジ■セフソン接合１．・１′の両端に電圧は現わ
れないが、電流エム、Ｉｎの組み合わせが上記包絡ｆａ
Ａ ｔに、ｌのいずれかの外部にあるときはジ璽セツ
ソン接合１，１′は電圧状態となり、ジ冒セ７ソン接合
１．１′の両端に設けられた出力端子９，１０ｔｌｌＫ
電圧が現われる。ジ冒セ７ソン接合論理ゲートのしきい
値特性すなわち上記の包絡線Ａ、に、にの形状と相互の
位置がジ冒セシノン接合１ 、１′ｏ臨界電流値Ｉｏと
インダクタンス２，２′ の値ＬＫよりて決定されるこ
とは周知である０本実施例においては１図より明らかな
ように％電流ＩＡ、ＩＢが零（０）の状態を、第１．第
２の入力信号の夫々がｒＯＪの状態に対応させ、電流エ
ム、ＩｎがｔｓＩｏの状態を、第１．第２の入力信号の
夫々が「１」の状態に対応させることが適轟であゐ。
組み合わせが上記の包結線Ａ、に、Ｘのいずれかの内部
にあるときはジ奮セフソン接合ｌ、１′は噛伝導状＠に
あり、ジ■セフソン接合１．・１′の両端に電圧は現わ
れないが、電流エム、Ｉｎの組み合わせが上記包絡ｆａ
Ａ ｔに、ｌのいずれかの外部にあるときはジ璽セツ
ソン接合１，１′は電圧状態となり、ジ冒セ７ソン接合
１．１′の両端に設けられた出力端子９，１０ｔｌｌＫ
電圧が現われる。ジ冒セ７ソン接合論理ゲートのしきい
値特性すなわち上記の包絡線Ａ、に、にの形状と相互の
位置がジ冒セシノン接合１ 、１′ｏ臨界電流値Ｉｏと
インダクタンス２，２′ の値ＬＫよりて決定されるこ
とは周知である０本実施例においては１図より明らかな
ように％電流ＩＡ、ＩＢが零（０）の状態を、第１．第
２の入力信号の夫々がｒＯＪの状態に対応させ、電流エ
ム、ＩｎがｔｓＩｏの状態を、第１．第２の入力信号の
夫々が「１」の状態に対応させることが適轟であゐ。
又、第３．第４の入力信号電流Ｉｃ、Ｉｌ）ゆジ謬セフ
ノン接合論理ゲートのし論い値特性を示す上記の包結線
を、夫々、第２．第４象限４５’の方向及び第１．第３
象限４Ｂ’の方向に平行移動させゐ丸めのタイミングパ
ルス電流である。
ノン接合論理ゲートのし論い値特性を示す上記の包結線
を、夫々、第２．第４象限４５’の方向及び第１．第３
象限４Ｂ’の方向に平行移動させゐ丸めのタイミングパ
ルス電流である。
第３図は、上記の構成を有するジ璽セ７ソ／接合論理グ
ー）において、電流１．ｃは零（０） Ｋ保ち。
ー）において、電流１．ｃは零（０） Ｋ保ち。
電流ＩＤのみをｘ、ｓＩｏとした場合のしきい値特性を
示すグラフであ為。電流ＩＤを供給した結果。
示すグラフであ為。電流ＩＤを供給した結果。
包絡−ム、に、にが第１象＠４ｆｌＤ方向に１．５Ｉｏ
Ｋ相蟲する距離平行移動しているヒとがわかゐ。ζこで
、第１．第３の人力信号エム、ＩＢとして夫々零（０）
マたはｔｓＩｏを供給する。その組み合わせは４通りす
なわち、（Ａ、Ｂ）＝（０，０）、（０，１）。
Ｋ相蟲する距離平行移動しているヒとがわかゐ。ζこで
、第１．第３の人力信号エム、ＩＢとして夫々零（０）
マたはｔｓＩｏを供給する。その組み合わせは４通りす
なわち、（Ａ、Ｂ）＝（０，０）、（０，１）。
（１，０）、（１，１）となるが、そのいずれの場合も
動作点は、図に夫ｋ （０，０）ｔ（０，１）＊（１，
０）（１，１）をもって示すように、しきい値特性を示
す包結線の内部に存在し、ジ璽セ７ソン素子１゜１′の
両端に電圧が発生せず、いずれの場合もゲートの出力電
圧は零である。
動作点は、図に夫ｋ （０，０）ｔ（０，１）＊（１，
０）（１，１）をもって示すように、しきい値特性を示
す包結線の内部に存在し、ジ璽セ７ソン素子１゜１′の
両端に電圧が発生せず、いずれの場合もゲートの出力電
圧は零である。
第４図は、上記の構成を有するジ冒セフソン接合論理ゲ
ートにおいて、電流ＩＤＫは前記と同様ｔｓＩｏを供給
し、電流ＩＣＫは２Ｉｏ を供給した場合のしきい値特
性を示すグラフである。蝋流ＩＤＫ加えて電流Ｉｃを供
給した結果、包絡線Ａ、に。
ートにおいて、電流ＩＤＫは前記と同様ｔｓＩｏを供給
し、電流ＩＣＫは２Ｉｏ を供給した場合のしきい値特
性を示すグラフである。蝋流ＩＤＫ加えて電流Ｉｃを供
給した結果、包絡線Ａ、に。
ｌが第４象限４５°方向に２Ｉｏ Ｋ相幽する距離平
行移動していることがわかる。ここで、上記と同様、第
１、第２の人力信号ＩＡ、ＩＩとして夫々。
行移動していることがわかる。ここで、上記と同様、第
１、第２の人力信号ＩＡ、ＩＩとして夫々。
零（０１又は１．ｓＩｏを供給すると、夫々の場合の動
作点は図示の如くなり、次に真理値表を示す如き出力信
号を発生することＫなゐ。
作点は図示の如くなり、次に真理値表を示す如き出力信
号を発生することＫなゐ。
大入力 Ｂ入力 出力Ｏｏ
１ １ ．１ ｌＩ
Ｑ 。
１ １ ．１ ｌＩ
Ｑ 。
ｏ １ 。
ジ璽竜フソン接合論理ゲートが排他的論３１１和の否一
定を出力すゐ論理ゲートとして機能する仁とは明らかで
ある。
定を出力すゐ論理ゲートとして機能する仁とは明らかで
ある。
なお、ここで注意しなければならないことは、ラッチ−
のジ璽セフソン接合からなる干渉計を屯って構成したゲ
ートの場合、タイミングパルス電流ＩＤ、Ｉｃと入力信
号電流エム、Ｉｎとの供給順序を変更すゐことは許され
ないことであ石。もし、入力信号電流エムとして１．１
１Ｏを最初に供給し、次いで、タイミングパルス電ｌｌ
ＩＤ、Ｉｃを供給するとすると、この状態は入力信号（
Ａ、Ｂ）ｗ（ｔ、ｏ）ｉｃ対応することｋなり出方を出
してはならない筈である。
のジ璽セフソン接合からなる干渉計を屯って構成したゲ
ートの場合、タイミングパルス電流ＩＤ、Ｉｃと入力信
号電流エム、Ｉｎとの供給順序を変更すゐことは許され
ないことであ石。もし、入力信号電流エムとして１．１
１Ｏを最初に供給し、次いで、タイミングパルス電ｌｌ
ＩＤ、Ｉｃを供給するとすると、この状態は入力信号（
Ａ、Ｂ）ｗ（ｔ、ｏ）ｉｃ対応することｋなり出方を出
してはならない筈である。
しかし、タイミングパルス電流ＩＤが供給される鋺にλ
力信号ＩＡＫ雑音が加わり、その値が１．８Ｉｏｔ−超
過すると、干渉計がスイッチングして出力を生じてしま
い、これでは動作余裕が小さく、本発明の特徴を十分発
揮しえないととになる。しかし、上記の順序で、まずタ
イミングパルス電流ＩＤ、Ｉｃを供給し、次いで入力信
号電流エム、Ｉｎを供給することとすれば、万一、入力
信号ＩＡＫ雑音が加わっていても、その値が２．５Ｉｏ
′ｆｋ＠遇していなければ正常に動作することＫなり、
十分大きな動作余裕が得られるからである。
力信号ＩＡＫ雑音が加わり、その値が１．８Ｉｏｔ−超
過すると、干渉計がスイッチングして出力を生じてしま
い、これでは動作余裕が小さく、本発明の特徴を十分発
揮しえないととになる。しかし、上記の順序で、まずタ
イミングパルス電流ＩＤ、Ｉｃを供給し、次いで入力信
号電流エム、Ｉｎを供給することとすれば、万一、入力
信号ＩＡＫ雑音が加わっていても、その値が２．５Ｉｏ
′ｆｋ＠遇していなければ正常に動作することＫなり、
十分大きな動作余裕が得られるからである。
以上説明せるとお゛す５本発明によれば、単一の超伝導
量子干渉計をもって構成されゐジ冒セ７ソン接合論理ゲ
ー）において、入力感度が嵩く、しかも動作余裕も十分
大きい排他的論理和の否定を出力する、ジｌセフンン接
合論理ゲートを供給することができる。
量子干渉計をもって構成されゐジ冒セ７ソン接合論理ゲ
ー）において、入力感度が嵩く、しかも動作余裕も十分
大きい排他的論理和の否定を出力する、ジｌセフンン接
合論理ゲートを供給することができる。
第１図は、本発明の一実施例に係るジ嘗セフノン接合論
理ゲートの等価回路でＴｏす、館ＩＩ図は第１図に等価
回路を示すジ冒セフノン接合論理ゲートにおいて、電流
Ｉｃ、ＩＤがいずれ４零（０）である場合のしきい値特
性を示すグラフであり、第３図は第１図に等価回路を示
すジ曹セ７ソン接合論理ゲートにおいて、電流Ｉｃは零
（０）に保ち、電＠ＩＤのみに１．３ＩＯを供給した場
合のしきい値特性を示すグラフであり、第４図は第１図
に等価回路を示すジ璽セ７ソン接合論理ゲートにおいて
、電流ＩＤＫは１．ｓＩｏを供給し、電流ＩｃＫは２Ｉ
Ｏを供給し九場合のしきい値特性を示すグラフである。 １．１′・・・ジ冒セフノン接合、 ２．！’・・・
インダクタンス、 ３，４・−・ジ■セフソン接合１，
１′の信号入力端子、５．！Ｓ’・・拳インダクタンス
２，２′と磁気的に結合されてい為インダクタンス、６
．６′・・−インダクタンス１．１と磁気的に結合され
ているインダクタンスの信号入力端子、７・・・第４の
信号の入力端子、 ８・・・接地端子、 ９，１０−・・出力端子、エム、
Ｉｌｅ＊一端子３．４に供給される電流、人、に、に・
・・し救い値特性を示す包結線。 Ｉ６ ｍ ＊ ＊臨界電流、 （０，０）、（１１７１） 、（１，１） 、＜１ 、
Ｏ’）・・―動１８５ 作点。
理ゲートの等価回路でＴｏす、館ＩＩ図は第１図に等価
回路を示すジ冒セフノン接合論理ゲートにおいて、電流
Ｉｃ、ＩＤがいずれ４零（０）である場合のしきい値特
性を示すグラフであり、第３図は第１図に等価回路を示
すジ曹セ７ソン接合論理ゲートにおいて、電流Ｉｃは零
（０）に保ち、電＠ＩＤのみに１．３ＩＯを供給した場
合のしきい値特性を示すグラフであり、第４図は第１図
に等価回路を示すジ璽セ７ソン接合論理ゲートにおいて
、電流ＩＤＫは１．ｓＩｏを供給し、電流ＩｃＫは２Ｉ
Ｏを供給し九場合のしきい値特性を示すグラフである。 １．１′・・・ジ冒セフノン接合、 ２．！’・・・
インダクタンス、 ３，４・−・ジ■セフソン接合１，
１′の信号入力端子、５．！Ｓ’・・拳インダクタンス
２，２′と磁気的に結合されてい為インダクタンス、６
．６′・・−インダクタンス１．１と磁気的に結合され
ているインダクタンスの信号入力端子、７・・・第４の
信号の入力端子、 ８・・・接地端子、 ９，１０−・・出力端子、エム、
Ｉｌｅ＊一端子３．４に供給される電流、人、に、に・
・・し救い値特性を示す包結線。 Ｉ６ ｍ ＊ ＊臨界電流、 （０，０）、（１１７１） 、（１，１） 、＜１ 、
Ｏ’）・・―動１８５ 作点。
Claims (1)
- 互に等しい臨界電流値を有する２箇のジ嘗セ７ソン接合
と互に等しい値を有する２箇のインダクｐｙｘとの夫々
が直列に接続されてなる二つの直列回路を有し、該二つ
の直列回路が並列に接続されており、前記２箇のインダ
クタンスと磁気的に結合するインダクタンスを有し、前
記並列回路の１端は接地されており、前記ジ、セフソン
接合と前記インダクタンスとの接続点の夫々に二つの人
力信号が入力され、前記磁気的忙結合されたインダクタ
ンスに第３の信号が入力され、前記並列回路の他端に第
４の信号が入力され、前記二つの入力信号の排他的論理
和の否定を出力す石ことを特徴とするジ１セフソン接合
論理ゲート。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10285981A JPS585034A (ja) | 1981-06-30 | 1981-06-30 | ジョセフソン接合論理ゲ−ト |
| EP82301676A EP0061930B1 (en) | 1981-03-31 | 1982-03-30 | Josephson-junction logic circuit |
| DE8282301676T DE3276990D1 (en) | 1981-03-31 | 1982-03-30 | Josephson-junction logic circuit |
| US06/910,301 US4713562A (en) | 1981-03-31 | 1986-09-22 | Josephson-junction logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10285981A JPS585034A (ja) | 1981-06-30 | 1981-06-30 | ジョセフソン接合論理ゲ−ト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS585034A true JPS585034A (ja) | 1983-01-12 |
| JPS6153895B2 JPS6153895B2 (ja) | 1986-11-19 |
Family
ID=14338640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10285981A Granted JPS585034A (ja) | 1981-03-31 | 1981-06-30 | ジョセフソン接合論理ゲ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585034A (ja) |
-
1981
- 1981-06-30 JP JP10285981A patent/JPS585034A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6153895B2 (ja) | 1986-11-19 |
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