JPS5850463B2 - 誤り訂正符号化および復号化システム - Google Patents

Description

【発明の詳細な説明】 この発明はディジタルデータの伝送あるいは蓄積などに
よって生じた誤りを自動的に検出し訂正する誤り訂正符
号化および復号化システムに関し、特にディジタルデー
タを差動位相変調方式で送った場合に伝送媒体で生ずる
誤りを訂正するシステムに関する。

従来、差動位相変調方式において、誤り訂正符号方式を
導入する場合には、第１図に示すような方式を採用して
いた。

第１図において、送信データは誤り訂正符号器２１にお
いて冗長ビットを付加されたのち差動符号化装置２２で
差動符号化され、伝送媒体２３へ送られる。

ここでは、伝送媒体２３は位相変復調装置も含んでいる
ものとする。

伝送媒体２３を介して受信されたデータは差動復号化装
置２４で差動復号されたのち、誤り訂正装置２５におい
て伝送媒体上で生じた誤りが訂正され、正しい送信デー
タとなる。

しかしながら、この方式では、伝送媒体２３で、例えば
、１ビツトの誤りが生じると、差動復号化装置２４で誤
りが拡大され、必ず２ビツト以上の誤りとなって誤り訂
正装置２５へ送られる。

このため、伝送媒体２３上の誤り率に比べ、誤り訂正装
置の規模が必要以上に増大するという欠点を有している
。

この結果、第２図に示すように（但し、第２図における
装置２１’、 ２２’、 ２３’、 ２４’および２５
′は、それぞれ第１図の装置２１，２２，２３，２４お
よび２５に対応する）、誤り訂正装置と差動復号化装置
との順序を入れ換える試みもあるが、従来の誤り訂正符
号方式を用いたのでは、多相の差動位相変調方式におけ
る伝送路上の誤りを訂正することは不可能である。

これは、二の順序を入れ換えた方式においては差動復号
を行なう前に誤り訂正を実行しなげればならないため、
送信側と受信側とで位相の基準が合わない状態で誤り訂
正の実行を行なわなければならないことに起因する。

本発明の目的は上述の従来の誤り訂正方式の欠点を除去
した新規な誤り訂正符号化および復号化システムを提供
することにある。

本発明の誤り訂正符号化および復号化システムは、並列
情報ビットを１デイジツトとしディジット単位の演算を
行なう誤り訂正符号化および復号化システムであって、
情報ディジットからなる符号化多項式にディジット単位
のモジュロ−加算器およびモジュロ−乗算器により割算
を行なわせる第１の割算器と、この割算器に入力される
前記符号化多項式を前もってモジュロ−乗算する第１の
乗算手段を複数個有し前記割算実行の途中でこれら第１
の乗算手段の切換えを行なう第１の切換え手段と、前記
割算の結果の剰余のディジット列を利用して誤り訂正の
ための冗長ディジット列を発生させこれを前記情報ディ
ジット列と共に伝送させる手段とを有する符号化装置と
、受信ディジット列を格納するためのバッファレジスタ
と、前記受信ディジット列からなる符号化多項式にディ
ジット単位のモジュロ−加算器およびモジュロ−乗算器
により割算を行なわせる第２の割算器と、前記受信ディ
ジット列からなる符号化多項式を前記第２の割算器で割
算実行する前にモジュロ−乗算する第２の乗算手段を複
数個有し前記割算実行の途中でこれら第２の乗算手段の
切換えを行なう第２の切換え手段と、前記第２の割算器
による割算の結果の剰余のディジットパターンを検出す
る検出手段と、この検出手段により検出された第１のパ
ターンによって前記複数個の第２の乗算手段の切換えを
行なう第３の切換え手段と、前記検出手段により検出さ
れた第２のパターンによって前記バッファレジスタから
読み出されるディジット列を訂正する訂正手段とを有す
る復号化装置と、前記各装置間に設けられた伝送媒体と
を有する。

次に図面を参照して本発明の詳細な説明する。

第３図および第４図は本発明の一実施例を示すブロック
図を示し、３ビット単位の演算処理を実施する誤り訂正
符号化および復号化システムを示す。

特に、第３図は符号化装置を示し、第４図は復号化装置
を示している。

第３図において、参照数字１は入力ラインを表わし、参
照数字２−１．２−２および２−３はそれぞれ１デイジ
ツトつまり３ビツトの単位遅延素子を表わし、参照数字
３−１〜３−５は３ビツトのモジュロ−加算器を表わす
。

モジュロ−加算器とは、普通の加算器において、オーバ
ーフローした部分のビット、すなわち、この例でいえば
、４ビット目以上のビットを無視し、下位３ビツトを答
として、出力する加算器である。

また、参照数字４−１〜４−９はそれぞれ丸印の中に印
された数字倍する３ビツトのモジュロ−乗算器である。

モジュロ−乗算器とは、同様に、３ビツト同志の乗算を
行なう普通の乗算器であり、下位３ビツトのみを答とし
て出力する乗算器である。

換言すれば、参照数字３−１〜３−５および参照数字４
−１〜４−９はいわゆるｍｏｄ２”の上での演算を実行
する加算器ならびに乗算器である。

また、参照数字５−１〜５−３は各乗算器の出力ライン
を選択するスイッチを示し、参照数字６−１および６−
２はそれぞれ入力ラインあるいは単位遅延素子２−３の
出力ラインと零入力を常に保持するラインとのどちらか
の選択を行なうスイッチを示す。

参照数字７は単位遅延素子２−３の出力ディジットの反
転を行なう反転回路を示す。

ディジット反転とは、この場合、数ｉを数２３−１に変
換する回路である。

また、参照数字８はスイッチ６−１を介した入力ライン
と反転回路７からの出力ラインとのどちらかを選択する
スイッチを表わし、参照数字９はこの選択されたライン
を介してこの符号化装置の出力ディジットを伝送路へ送
り出すラインを示す。

なお、乗算器４ｉ、４−２．４−４．４−７および４−
８は１倍回路であるから、単に入力信号を通過させるだ
けのものである。

乗算器４−６および４−９は０倍する回路であるから、
実際は、常に零入力を出力するものである。

これらはただ説明の都合上、乗算器の一種として示しで
ある。

さて、第３図からも分るように、参照数字３はｍｏｄ２
３において、Ｘ３−０−Ｘ”−１−Ｘ−１＝Ｘ３−Ｘ−
１による割算を実行する回路を示す。

割算回路についての詳細は、例えば、■産報から１９７
１年に発行された刊行物「データ通信」の第９５頁に詳
しく述べられている。

ただし、この文献の例での割算はビット単位で割算を実
行している。

また、参照数字４はスイッチ６−１を介して供給される
情報ディジット列ａ１．ａ２．・・・・・・・・・ａｋ
（ｋは情報ディジット数）に対応した符号多項式ａＩＸ
ｋ ’＋ａ２Ｘｋ−２＋””””・＋ａｋを割算回路３
に入力させる前に前もって（２Ｘ２＋３Ｘ＋１）倍ある
いは（Ｏ−Ｘ２＋１・Ｘ＋１）倍（但し、ｍｏｄ２３で
の演算とする）しておく回路を示し、上のどちらの多項
式倍するかをスイッチ群５で選択する。

次に、この符号化装置の動作を説明する。

まず、単位遅延素子２−１〜２−３は初期状態ですべて
クリアされているものとする。

また、情報ディジ☆☆ットを入力ライン１から供給する
間、スイッチ６−１および６−２はそれぞれ入力ライン
１および単位遅延素子２−３の出力ラインに接続されて
いるものとする。

この例での符号は、情報ディジット数５３および冗長デ
ィジット数３であるが、その理由についてはあとでのべ
る。

さて、５３デイジツトの情報ディジットａ１゜ａ２．・
・・・・・・・・、ａ５３は、入力ライン１からスイッ
チ６−１を介して供給され、はじめの２８デイジツトに
対してはスイッチ５−１．５−２および５−３はそれぞ
れ乗算器４−１．４−３および４−５を選択し、あとの
２５デイジツトに対してはそれぞれ乗算器４−２，４−
４および４−６の方を選択する。

すなわち、ａ Ｘ”’＋ａ２Ｘ”＋・・・・・・・・・
＋ａ５３の代りに、 を割算回路の多項式Ｘ３−Ｘ−１で割ることになる。

この割算回路３苅１）式の符号化多項式に対し割算実行
中にスイッチ８を介してライン９上に情報ディジットが
送られる。

割算を実行し終った時点、つまり、情報ディジットを送
り終った時点で、剰余ディジットが単位遅延素子２−１
．２−２および２−３に格納されており、この３デイジ
ツトからなる剰余ディジットの反転ディジットが冗長デ
ィジットとしてディジット反転回路７およびスイッチ８
を介して情報ディジットに続きライン９上に送られる。

このため、冗長ディジットを送るときは、スイッチ６−
１および６−２は零入力を常に保持するラインに接続さ
れる。

次に第４図に示す復号化装置の説明に移る。

参照数字１’、 ２’、 ３’、 ４’、 ５’および
６′で表わす各構成要素は第３図の参照数字１，２，３
，４゜５および６により表わした構成要素に対応するも
ので全く同一のものである。

参照数字１０は入力したディジット列を格納するための
バッファレジスタを示し、参照数字１１は単位遅延素子
２’−１。

２′−２および２′−３のディジットパターンを検出す
る回路を示す。

また、ライン１２はこの検出器により検出された第１の
検出パターンによってスイッチ５’ｌ、５’−２および
５′−３の選択を変更させるための制御用ラインである
。

さらに、参照数字１３は検出回路１１の第２の検出パタ
ーンによって前記バッファレジスタ１０から読み出され
るディジットの誤りを訂正する訂正回路を示す。

図から明らかなように、参照数字１４で示すブロックは
第３図の符号化装置の構成と殆んど同じ構成を有してお
り、ただ異なる点はディジット逆転回路７とスイッチ６
−２および８とが第４図には存在せず、コントロール用
のライン１２が特に設けであることにある。

次に、この復号化装置の動作を説明する。

まず、単位遅延素子２’−１、２’−２および２′−３
は初期状態においてすべてクリアされており、スイッチ
６′−１は送られてきたディジットを受信する量大カラ
イン（受信ライン）の方に接続されており、受信し終っ
た時点では零入力を常に保持するラインの方に接続され
るものとする。

さて、伝送ライン上で誤りが生じなかった場合、受信デ
ィジット列のうち情報ディジットに対応する５３デイジ
ツト分を受信した時点で、ブロック１４内の割算回路の
単位遅延素子２’−１、２’−２および２′−３には、
冗長ディジットの反転ディジットが格納されている。

そこで、さらに受信ディジットのうち冗長ディジットに
対応する３ディジット分を受信しながら、フロック１４
内の割算回路を動かせば、加算回路３’−３，３’−４
および３′−５を介してそれぞれ単位遅延素子２’−１
、２’−２および２′−３には順に零が入力される。

従って、全受信ディジットを受信し終った時点では、単
位遅延素子２′−１，２’−２および２′−３には全て
零が格納される。

そこで、全受信ディジットを受信し終った時点で、検出
器１１がすべて零を検出した場合には、誤りなしとして
訂正が行なわれない。

一方、伝送路上で１つのディジット、例えば、★★ディ
ジットａｉに±１の誤りが生じた場合には、前記１）式
から明らかなように単位遅延素子２’−Ｌ１２−２およ
び２′−３には、 （イ） １≦ｉ≦２８のとき、 ±Ｘ５３−１・（２Ｘ２＋３Ｘ＋１）・Ｘ３を（ロ）
２９≦ｉ≦５６のとき ｘ５３−ｉ（Ｘ＋１）・Ｘ３を ｘ３−ｘ−ｉで割ったときの剰余ディジットが格納され
ることになる。

各ａｉに対して、剰余ディジットのパターン２’−１、
２’−２、２’−３を求めると次のようになる。

この表１からもわかるように、剰余ディジットのパター
ンはすべて異なる。

従って、原理的には、この剰余ディジットのパターンを
検出して、何ディジット目が＋１あるいは−１に誤った
かを知ることができる。

しかもこの場合、ブロック１４内の割算回路を更にｊク
ロック動かせば、ディジットａｉに誤りが生じたときの
剰余ディジットパターンは、 ■ １≦ｉ≦２８ｉ−ｊ≧Ｏのとき あるいは ■ ２９≦ｉ≦５６ｉ−ｊ≧２９のとき ディジットａ ｉ−ｊに対応する剰余ディジットのパタ
ーンになる。

そこで（ｊ −１）クロック動かした時点で剰余ディジ
ットパターンがａｌ に対応するパターン２２１あるい
は６６７になれば、１≦ｊ≦２８を満すディジットａｊ
にそれぞれ＋１あるいは−１の誤りが生じたことがわか
る。

また、（ｊ−１）クロック動かした時点で、ディジット
ａ２９に対応するパターン００１あるいは００７を検出
したら、次のクロックで剰余ディジットパターンをディ
ジットａ２８に対応するパターン１３２あるいは７５６
に強制的に変えるため、コントロールライン１２を介し
てスイッチ５′−１、５’−２および５′−３が乗算器
４’−１、４’−３および４′５を選択するよう制御す
る。

これにより（ｊ−１）＋２８クロック動かした時点で、
前記ディジットａ０ に対応するパターン２２１あるい
は６６７を※※検出でき、ディジットａｊ＋２８に＋１
あるいは−１の誤りが発生したことがわかる。

従って、動かしたクロック数および２つのパターン２２
１あるいは６６７の検出によってバッファレジスタ１０
から読み出されるディジットに生じた±１の誤りを訂正
することができる。

訂正回路１３は、バッファレジスタ１０から読み出した
ディジットに−１あるいは＋１の演算（ｍｏｄ８）を施
す回路である。

なお、情報ディジット数を５３以上にすると、前記衣の
中に同じパターンが現れる。

このため、情報ディジット数は５３にしである。

次に、この発明の誤り訂正符号化および復号化システム
が第２図に示す方式に採用できることを説明する。

（１）式において、ａ、−ａ２−・・・・・・・・・ａ
５３＝１とすると、（１）式をＸ３−Ｘ−１で割った剰
余は−Ｘ２Ｘ−１となる。

つまり、冗長ディジットａ５４−ａ５５−ａ５６−１と
なり、（１，１，１、・・・・・・・・・、１）は一つ
の正しい符号系列となる。

同様にして、（ｉ、ｉｌ ｉ、・・・・・・・・・、１
）（ｉ＝２．３．４．５．６．７）も正しい符号系列に
なることがわかる。

一方、送信側と受信側とで、位相の基準が異なるという
ことは、符号系列（ａｌ、ａ２、・・・・・・・・・ａ
５６）を送信したとき、伝送路上で誤りがなげれば、受
信側は、 を受は取ってしまうことを意味する。

前記符号系列（ａｌ、ａ２、・・・・・・・・・、ａ５
６）および（ｉ、ｉ、・・・・・・・・・、ｉ）は共に
正しい符号系列であるから、第４図の復号化装置は正し
く受信したと判定して、そのまま差動復号化装置２４′
（第２図）、に送り、差動復号装置２４′で位相のずれ
（ｉ、ｉ、・・・・・・・・・ｉ）が取り除かれる。

すなわち、差動復号化装置２４′の出力は送信した系列
（ａｌ、ａ２、・−・・・・・・・、ａ５６）となる。

又もし、伝送路上で任意の１デイジツトに対し±１の誤
りが生じても、第４図の復号化装置の出力は同じ＜（２
）式で表わされる形となる。

従って（ｉ、ｉ、・・・・−・・・・ １）（ｉ−１，
２、・・−・・・・・・、７）という符号系列を正しい
符号系列として有するということから、位相基準のずれ
が生じても本発明のシステムの動作には何らの支障も生
じない。

この点で、従来の誤り訂正符号方式と大いに異なる。

以上述べたとおり、本発明では、並列情報ビットを１デ
イジツトとし、ディジット単位のモジュロ−加算および
乗算による符号化および復号化装置を用いて差動位相変
調方式における誤り訂正を正しく行なえるという著しい
技術的効果がある。

なお、本発明では、割算回路の多項式の次数が大きくな
っても、乗算器の乗算数を適当に選ぶことによって上記
と同様の機能を達成できることは容易に理解できる。

【図面の簡単な説明】

第１図は差動位相変調方式に従来の誤り訂正符号方式を
導入した状態を示すブロック図、第２図は差動位相変調
方式に本発明の誤り訂正符号化および復号化システムを
採用した状態を示すブロック図、第３図および第４図は
本発明の一実施例を示す回路図である。 第３図および第４図において、参照数字１および１′は
入力ライン、参照数字３は符号多項式割算回路、参照数
字４は乗算器群、参照数字５はスイッチ群、参照数字６
−１および８はスイッチ、参照数字７はディジット反転
回路、参照数字９は出力ライン、参照数字１０はバッフ
ァレジスタ、参照数字１１はディジットパターン検出器
、参照数字１２はコントロールライン、参照数字１３は
ディジット訂正回路および参照数字１４は復号化を行な
うためのディジットパターンを算出する回路それぞれを
表わす。

Claims (1)

【特許請求の範囲】
1. １ 並列情報ビットを１デイジツトとしディジット単位
   の演算を行なう誤り訂正符号化および復号化システムに
   おいて、情報ディジットからなる符号化多項式に、ディ
   ジット単位のモジュロ−加算器およびモジュロ−乗算器
   により割算を行なわせる第１の割算器と、この割算器に
   入力される前記符号化多項式を前もってモジュロ−乗算
   する第１の乗算手段を複数個有し前記割算実行の途中で
   これら第１の乗算手段の切換えを行なう第１の切換え手
   段と、前記割算の結果の剰余のディジット列を利用して
   誤り訂正のための冗長ディジット列を発生させ、これを
   前記情報ディジット列と共に伝送させる手段とを有する
   符号化装置と、受信ディジット列を格納するためのバッ
   ファレジスタと、前記受信ディジット列からなる符号化
   多項式にディジット単位のモジュロ−加算器およびモジ
   ュロ−乗算器により割算を行なわせる第２の割算器と、
   前記受信ディジット列からなる符号化多項式を前記第２
   の割算器で割算実行する前にモジュロ−乗算する第２の
   乗算手段を複数個有し前記割算実行の途中でこれら第２
   の乗算手段の切換えを行なう第２の切換え手段と、前記
   第２の割算器による割算の結果の剰余のディジットパタ
   ーンを検出する検出手段と、この検出手段により検出さ
   れた第１のパターンによって前記複数個の第２の乗算手
   段の切換えを行なう第３の切換え手段と、前記検出手段
   により検出された第２のパターンによって前記バッファ
   レジスタから読み出されるディジット列を訂正する訂正
   手段とを有する復号化装置と、前記各装置間に設けられ
   た伝送媒体とから構成されたことを特徴とする誤り訂正
   符号化および復号化システム。