JPS5866156A - マイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は集積半導体デバイスおよび装置、特に単チッ
プ・マイクロプロセッサまたはマイクロコンピュータの
形の電子ディジタル処理装置に用いられる特徴に関する
ものである。

マイクロプロセッサ・デバイスは、グレイ・ダブリユウ
・ゾーン（Ｇｒａｙ　Ｗ、　　ゾーン）Ｋ対して発行さ
れかつテキサス・インスツルメンツＫＩｌａされた米国
特許第５．７５７．５０６号に示されているような、Ｊ
　ＭＯ８／　ＬＳＩ」技術によって通常組み立てられる
、畢生導体集積回路に含まれるディジタル・プロセッサ
用の中央処理装置すなわちＣＰＵである。ゾーンの特許
は、すべて双方向並列パスを用いて相互接続された、並
列ＡＬＵ、データおよびアｒレス用レジスタ、命令レジ
スタ、ならびに制御デコーダを含むチップの８ピツ）　
ＯＰＵ　　を示し対して発行されかつテキサス・インス
ツルメンツに譲渡された米国特許第４．０７４．３５１
号は、プログラムおよびデータ記憶用のオン・チップＲ
ＯＭならびにＲＡＭを備えた、４ビット並列Ｊｄ＋Ｕと
その制御回路を含む単チップ［マイクロコンぎユータ」
形デバイスを示す。マイクロプロセッサとは通常、ゾロ
グラおよびデータ配憶用の外部メモリを使用するデバイ
スを言うが、マイクロコンピュータとはプログラムおよ
びデータ記憶用のオン・チップＲＯＭならびにＲＡＭを
具備するデバイスを言う。しかし両語の使用には互換性
があり、本発明について制限するようにはされていない
。

米国特許第５．７５７．３０６号および第４，０７４，
３５１号が当初出願された１９７１年以降、マイクロプ
ロセッサおよびマイクロコンピュータに数多くの改良が
施されて、これらのデバイスの速度および能力は向上し
かつ製造原価は低減し、より小さいスペースにより多く
の回路が作られ、すなわちチップのサイズは一段と小形
化された。改良された光食刻法は線幅により狭く分解能
をより高くして、回路密度を大にしたが、回路および装
置の改良本小形のチップで性能を向上させるという目標
に貢献している。マイクロプロセッサのこれらの改良の
若干は日本特許出願「特許昭５７−６０８４８号明細書
」に開示されている。

本発明の主な目的は、広範囲に使用するようにされるが
しかも安価な製造を容易圧するとともにプログラミング
費用を最小にするように作られる改良形マイクロコンピ
ュータまたはマイクロプロセッサ・デバイスを提供する
ことである。

もう１つの目的は、標準チップ形式にプログラムされる
各種各様の使用に一段と融通のきくマイクロコンピュー
タ・デバイスを提供することである。特に、１つの目的
は、命令実行に〜−１られるマイクロコーディングの量
を、？−）・マスク以外の製造工程中のどんなマスクを
も変更することなく変えることができるマイクロコンピ
ュータ・デバイスを提供することである。

本発明の１つの実施例により、「使用者Ｊ　ＲＯＭが［
制御Ｊ　ＲＯＭと組み合わされるマイクロコンピュータ
・デバイスが提供される。使用者ＲＯＭは普通、マクロ
コードで書かれたプログラムを含み、また制御ＲＯＭは
普Ａ、マクロコードな実行するのに用いられるマイクロ
コーＰを含む。マクロコーＰとマイクロコー「の両方を
含むこの組合せＲＯＭは２通りにアＶレスされ、すなわ
ちまずアｒレス・パスを介して論理ア「レス・スペース
を呼び出すのに用いられるプログラム・カウンタおよび
メモリ・アｒレス・レジスタが組合せＲＯＭを呼び出す
ことができ、次圧制御ＲＯＭアドレスを作るのに用いら
れるエントリ・Ｉインド回路がこの組合せＲＯＭを呼び
出すことができる。１つの形において、Ｙデコーダが隔
離されるのは、組合せＲＯＭからのマクロコーｒ出力が
１バイト幅であるが、マイクロコード出力は約６バイト
から８バイトまたそれより大きいバイト幅だからである
。組合せＲＯＭアＰレス・スペースに対するメモリ呼出
しサイクルでは、マクロコードまたはマイクロコードの
いずれかの出力を選択する制御が作られ、例えば現マイ
クロコーｒ出力から制御が作られる。マクロコードおよ
びマイクロコードを単−ＲＯＭに組み合わせることによ
って、特定デバイスのマイクロコーディングの量が最適
の実行速度、カストマ・プログラミング軽減、機密保護
、または他の要素について選択される。マイクロコーｒ
の量ハ、いつもセットされる標準のマイクロ命令から事
実上１００鳴のマイクロコードまで、すなわち大幅に拡
張された命令セットの多くの複合マイクロ命令まで変わ
ることができる。

組み合わされたマクロコーＦおよびマイクロコード・メ
モリはＲＯＭの代わりにＲＡＭであることができ、した
がって使用者は彼の即時ジョブにより装置の機能を定め
るために、外部ディスク、テープまたはＲＯＭから、あ
るいは電話線により、マクロコーＶ、と共にマイクロコ
ードなダウン・ロードすることができる。すなわち、ジ
ョブの異なる部分で、異なる命令セットが使用される。

端末は浮動小数点またはＢＯＤ演算を行うために１つの
点でマイクロプラグラムされ、次に例えば有効なデータ
転送用の二重形転送命令を行うために別の点でマイクロ
プログラムされる。

本発明の１つの実施例の重要な特徴は、マイクコードが
ムＩｔ）演算または外部への転送のために、メモリ・デ
ータ・パスによってバイト幅部分で呼び出されることで
ある。すなわち組合せＲＯＭに記憶されたマイクロコー
Ｖは一度に１バイトずつ、ＡＬＩＪ一時レジスタに加え
られたり、外部ボートに書き込まれる。これは試験目的
にきわめて役立つ。

また、マイクロコードな試験する唯一の方法は、正しい
結果が得られているかどうかを知るためにすべての可能
な機能を実行することである。

本発明の新規と信じられる特徴は、前述の特許請求の範
囲に明記されている。しかし本発明自体は、その他の特
徴および利点と共に、付図に関するＦ記の詳細な説明を
読むことＫよって最も良く理解されると思う。

第１図から、本発明の１つの実施例による特徴を使用す
るマイクロコンピユー・夕・チップ１ｏが示されている
。チップ１０は、標準の４０−ン・パッケージに取り付
けられた片側に約５．０８ｍｍ（２００ｍｉ１ｇ）　以
下のシリコン・パーを含むＭＯＳ　／　Ｌ８Ｉ形の半導
体集積回路である。チップ１０の中には、本発明による
組合せニーデーＲＯＭオヨヒ制御ＲＯＭ　ｌ　１を持つ
ディジタル・プロセッサが全部台まれている。このＲＯ
Ｍすなわち読出し専用メモリ１１は、プログラム記憶に
もマイクロコード記憶にも使用される。ＲＡＭすなわち
読出し／書込みメモリ１２はデータ記憶に使用される。

／チップには、演算論理装置すなわちＡＬＵ　ｌ　４と
そのワーキング・レジスタ１５およびパス１６、ならび
にマイクロ命令すなわち制御信号を線１８に作るＲＯＭ
１１の制御ＲＯＭ出力から成るＣＰＵ　１３が含まれて
いる。ＯＰＵ　１３は制御線１８の中の３つの線と共に
、３つのパスすなわちメモリ・データ・パスＭＤ　　、
ハイ・アドレス・パスＡＨ、およびロー・アドレス・パ
スＡＬ　　によってＲＯＭ　１１　ｔｘ　ラｒＪにＲＡ
Ｍ　１２を呼び出す。さらＫ、マイクロアドレス・パス
μＡはマイクロコード・フェッチのためにＲＯＭ　ｌ　
ｉを呼び出す。チップの外部デバイスとの通信は、ＭＤ
　　パスによって呼び出されかっムＨおよびムＬ　アド
レスに応動する制御回路によって活性化される。４メモ
リ・マツシト８ビツト・Ｉ−トム、Ｂ、ＣならびｌｌＣ
ＤｌＩＣよる。この実施例では、ＭＤ％ＡＨおよびＡＬ
　　の各パスはムＬＵ　ｌ　４、レジスタ１５およびボ
ートと同じく８ビツト幅であるが、もちろんここに記載
された考え方は例えば４ビツト、１６ビツトまたは６２
ビツトのデバイスに適用できる。

ａｐｔｉ　１３にあるレジスタ１５には、命令レジスタ
エＲ，ステータス・レジスタＢＴ、ＡＬＵ１４の・出力
を受けるシフト回路Ｂ１オペランｒ用およびメモリ・ア
ドレスの上位バイト（メモリ・アドレス・ハイ）用の一
時記憶装置として働くレジスタＴ　／　ＭＡＲ１２個の
８ビツト・レジスタＰＯＨおよびＰＯＬ　（プログラム
・カウンタ・ハイならびにロー）Ｋ分かれる１６ビツト
・プログラム・カウンタ、スタック・メインタ８Ｆ、お
よびメモリ・アドレス・ロー・レジスタＭＡＬなどが含
まれている。アドレス・バッファ１９は、アドレス・パ
スＡＨおよびムＬ　からのバスムｄならびにムＬ′に現
われる真および補数のアドレス信号を発生させる。オペ
ランＰは大部分、ＯＰＵ　１３と組み合わされる一時し
レスタ１５にではなく、レジスタ・ファイル１Ｆとして
働＜ＲＡＭ１２に記憶される。

パス１６は、いろいろなレジスタ１５、ＡＬＵ１４およ
（ＪＭＤＡス、ムＨ’　／４スならびにムＬ′バスを相
互接続する。ムＬＵ　ｌ　４は必ずＰパスからのＰ入力
およびＮパスからのＮ人力を受けて、シフト回路８を介
して出力パスすなわち０パスに至る出力を作る。これら
のＰ、Ｍおよび０の各パス１６に、レジスタ１５および
ムＬＵ　ｌ　４に、またＭＤ。

ムＨおよＵムＴｌ）４）パスに付する呼出しはマイクロ
コーｒすなわちＲＯＭ１１からの制御信号１８によって
制御される。

マイクロコンピュータ・チップ１ｏは、ＲＯＭ１１に記
憶されて命令レジスタエＨに一度に１飴ずつ転送される
８ビツト・マクロ命令語に基づいて作動する。０）’Ｕ
　ｉ　３で実行されたマクロ命令セットの多くの可能な
例の１つは、飢ム表および日本％杵出願［特許昭５７−
６０８４８号明細書」に説明されており、第Ａ表はアセ
ンブリ言語または原始も飴と吃１わ゛れる二−モニツク
の命令語を与えるとともに、２進の機械言語オゾコーＰ
（これは目的が１６進で表わされるはか、目的コードに
似ている）をも与える。命令セットはテキサス・インス
ツルメンツが１９８１年に出版した１−ＴＭＳ　７００
０系列の８ビツト・マイクロコンピュータ」という題の
小冊子に詳しく記載され、了ドレス・モードも説明され
ている。オシコードおよび１つ以上のアドレス・バイト
が通常、命令を実行するのに用いられる。工Ｈに保持さ
れる命令語すなわちオデコーＶはＲＯＭ　１１用のアド
レス回路１１におよび１１ｙに結合されるマイクロア「
レス線μＡ　に現われる８ビツト・アドレスを作るエン
トリ・ポイント回路２１０入力であり、（本実施例では
）　ＲＯＭ　１１用の２５６個の可能なアドレスの１つ
を呼び出して、第３表および第８図または日本特許出願
［特許昭５７−６０８４８号明細書」Ｋ示されるような
マイクロ命令の１つを定める制御ビットすなわち制御信
号を作る。！Ａ表の１つのマクロ命令は１組のマイクロ
命令を作る。

各マイクロ命令の一部（すなわち出力１Ｂの若干）はＲ
ＯＭ用の次のμ五　アドレスを作るために使用され、マ
イクロジャンプ・了「レスは線を介してエントリ・ポイ
ント回路２１に帰還され、指名制御情報は線２４を介し
て帰還される。すなわち、１組のフィクロ命令は工Ｒに
ローｒされた各マクロ命令から作られ、シーケンスはス
テータス・レジスタＢＴ　　にあるステータス・ビット
および他の条件にも左右される。オペランｒ用のアドレ
スは必要な場合、オダコーｒを伴うＲＯＭ　ｌ　ｌから
のマクロコーｒ１１に含まれ、マイクロコード状態のこ
のシーケンス中にオゾコーｒが工Ｈに保たれる間ＭＡＲ
またはＭＡＲ［転移される。組合せＲＯＭ１１に加えら
れる各アドレスは、Ｙデコーｙ１１ｙを介してマイクロ
コード出力１８を作ったり、Ｙデコード１１ｙを介して
メモリ・データ・パスＭＤ　Ｋ至るマクロ出力を作る。

ＯＰＵは同じ機械状態でマクロコーＰとマイクロコード
を両方呼び出すことは不可能である。

第１図のマイクロコンピュータ用の論理アドレス・スペ
ースのマツプが第２図に示されている。

本実施例は１６ビツト・アドレスを与える８ビツトのム
ＨアドレスおよびムＬ　アドレスを使用しているので、
２１６すなわち６５．５３６バイトがこのスペースに得
られる（しばしば（−ＫＪ　：１，０２４とし”（ｒ６
４Ｋ」バイトと呼ばれる）。アドレスは４個の１６進数
字で示され、ｗＥ１アｒレスｏ　ｏ　ｏ　ｏ＋　ラ最終
アドレスｌＦＦＦＦにわたっている。この説明において
、メモリ・アドレスは特に明記される場合のほか１６進
で与えられる。１ページは２Ｂ−１なゎち２５６バイト
であり、すなわち１ページにあるすべてのアドレスは紅
（よって定められ、かつそのページは紐によって選択さ
れる。マイクロコンピュータ１０は、ＲＡＭ　１２にあ
るレジスタ・ファイル防用に「０」ページ（アドレス０
０００から０ＯＦＦまで）を、周辺ファイルＰＰ用に「
１」ページ（アドレス０１００から０１１Ｆまで）を、
また組合せプログラムおよびマイクロコード・メモリＲ
ＯＭ　　１ｉ用にＷＯページから？？ページまで（アシ
レスＦ’０００からＩＰＦＦＦまで）を使用する。マク
ロコーｙは８ビツト幅であるが、本例のマイクロ命令Ｖ
は約８バイトすなわち６４ビツト幅であるので、マイク
ロコード用の各アドレスは第２図のマツプで８バイトを
占める。したがって２５６個のマイクロ命令が要求され
ると、これはＲＯＭ　ｌ　ｌの２０４８バイトすなわち
１６にビットを占める。例の命令セットでは、マイクロ
アドレス００からＩＦＦまではマイクロコード用１ｃ（
−ｖクロアＰレス？０００からＦ７ＦＩｒ　　までに相
当）、残りのアドレスＦ′８００から１！’ＦＦＦまで
はマクロコーＶ用に使用される。Ｒ１およびＲＯＭ　ｌ
　ｌ用に割り当てられたスペースの若干は、ＲＯＭおよ
びＲＡＭ　の選択されたサイズによりポピュレートれな
い。０２叩からｆｆＦ１Ｆ’までのような他のスペース
は、日本特許出願「特許昭５７−６０８４８号明細書」
に示されるとおり拡大し１ｒ利用される。

本発明に関係なく、したがってここに詳しく説明されな
いが、第１図のようなマイクロコンピュータには、０Ｐ
Ｕ１３が外部ポート、タイマ／イベント・カウンタ、リ
セットおよび割込みの諸機能を含む周辺ファイルＰνを
呼び出す方法を定めるため忙、ムＨ′およびＡＶの両ア
ドレスならびに制御ビット１８に応動する制御回路が含
まれている。

第２図の記憶場所０１００における工１０および割込み
制御レジスタは、ＡＬＵ／レジスタ・ストリップの部で
あるＭＤババスよって直接ロードされ、このレジスタは
割込みマスクおよびフラグと共Ｋ。

メモリ拡張モードを定めるため［２つのメモリ・モード
制御ビットを含むことがある。プログラム可能なタイマ
およびイベント・カウンタもこの周辺制御回路内に含ま
れ、ムＬＵ　／レジスタ・ストリップの部分として有利
に作られたＭＤパスおよび８ビツト幅によって呼び出さ
れる。

この周辺制御回路では、グループ・デコード回路２７お
よびメモリ制御回路２８はムＨ′ならびにＩＬ　Ｌ’ア
ドレス°ビットと６個の制御信号（◆ＭＥｉＭ、φＷＲ
，ΦＭＫＭＯＮＴ　）を受けて、与えられたアドレスに
よる呼出しのためＲＯＭ　ｌ　１（マイクロコードまた
はマクロコード）、ＲＡＭ　１２、ボートＡ１Ｂ、０ま
たはＤ等を選択する制御を作る。３個の中の１個だけが
任意な１つのサイクルで活性化される。

２個以上の割込み入力ビンエＮＴが通常、タイマ割込み
に加えて具備される。これらの工ＮＴ入力は、チップ上
の他の条件にも応動する割込み制御回路２９＆Ｃ接続さ
れる。リセット人力ＲＢＴは、どんな機能や割込みをも
無視するマイクロコンピュータを、在来どおり０にした
り初期設定するのに用いられる。マイクロ割込みは、以
下に説明されるとおり含まれることがある。

周辺制御回路は、工１０制御レジスタ０１００の内部ロ
ードされたビット７およびビット６によって定められる
作動モードの選択を与える。第２図のアドレス・スペー
スはこれらのモード用に独特な方法で構成されているが
、レジスタ・ファイルのアドレス・スペースＲＩＦはす
べてのモードで同じである。モーＰには、（１）すべて
のメモリがｍｏｗ　１１およびＲＡＭ　ｌ　２において
オン・チップである第２ａ図の単チップ・コンピュータ
・モーＰ；（２）ある追加のオフ・チップ回路がボート
Ｂおよびポート０を介してＰＩＦスペースに呼び出され
る第２ｂ図の周辺拡張モード；または（３１Ｒ１’およ
びＲＯＭ　１１が第２図と同じならば、オフ・チップ・
メモリの約６１にバイトがボートＢならびにポー）ＯＫ
よって呼び出される第２０図の完全拡大モード、の３種
類がある。他のモードは、日本特許出願「特許昭５７−
６０８４８号明細書」に説明されるとおり利用できる。

各種モードにより、設計、レイアウトまたはマイクロコ
ードを変更せずに１つの基本チップ形式によ・つて広範
囲の異なる諸機能が得られ、したがってコストが大幅に
低減される。入出力バッファ３０は、あるモードでは方
向制御レジスタＰ７．Ｐ９．Ｐ１１　（第２ａ図）によ
り、またグループ・デコーｒ２７およびメモリ制御回路
２８を介してモード制御装置によって定められるとおり
、ポートム、Ｂ、Ｏ１ＤｔｊｆＭＤパスに接続する。バ
ッファ３０には、ＭＤパスによって呼び出されるデータ
・レジスタＰ６．Ｐ８゜ＰｌｏおよびＰｌｌが含まれる
。

第３図において、第１図のマイクロコンピュータがチッ
プ・レイアウトの形でボされている。チップ１０の面積
の大部分は、組合せＲＯＭ　ｌ　１およびＲＡＭ　１２
ならびにそれぞれのアドレス・データを含むメモリによ
って占められている。ＲＯＭ１１は、マイクロ命令およ
びマイクロコード用の組合せ式Ｘアドレス・デコーダ１
１Ｘならびに分離式Ｙアドレス・デコーダ１１ｙ、１１
ｙ’と組み合わされている。ＲＯＭ　１１において４０
９６個の８ピツト・バイトの１つを定めるために１２７
げレス・ビットが使用されるので、ＲＯＭ１１のアドレ
スはＭＡＬレジスタとＭＡＨレジスタの両方を必要とし
、すなわちマイクロ命令呼出しのためにＡＬおよびＡＨ
の両パスからのアドレス・ビットを必要とする。１つの
例において、μＡを経てのマイクロコード呼出しは、８
ビツト・アドレスにより呼び出される１ページだけすな
わち２５６個の場所な要求すると思われるが、追加のア
ドレス・スペースはμＡアドレスの幅を増加することに
よって加えられる。９ビツトμＡは例えば５１２個の場
所を呼び出すと思われる。ＲＡＭは３２行の線の中の１
つを選択するＸアドレス・デコーダ１２ｘと、４列の線
の中の１つを選択するＸアドレス・デコーダ１２ｙとを
備えているので、ＲＡＭ選択にはわずか７ビツトが要求
されるに過ぎない（２５６バイトのＲＡＭが用いられる
場合は８ビツト）。

１つの主な特徴は、マイクロコード状態の数が新しいチ
ップ設計、レイアウト、マスク・メーキングおよび生産
の努力なしに変えられることである。本例では、ＲＯＭ
　ｌ　ｌは４０９ＳＸ８すなわち３２にビットのサイズ
である。完全にボピュレートされるならば、８ビツト・
マイクロコード・アドレスμムが使用されると、マイク
ロコード用に使われたＲＯＭ１ｌの中のビット数は、出
力線１８の数の２５６倍となる。６４本の出力線１８が
第ム表の例の命令セットに使用され、２５６個のマイク
ロ命令アＰレスまたは状態が保存され（だが第Ｂ表およ
び第０表または日本特許出願［特許昭５７−６０８４８
号明細誉」のような１つの例では、１５０個未満が要求
される）、したがってｋＬＯＭのマイクロコーＰ部分は
２５６×６４すなわち１６にビットである。残りはマク
ロコード用に利用できる（　５２−１６に＝１６にビッ
トすなわち２にバイト）。

ＲＯＭ　ｌ　１はＡＬＵおよびレジスタ／パス接続の制
御集中区域にあるマイクロコード制御１８を与えるスト
リップの横に、またアＰレス制御および飛越しアドレス
［２３，２４を必要とするエントリ・ポイント回路２１
の横にぴったり合っている。設計は、この目的でランダ
ム論理を使用するよりもむしろ全制御ソースとしての組
合せＲＯＭ　ｌ　Ｉ　Ｋ向けられており、第３図のレイ
アウトはチップの面積かＲＡＭおよび組合せＲＯＭなら
びにそれらのデコードにより、さらに小スペースが他の
制御論理で占められる、ＡＬＵ／レジスタ・ビットの正
ｉアレイを含むストリップによって支配されることを示
す。この設計法は、マイクロコードとマクロコーＶを変
えたり、ＲＯＭ１１のマイクロコーＰと−ｒｐロコード
との割合を変えたりすることによって価値を高められる
とと４１に、それによってマイクロコンピュータ１０を
特に容易に変形させるマイクロゾログラミング機能を高
める。

マイクロコンピュータ１０は４段階とモート制御で変形
される。第１段階はＲＯＭ　１１のマクロコードすなわ
ちプログラムを変えることであり、もちろんこれは最本
広〈実施されている変形である。

マクロコードは、例えばテキサス・インスッルメンツに
譲渡された米国特許第３．５４１．５４３号、第４．２
０８．７２６号または第４．２３０．５０４号に示され
たとおり、製造工程における単マスクによって定められ
る。マイクロ命令とマクロ命令のセットを同じに保って
、マクロコーＶを書き直すことによって、広範囲の異な
る諸機能および諸作動が利用できる。第２段階として、
第五表のマイクロ命令セットは、　ＲＯＭ　１１のマイ
クロコード記ｔｌを多く使用することによって（第Ｂ表
の同じマイクロ命令セットを保持しかつある別のマイク
ロ命令を加えながら）補充される。ＲＯＭ　ｌ　ｌのマ
イクロコードは、製造中の単マスク、すなわちマクロコ
ーＰを足めるものと同じマスク）によって定められるの
で、構造上マクロ命令セットまたはマイクロ命令セット
を変えることは同じく容易である。

しかしそのときマクロ・アセンブラおよびマイクロ・ア
センブラ（カストマ用設計援助として用いられるコンピ
ュータ・プログラム）は異なる。マイクロ・アセンブラ
はすべての適当な役立つマイクロ状態について書かれ、
そのとき与えられた型について唯一の選択された数（こ
の例では２５６以内）が選択される。もちろん、デバイ
ス１０を変えるこれらの方法のほかに、ＲＯＭの追加の
マイクロコードまたはマクロコードを利用して、一段と
複雑なアルイリズムをプログラムさせるようにＲＯＭの
サイズを増大させることができる。しかし本発明の主な
特徴は、ＲＯＭ１１のマイクロコーＶとマクロコーげと
の比が多かれ少なかれ複合マイクロ／マクロ命令セット
を与えるように変えられることである。

マイクロコンピュータ・チップ１０は、第４図にクリス
タル（Ｘｔ、ａｌ）として表わされる基本タロツク周波
敬により作動する。約５　ＭＨｚのこの周波較は、第１
図または第３図でχｔａｌとラベルされた２個のパラげ
に納金される外部クリスタルによって制御される内部発
振器３３によって供給される。クロック・クリスタルか
ら、クロック発生回路３３は、＠４１Ａに見られるとお
り、各マイクロ命令サイクルすなわち状態時間ｓ１．ｓ
２などについて重複している４つの基本の半サイクル・
クロックＨ１，Ｈ２，）１３およびＨ４を作る。各状態
時間はクロックＸｔａｌの完全な２サイクルに等１〜い
。Ｈ４は２つの状態時間を重ねる。１／４サイクルにＬ
１．Ｑ２．Ｑ３およびＱ４も各状態時間内に定められる
。

ＲＡＭ　１２４Ｃ対する呼出しは、ＲＯＭ１ｌからのマ
イクロコード呼出しと同時に生じる。ＲＡＭ　１２を呼
び出す短−メモリ・サイクルは第４図の８１のような１
つの状態時間で完成され、制御φＭＥＭＯＮＴはローで
ありかつＡＨＮパスすべてのビットはＨｌの間口−であ
り、またＲＡＭアドレスはφＭＥＭがハイである間ムＬ
パスに現われる妥当アドレスである。書込み制御◆ＷＲ
は、書込みの場合ハイであり、読出しの場合ローである
。呼び出されたデータはそのとき、次のサイクルの初め
Ｋわたるサイクルの終りでＨ４の間ＭＤパスに現われる
妥当データであり。したがってデータは１サイクルの終
りにレジスタＴまたは工Ｒにロードされたり、次のサイ
クルの初めＶｃＰパスまたはＮパスにデートされる。Ｒ
ＡＭ　１２にあるレジスタ・ファイルＲＦに対するすべ
てのメモリ参照はこの短いサイクルを用いる。

すべての他のメモリ参照（すなわちマクロコード用のオ
ン・チップＲＯＭ　ｌ　ｊ　、周辺ファイル’Ｐ　Ｆ。

および拡張モードの拡張メモリに対する参照）は、２個
のマイクロ命令サイクルを要求するとともに、第４図に
示されるような長いメモリ・サイクルを要求される。長
いサイクルの場合、メモリ継続指令管ＭＫＭＯＮＴは第
１状態時間中ハイであゆ、第２状態時間中ローである。

メモリ指令◆ＭＥｉＭは両サイクルのＨｌの間ハイでな
ければならず、アドレスは第１サイクルのＨｌの間ＡＬ
およびムＬで妥当でなければならない。読出しの場合、
書込み指令すＷＲは第１サイクルの初めから第２サイク
ルのＨｌまでローであり、データは第２サイクルの終り
のＨ４の初めの間妥当である。長い書込みの場合、ナＷ
Ｒはハイであり、書込みデータは第１および第２の両サ
イクルのＨ４でＭＤ片パスデートされる。

与えられた状態時間すなわちマイクロ命令サイクルの範
囲内で、ＡＨ′パスおよびＡＶ−パス現われるアドレス
はＨ２の間妥当となる。このアドレスは、Ｈｌの間にＡ
ＨおよびＡＩａにロードされたアげレスに基づくもので
ある。ＲＯＭ　ｌ　ｌ　において、アレイはＱｌの間プ
リチャージされ、すべての行すなわちＸの線はＶ８Ｂに
進みかつすべての列すなわちＹの線はＶＣＣに進み、そ
のときＲＯＭ　！アドレスはＱ２の初めにデコーダ１１
ＸからアレイＫｆ−トされかつＲＯＭ　ＹアげレスはＱ
２の初めに妥当となり、したがってＲＯＭ出力はＱ、４
により、マイクロコードまたはマクロローｒのどちらか
で妥当となる。

本明細書の第Ａ表または日本特許出願［特許昭５７−６
０８４８号明細書」のマイクロ命令セットを実行するに
轟たって、ｓｌ、ｓ２などのような５ないし１０通りの
マイクロコード状態が、アドレス・モード次第で加算、
移動、比較などのような命令のために普通要求されるが
、乗算または除算はもつと多くのマイクロコード状態を
要求する。

第４図および第４ａ図に見られるとおり、ＲＯＭ１１に
対するマイクロコード呼出しのタイミングは、マクロコ
ード取出しの間異なる。短いメモリ・サイクルおよびマ
クロコード取出し以外のすべての他の機械サイクルの間
、ＧＲＯＭ指令が主張され（ＭＵＸＣＮＴＬ　ハローで
ある）、ＲＯＭ１１用のデコーダは前のサイクルでエン
トリ・ポイント回路２１に発生され九μムア、ドレスを
受ける。これは第４図の中央および第４ａ図に示されて
いる。ＧＲＯＭ指令は生起せず、ムＨ，ムＬからのアド
レスはＲｏＭｌｌのデコーダ１１ｘを活性化せず、出力
はラッチ１１ｃを経てＭＤＫ達しない。しかし、φＭＢ
ＭＯＮＴおよびＦＯからＦｌまでのページのムＨアＰレ
スが生じると、ＭＵＸＯＮＴＬおよびＧＲＯＭ孔令が主
張されてデコーダ１１ｘならびに１１ｙはムＨ′、ムＬ
′アドレスを受ける。これはマクロコード取出し用の長
いメモリ・サイクルが生じるのでマイクロコード呼出し
が第４図の一番下および第４ａ図に示されるように変形
されることを意味する。最後のサイクルで発生されたエ
ンド１３・ポイント回路２１からのマイクロアドレスμ
ム出カはＢ１の前の状態のＱ２の間妥当であり、ＭＵＸ
ＯＮＴＬがローであるときＱ４の間（）ＲＯＭ　Ｋ　！
　−）　テＲＯＭ　１１のデコー／に’ｌ”−）され、
状ｍｌ！８１で実行するため線１８Ｉ／Ｃ現われるマイ
クロコーＶ出カヲ作養。

マクロコードが取シ出すべきアドレスはムＬ、ムＨＫ現
われるＱ２によって妥当となり、バッファ１９でラッチ
される。線２３．２４からこの状態Ｓ１によって作られ
るべきマイクロアドレス用ムは１３１ＧＬ１ないし８２
Ｑ４で妥当であり、第４図および第４ａ図に見られると
おり、ＧＲＯＭ指令の欠如によるバッファ１１ｂのラッ
チによって線２３．２４を妥当に保つことにより保持さ
れる。

このラッチされたμムは状態Ｓ３のマイクロアドレス用
の８２Ｑ１で始まり使用される。８２０間、ＲＯＭ　ｌ
　ｌはＳｌの間ＡＬ、ＡＨに作られたアげレステマクロ
コーげについて呼び出される。マクロコード・データは
Ｓｌの間８ビット・ラッチ１ｊｃでラッチされ、そのラ
ッチはＧＲＯＭが８２Ｑ４で主張されるときＭＤパスに
対する８ビツト・マクロコーＶ出力を作る。マクロコー
ド取出しサイクルのＢ　２ｔで実行されるマイクロロー
げは状態ｓ１からのマイクロコード呼出応じて作られ、
通常ＰＯＨを増分し、そしてＲＯＭ１ｌからＭＤを介し
て来るデータを工ＲまたはＴ［ロードしたり、それをム
ＨまたはムＬＫ現われるアドレスとして次の状態Ｓ３で
使用するためＭＤに残したりする。この８２′マイクロ
コードは８２の場合のマイクロローＰの取出しと同時［
１３１の間に取り出される。

第１図のマイクロコンピュータ１ＧｔＣあるＣＰＵ１３
は、ＡＬＵ　ｌ　４と、レジスタ１５と、ＲＯＭ１１０
マイクロコード出力によって制御されるパス１６とから
成っている。第５図にはムＬＵおよびシフト回、路Ｓな
らびに組み合わされるパスの一段と詳細なブロック図が
示されており、第６図はＲＯＭ１１およびそのマイクロ
命令出力ビット１８を示している。ムＬＵの制御および
パスに対する呼出しは、説明のための実施例について第
６図で識別されるこれらのマイクロ命令すなわちビット
１８によって完全に定められる。エントリ・ポイント回
路２１から線μムに現われる８ビツトのマイクロアドレ
スは、多重回路１１ｍを経てＸデコーダ１１ｘＫ進む線
２１ＫＫ現われる６ビツトのＸアドレスを含むとと本に
、Ｙデコーダ１１ｙ′に進む線２１Ｙに現われる２ビツ
トのＸアドレスを４含む０本例のＸデコーダ１１ｘは、
ＲＯＭ１ｌのＲＯＭビットのアレイにある６４本のＸ１
１Ｍの中の１本を選択する。Ｙデコーダ１１ｙ′は各群
４本のＹ線（最大６４群が利用できる）において４本の
中の１本を選択する。したがって、線μムに現われる各
８ビツト・アドレスの場合、異なる「マイクロ命令」が
線１８に現われる出力である。マイクロ命令は任意な数
の活性線１Ｂを有することがあるが、通常、わずか２〜
３本の線１Ｂの組合せが与えられたマイクロ命令につい
て活性である。各線１８はバッファ１１ｂに進んで、Ｙ
線自体が許すアレイ出力よりも高いキャパシタンス負荷
を駆動し、かつデートおよび他の要求されるような論理
をクロックする。第６図および本発明の他のどこにでも
あるすべてのマイクロ命令ビット（制御線１８）は、接
頭記号「÷」を付けて表わされる。

若干のビットは活性ローであり、したがってナーＯｊ、
ＳＴのような負符号を冠する。第６図のマイクロ命令ビ
ットでは、文字「ｔ」はｒ　ｔ、ｏ　Ｊを表わすのでナ
ー０ｔ８Ｔは「０パスからＢＴレジスタへ」を意味し、
すなわち０パスを状態レジスタに接続するデートはこの
ビットによって活性化される。

線２３に現われる８ビット飛越しアドレスはすＪｍｐＡ
ｄｄｒ　（７−０）で表わされる一方、指名アドレスに
用いられる線２４に現われる３ビット池越し制御は＋Ｊ
ｍｐＯｎｔｌ　（２０）で表わされる。

これらの１１ビツトは次のマイクロアドレスμＡヲ作る
ためにエントリ・ポイント回路２１で使用される。第６
図のす０ｔＰＯＨからす０ＮＩＩ：ｚＡＨまで全部で２
０個のビット１８はバス１６からレジスタ１５に対する
呼出しを制御する。これらの中のφＬｏｗＷｒｉｔｅ　
ＱおよびすＬｏｗＷｒｉｔｅ　１は擬似マイクロ命令Ｏ
ｉ、ＰＯＬ、ＯｔＭＡＬならびＶＣｏｔｓｐを作るため
にデコードされる。ビット◆０Ｎ１１ｉｔＡＬおよびす
０ＮＥｔＡＨはＡＬまたはムＨバスに「１」を置き、マ
イクロ命令にＢレジスタ・アｒス０００１またはＦＦペ
ージ・アげレス０１００（１５進）を置く。ムＬおよび
ＡＨＫ現われるすべてのＤに対するディフォルトは、レ
ジスタ・ファイル内のムレゾスタ・アドレスである。レ
ジスタ１５とパス１６との間の接続は以下に詳しく説明
される。すＭＩＣＭＯＮＴビットは長いメモリ・サイク
ルでの「メモリ継続」制御である。　ＲＡＭ　１２は１
つの状態時間において読出しまたは書込みの九めに呼び
出されるが、ＲＯＭ１１からのマイクロコードまたはｐ
ｙにおける周辺装置への呼出しは２つの状態を使用する
ので、制御線管Ｍ−Ｗ＆ｉ０　ＮＴは第４図に見られる
とおりすべての長いメモリ・サイクルの第１状態におい
て活性である。ナＭＥＭＯＮＴは他の数個の制御信号を
作るのに用いられ、長いメモリ・サイクルの第１状態ま
たは第２状態を必ず識別する。ΦＭＫＭピットは、メモ
リ・サイクルを表わし、ＲＯＭ　１１、ＲＡＭ１２、ま
たは外部メモリが呼び出されるとき必ず活性やある。４
ｗ’％ｔピッ、は書込ヶ指令であ、、）で、４　ＭＩｌ
ｉＭおよびすＷＲが活性であればメモリ書込み条件が存
在するが、ナＭＩｌｉＭが活性ですＷＲが不活性であれ
ばメモリ読出し条件が存在する。ナ−Ｌ８Ｔ信号はＡＬ
Ｕ演算用のロード・ステータス指令である。ステータス
・レジスタＢＴは、φ〜Ｉ、ＢＴ指令［よって０パスか
らもロードされる。ＡＬＵはす５ｈｉｆｔＣｎｔｌ　（
３−Ｑ　）、ナＡｌｕＯｎｔｌ　（３−０）およびすＡ
ＢＬによってラベルされる９ピツトにより制御される。

これらの制御は以下に詳しく説明される。

マイクロ４ｔ６令ビツト１Ｂはストリップで使用される
順に構造配列され、必ずしも第６図に示される順ではな
いので、制御ビット１８はそれがストリップで使用され
る点のなるべく近くで発生される。

第６図に見られるとおり、マイクロコード出力にはすＰ
ＯＨｔＰ’などのようなマイクココ−ドナμＣビットが
含まれ、これらはマクロコード取出しの第２状態（第４
　ａ図の８２′）においてマイクロコードに必要なビッ
トを作るため［１つの状態を遅延させるバッファ回路１
１ｂ′に加えられる。これラノヒットは線↑Ｂｂ＜現わ
れるバッファ１１ｂ′からの出であり、ビット１日の若
干と同じである。

マクロコード取出しの第２状態はほとんど必ず下記３つ
の事柄の１つである： （１１近づく命令のオデコーＰ部分はＩＲ＆Ｃロードさ
れかつｐａｎは増分され； （２）　　アドレス・バイトは次の状態の間ＡＨまたは
ＡＬを介して使用するためＭＤにロードされかつｐａｎ
は増分され；　または （３）ＭＤを介してＲＯＭ　、ｌ　ｌから叶び出される
バイトは後の機械状態で使用するためＴレジスタにロー
ドされかつＰＯＨは増分される。

ＰＯＨを増分するため、ＡＬＵおよびマイクロ桁上げ制
御は以下に説明されるとおり作られる。バッファ１．１
ｂ’から要求される活性すμ０♂ットがほんのわずかで
あるのは□、ビット１Ｂの事実上すべてが所要のマイク
ロ桁上Ｐを定めるために０だからである。これらのオペ
レーションは、例えばＩＡＱ　−Ｑ、工ＡＱ−１セツト
、およびＢｔ□ＰＰＬ　−Ｑ、ＢｔｏＰＰＬ　−１なら
びに工ｔｏＡ　−Ｑ、工ｊｏＡ　−１によって、Ｗ、８
図または第０表のマイクロ命令シーケンス、および日本
特許出願「特許昭５７−６０８４８号明細書」において
説明されている。

線２３および２４を受けているＲＯＭ０Ｍ出力バッファ
１１部分は、ＯＲ０Ｍ’指令が主張されるとき必ず１つ
の状態時間でマイクロアドレスμＡを保持するようにラ
ッチされる。したがって、Ｓｌにおいて線２３．２４か
ら作られる次のアＰレスは、Ｓ３の初めに使用すべき８
２の終りまで保持される。ＧＲＯＭ’指令はマイクロコ
ード・ビットΦＭＢＭＯＮＴおよびＡ　Ｈ’ビットから
作られる。

第６図はまた、８ビツトの定数出力す０（７−０）およ
びＮバスに８ピツト定数を加える◆ＯｉＮ指令を示す。

この定数機能は第３表のマイクロ命令には使用されず、
オフセットなどのために即時取出しに代わって使用され
ることがある。

レジスタ１５、バス１６およびムＬＵ　１４　Ｋ対する
呼出しのマイクロ命令制御は、参考として本明細書に組
み入れられた、テキサス・インスッルメンツに譲渡され
た、日本特許出願「特許昭５７−６０８４８号明細書」
Ｋ記載されている。

ＡＬロオペレーションの一例として、ゼロ桁上げによる
加算（すＡｌｕＯｎｔｌおよび◆８ｈｉｆｔＯｎｔｌは
すべてゼロ）は、ムＬＵ　ＧＣＰバスおよびＮバスの内
容の和を計算させる。ＰバスとＮバスの内容の差を計算
するためには、ΦＡ１ｕＯｎｔｌ　＝　１１１１および
す５ｈｉｆｔＯｎｔｌ　−０００１である。借りは望ま
しくないので、この減算では「１」が桁上げされなけれ
ばならない。完全な一例として、下記２個のマイクロ命
令はＰＯＬおよびＰＯＨＯＨレジスタってアドレスされ
た現在のパイｔを読み出し、それをＴ　／　ＭＡＲレジ
スタに入れ、そしてＰＯＬおよびＰＯＨレジスタを増分
する： 第１マイクロ命令サイクル（第４ａ図のマクロニーｒ取
出し８２）： ４ＰＯＬｔＰ　、　＋ＰＡＬ・・・６１．Ｐバスを介し
てＡＩ、バスにＰＯＬを置く ◆ＰＯＨｔＡＨ・・・・・・・・・・・・・・・Ａ）Ｉ
パスＫ　ＰＯＨを置くなしくディフォルト）・・・Ｎバ
スにすべて０を置くすＡｌｕＧｎｔｌ　＝　００００．
す８ｈｉｆｔＯｎ、ｔｌ　＝　Ｑ　Ｑ　Ｑ　１・ＰＯＬ
を１つだけ増分するため桁上 げしてＰとＮとを加算する ＋　ＬｏｗＷｒｉｔｅ　＝　１　［）　（０ｔＰＯＬ）
　−・−ＡＬＵ出力は０パスを介して、シフトなしでＰ
ＯＬ Ｋ戻る すＭ］ｌｆｔＭＣＮＴ　、すＭ］ｌｌ１Ｍ・・・長い読
みの第１サイクルナμＯビツト・・・・・・・・・第２
サイクルのマイクロコードを作るように選択される ＋　Ｊｕｍｐ　Ａｄｄｒ　ＸＸＸＸＸＸＸ　−−−ｉニ
ー　ｆ）　−ｑ　イクｏ　−７ドＬ／／（すＪｕｍｐ　
０ｎｔｌ　ＸＸＸＸ　　は第３マイクロ命令８３で使用
するため１１ｂにおいてラ ッチされる。

第２マイクロ命令サイクル（第４ａ図のｓ２’：前のマ
イクロ・サイクルのφμ０ビットによって作られたマイ
クロコード）： ビット　　　　　　　　　　　オペレーションなしくシ
フト・ケアーＡＨ，ＡＨ）・・・ムＨおよびムＬパスの
内容は第１サイク ルでバッファ１９にラッチさ れた φＰＯＨｔ、Ｐ・・・・・・・・・・・・…ＰＣＢレゾ
スタの内容なＰパスに置く Ｎの場合なしくディフォルト）・・・Ｎバスにすべて０
を置く φＡｌｕＯｎ　ｔｌ　＝　００００　＃す８ｈｉｆｔＯ
ｎｔｌ　−００１０・・・第１サイクルにおけるＰＯＬ
増分か のマイクロ桁上けμ０を加算 する。

◆０ｔＰＯＨ・・・・・・・・・・・・・・・０パス（
移動なし）を経たムＬＵ出力はＰＯＨレジスタに戻 る ◆ＭＥＭ・・・・・・・・・・・・・・・・・・メモリ
読出し継続すＭ：ＤｔＴ　　・・・・・・・・・・・・
・・・読み出されたバイトをＭＤ片パス介してＴ　／　
ＭＡＨレゾスタ に置く。

増分がＡＬＵ桁上げ「１」を用いることによって第１サ
イクルで行われたことが注目される。第２サイクルは、
第１サイクルで作られたマイクロ桁上げビット（μＯ）
が「１」である場合にかぎり、ＰＯＨＫ　するプログラ
ム・カウンタの上位バイトを増分した。第２サイクルの
間、十μＣによってわずか６個の正ビット１８が作られ
る。第０表は、マイクロ命令状態の詳細に関する他の例
を示す。

第７図から、グループφデコード回路２７およびメモリ
制御回路２８は、アドレス・パスム■′およびムＬ′と
、第４図の６個のマイクロコード・ビットナＭＦＩＭ　
１　◆ＭＫＭＯＮＴ　、φＷＲと、クロックと、に応動
じて一定の制御信号を作る。

ポートム、ｎ、ａｔたはＤはそれぞれアＰレスＡＨ’オ
よびムＬ′に応じて信号ＧＡ、ＧＢｌ（１０またはＧＤ
によって選択される。第２ａ図に見られるとおシ、ポー
トム、Ｂ１０またはＤのデータは場所０１０４．０１０
６．０１０８および０１０ム（偶数アドレス）にあるの
で、これらのポートの１つはこれらのアドレスの１つに
よって活性化され、ＭＤ−パス対する呼出しを軒す。０
またはＤポートの方向をセットするために、ムＬ′の最
下位アドレス・ぎットー０はポートＯまたはＤの方向レ
ジスタ部分を呼び出すのにも使用される（０１０８また
は０１０ムに１を加算する）。方向レジスタ・ビットに
書き込まれる「１」は出力としてポートのこのビットを
セットし、「０」は入力としてこのビットをセットする
。

ＲＡＭ　１２はムＬ′およびムＨ′の００００ないし口
０１１（ページ０）アドレスに応じてグループ・デニー
Ｐ２γによって作られるＧＲＡＭ指令によυ呼び出され
、また読出しあるいは書込みは◆ＷＲマイクロコードに
よシメモリ制御回路２８において作られたｌ’　ＲＡＭ
書込み」制御ＶＲＡＭの有無によって選択される。　− ＲＯＭ　１１は、ムＨ′およびムＬ′のアドレスがＩＦ
ｏｏｏからＦＦＩＰＩＦまでの範囲内にありかつ長いメ
モリ・サイクルの第１のサイクルが第４図ならびに第４
ａ図のように示されるとき必ず、グループ・デコード回
路２γからのＧＲＯＭによるマクロコード呼出しのため
に選択される。ＧＲＯＭはＹデコーダおよび出力回路１
１Ｙでラッチｌｃを活性化して、８ビット−マイクロコ
ード語をＲＯＭ　１１からＭＤババスロードさせる。マ
ルチプレクサ１１ｍのＭＵＸＯＮＴＬ指令入力は、それ
がハイであるときムＨ′およびムＬ′パスからのＸアド
レスをＸアドレス・デコーダ１１Ｘに使用させ、ＭＩＴ
ＸＯＮＴＬがローであるときの声ムパスからのものは使
用させない。

ＲＯＭ　１１は、Ｍｌ！ｔＭＯＮ’ｒと（）ＲＯＭの条
件とが生じる場合を除き、すなわちアドレスν０００か
らＦＦｌＦＦまでの長いメモリ・サイクルの第１状１ｍ
（マクロコード取出し）の間を除き、すべての機械状態
の際に生じるＧＲＯＭ’によるマイクロコード呼出しの
丸めに選択される。マルチプレクサｌ１ｍを経るμｈｙ
ｙレスと（）Ｉ’ｔＯＭ’とを受けるＸデコーダ１１Ｘ
は、？ニーダ／出力回路１１Ｙ′を活性化させて、マク
ロコード取出しを除くすべての機械サイクルの際に線１
Ｂに多ビット・マイクロ命令出力を与える。ＭＵＸＯＮ
ＴＴ、＋指令は第４ａ図の８２の間にハイに進み、ムＬ
′およびム■′アドレスをμムの代ゎシにデコーダＩＩ
Ｘに送らせる。

また第７図の回路はロード・アドレス指令ＬＤＡＤＤＲ
をも作多、ＡＨおよびムＬのアドレスをアドレス・バッ
ファ１９にロードさせる。これは長いメモリ・サイクル
の第２状態を除くすべての機械状態で生じる。ＯｔＭ指
令は、日本特許出願［％許昭５７−６０８４８号明細書
］に記載される条件に応じて作られる。ＲＯＭ　１１０
マイクロコード出力をラッチ１１０にラッチする指令Ｌ
ＲＯＭ−は、ＧＲＯＭおよびＭＵＸＯＮＴＬを作る条件
と同じ条件によって作られるが、タイミングは違う。す
なわちＬＲＯＭ　ｌｉ第４ａ図の８２９４の間に生じる
。もう１つの実施例でａ、「ＩｔＯＭ書込み」指令ＷＲ
ＯＭは、メモリ１１０部分が説明しようとするような読
出９シ／書込み形である場合に供給される。

ＲＯＭ　１１のエントリ・ポイント回路２１およびマイ
クロコード出力を含む０ＰＴ７０マイクロ構造は、工Ｒ
の内容のいろいろなサブフィールドを指名するように設
計され、日本特許出願「特許昭５７−６０８４８号明細
書」の論理流れ図に似た第８ａ図から第８ｊ図までの論
理流れ図に見られるような、第３表のマイクロコードの
適当なシーケンスを実行させる。第９図は代表的なオシ
コードのマツプを示すが、その−例は第ム表である。マ
イクロコード状態の若干例は第０表に示されている。

工Ｒサデフィールドの指名は、工Ｒが（例えばＩＡＱ、
−２で）ロードされてから第１マイクロ命令の１つによ
り行われる。その後、指名はＩＲを再口−ドする次の１
つを含むマイクロ命令によって行われる。与えられたオ
プコードを実行する間に指名が要求されない場合は、工
Ｒは汎用８ビツト・レジスタとして使用される。

マイクロ命令間の制御の流れは、ＲＯＭ　１１に対する
次のマイクロ命令アドレスＰムが条件付分岐および無条
件分岐のいずれにおいても、エン）　ＩＪ・ポイント回
路でどう作られるかによって決定される。

チップの組合せＲＯＭ　１１に記憶されるマイクロ命令
は、各マイクロ命令が実行すべき次のマイクロ命令を置
くアドレスを示す点において、水平にマイクロプログラ
ムされる特徴を有する。次のマイクロ・アＰレスμムは
ＯＲ０Ｍ出力１８の２つのフィールド（線２３および２
４）によって規定される： ｆｉｌ　　す、ｒｕｍｐＡｄｄｒ　（７−０）、ＲＯＭ
　１１０ペース・アドレスを示す８♂ツト・フィールド
；および （２）　　＋　、ｒｍｐｏｎｔｘ　（２−０）、＋　Ｊ
ｕｍｐＡｄａｒ（７−０）のアドレスからオフセットさ
れた８つの指名の中の１つを示す６ピツト・コード。

φＪｕｍｐＯｎｔｌ　（２−０）　＝　［０００Ｊの場
合、φＪｕｍｐＡｄｄｒフィールドは次のマイクロ命令
のアドレスとして簡単に直接使用される。例えば第８ｂ
図において、これはＢｔｏＰＰＬ　−０からＢｔｏＰＰ
Ｌ　−５までの続きである。≠ＪｕｍｐＯｎｔｌ　（２
−０）が非ゼロである場合、それはどの制御線がすＪｕ
ｍｐＡｄｄｒの低位ビットに代わるか、したがって次の
マイクロ・アドレスμＡを作るかを示す。この方法は、
日本特許出願［特許昭５７−６０８４８号明細書」にお
いて指名と言われ、Ｍ０８技術で容易に実行される。

本例のデバイスにおいて、最大２５６個のマイクロ命令
が可能であシ、おのおのは第６図の多ビツト語（出力１
８）から成るが、本例の第ム表の命令セットを実行する
には合計約１５０個未満のマイクロ命令で済み、したが
ってＲＯＭの８バイト幅の語Ａｔ５１５０語未満使用さ
れる。これらはおのおの、マイクロ命令制御の可能な６
４個の出力１Ｂを含む６４ビット語であるが、実際に使
用されるビットはそれより少ないことがある。本デバイ
ス用の追加のマイクロコード機能（新しいマクロ命令）
は、標準の第１表の命令セットのサブセットを実行した
シ、それを全面的に交換することによって加えられる。

実行される機能は、ＲｏＭｌｌのマイクロコードをより
多く使用することによって拡張することができる。

第２ａ図について説明すると、第１図のマイクロコンピ
ュータの主作動モードは、メモリのすべてがＲＯＭ　ｌ
　ｌおよびＲＡＭ　１２の中に含まれるマイクロコンピ
ュータ・モードである。デバイスＬマイクロコンピュー
タ・モードになるようにＲＡＴによって初期設定すなわ
ちリセットされ、すなわち工１０制御レジスタ０１００
のビット７およびビット６にゼロが置かれる。このモー
ドでは、周辺ファイルＦＦのわずか５バイトまたは６バ
イトししか用いられず、残りの２５０は機能を持九ない
。

マイクロコンピュータ・モード用の周辺ファイル・レジ
スタの番号ｐＯ，ｐ４等、および１６進アｒレスが第２
ａ図に示されている。ボー）Ａは入力専用、ポートＢは
出力専用であるが、ボー）０およびポートＤは出力また
は入力のいずれにも使用される。すなわちレジスタＰ９
およびＰｌｌはポー）ＯならびにポートＤにおけるデー
タの方向を定めるが、このような制御レジスタはそれら
が無条件に入力または出力であるのでポー）Ａおよびポ
ートＢには不要である。ポートＡ、Ｂ、Ｏ，Ｄデータ・
レジスタは人出力バッファ内に含まれるとともに、ＡＬ
パスのアドレス０４．０６および０Ａ（１６進）ならび
にムＨバスのページ・ワンすなわち０００００００１を
用いて、ＭＴ）バスによって呼び出されるっ同様に、Ａ
Ｌアドレス０９およびＯＢはポートＯならびにポートＤ
用のバッファに含まれる制御レジスタを呼び出す。制御
レジスタ・ビットにある「０」は、入力用のホードをセ
ットし、「１」は出力用のポートをセットする。使用さ
れ々い面積にあるＡＬおよびムＨに加えられるアドレス
は重要な結果を生じないので、ＲＯＭ　１１プログラム
はもちろん、これらのアドレスを避けるように書き込ま
れる。

第１０ａ図において、８桁表示装置１３−１およびキー
ボード・マトリックス３１−２を含む装置が示されてい
るが、これは第１図のデバイスをそのマイク四コンぎユ
ータ・モードで使用している。０？−トは表示のセグメ
ントに用いられ、Ｂボート出力は表示装置１３−１の桁
およびキーざ−Ｐ・マトリックス１３−２の列を駆動す
るが、これらは例えば米国特許第３，９８８，６０４号
、第３．９２１．１４２号または第４，１５８，４３１
号に示されたとおシである。キーボード・マトリックス
１３−２の行はム？−ト入力に加えられる。

８　ｘ　８　＝　６４のキー・マトリックスが可能であ
るが、通常要求されるのは６４未満である。テキサス・
インスツルメンツに譲渡されたヴアン・パーペＡ／　（
Ｖａｎ　Ｂａｖｅｘ）の米国特許第４．１５８，４３１
号のマイクロウェーブ・オープン制御器に用いられてい
るような他のアクチペータおよびセンナが入力または出
力としてＣポートに接続されることがある。

第２ｂ図のメモリ・マツプの周辺拡張モードでは、周辺
ヘ−シ０１００　ナイし０１１Ｐ？、すなわち２５６バ
イトは、オフ・チップ呼出しのために利用される。０／
−トは多重８♂ツト・アドレス／データ・バスとして用
いられ、Ｂバスの４ビツトは制御線ムＬＡＴＯＨＳＲ／
　Ｗ　、　１ｎＮＡＢＬＩｃおよび０ＬＯ（［ＯＵ’ｌ
’として専用されるが、これらは第１゜ｂ図の装置に示
されるとおりである。この装置は、２個の他の付属プロ
セッサを用いる方式において主プロセツサとして第１図
のマイクロコンピュータ１０を使用する。１つは、テキ
サス・インスッルメンツに譲渡されたイユークダ（Ｇｕ
ｔｔａｇ）らに対して発行された米国特許第４，２４３
，９８４号に記載されたようなビデオ表示プロセッサ１
３ｆである。他は、チップ１０を標準の工ＥＢＩ［１４
８８バス１３ｈとインターフェース接続させる汎用イン
ターフェース・バス・アダプタ・チップ１３ｇである。

チツｆｌ（ｌポー）Ｂ４のアドレス・ラッチ信号ＡＬＡ
ＴＣＨによって８ビツト・ラッテ１３１にラッチされる
０ポートの８ビツト・アドレスを作り、次にそのアドレ
スはポー）Ｂ６のイネ−デル信号が活性になるときチッ
プ１３ｆおよび１３ｇ用のアドレス・バス１３ｊで利用
し得る。チップ１３ｆおよび１３ｇは、ボー）Ｂ７のク
ロック出力によってチップ１０と同期される。次にＯポ
ート唸、ボー）ＢＳの読出し／書込み制御Ｒ／Ｗ次第で
、チップ１０、チップ１３ｆおよびチップ１３ｇに出入
するデータのために使用される。こうしてチツｆ１３ｆ
および１３ｇはバスムＬならびにムＨのアドレス０１０
８，０１０？および０１０Ａから０１１ＦＦまでに応動
するように作られている。もちろん、第１図のＡＨババ
ス、オフ・チップ呼出しのためにこのモードで必ず０１
を含む。この周辺拡張モードで、ムホート社入力として
、Ｃポートは入力または出力として働くので、他の機能
はチップ１３ｆおよび１３ｇを呼び出すことを除いて実
行される。例えば第１０ａ図に示されるようなアクチュ
エータおよびセンサ、を九はキーボード・マトリックス
はとζでも使用される。

第２Ｃ図および第１００図の完全拡張モーぜは、第１０
ｂ図のようなＣポートの８ピツチ・アドレス出力と、例
えばメモリ・チップ１３ｋをアドレスし得るＣポートの
別のアドレス・バイトとを提供する。完全拡張モーｒは
完全な６４Ｋ（２バイ）−０ポートおよびＣポート）の
オフ・チップ・アドレス範囲を与える。アドレス０１０
８ないしＩＩＦＩＰＦはオフ・チップ呼出しのために利
用できる。

上記のとおり、アドレス０１０６でポートＢはメモリ制
御を与えるとともにぎットＢ４、Ｂ５、Ｂ６、Ｂ７のク
ロック動作を与える。メモリ・チップ１３には例えば６
２にデバイスであることができ、Ｃポートからの下位バ
イト・アドレスは１３１でラッチされるが、上位バイト
は線１３ｍによりチップ１３ｋに直接進む。０ポートに
進むデータ・バス１３ｎはチップ１３ｆ、１３ｇおよび
１３ｋによって共有される。し九がって第１００図の装
置は、第１０ｂ図の装置に比べてはるかに大きなプログ
ラム容量を持つが、Ｄボートは他のＩｌｏに利用できな
い。しかしキーが−Ｐ・マトリックス１３−２は図示の
とおりＢポートの残シの４ビツト（アドレス０１０６、
ビット０−６）おｉびＡボートに接続される。

本発明により作られたマイクロコンピュータ１０は、テ
キサス・インスッルメンツに譲渡され九ヴアン・バーベ
ルらに対して発行され九米国特許第４，１５８．４３１
号に示されたような自己試験手順を含むことがある。特
許第４，１５８．４３１号の手順は、第１０図の表示文
字１３−１およびキー１３−２のすべて、ならびにポー
トＤの工１０デバイスのすべてを、作られたＲＯＭ　１
１の一連のマイクロ命令の制御下で試験することから成
っている。この自己試験手順は、装置の外部素子のすべ
てが作動していることを立証しかつチップ１０自体が完
全に機能しているある表示を与えるが、これは徹底的な
チェックではない。しかし、このような装置に接続する
面に、機能試験が行われなければならない。例えば、製
造後（カストマに引き渡される前に、ま九ｉ受領材料検
査としてカストムによって）　ＲＯＭ　１１の内容を試
験するために、ＲＯＭの全内容を一度に１語ずつ読み出
し、各語を所望のビット・パターンと比較することがこ
れまでに実施されていた。このような試験を許すマイク
ロコンぎユータ・デバイスは、いずれもテキサス・イン
スツルメンツに譲渡された、ジョン拳ディー・プライア
ント（、Ｔｏｈｎ　Ｄ、　Ｂｒｙａｎｔ）らに対して発
行された米国特許第３，９２１，１４２号およびイー・
アール・コーゲル（Ｌ　ｘ、　ｏａｕａｅｌ）ならびに
ジョセフｅエッチ・レイモンド（Ｊｏｇ・ｐｈＨ。

Ｒａｙｍｏｎ４　）に対して発行された米国特許第４，
０２４，５８６号において開示されかつ主張されている
。しかしこのような試験は、試験機械が全ＲＯＭコード
、すなわち２０４８バイトま九は４０９６バイトを記憶
することを要求し、を九異なる各ＲＯＭコーニーの異な
るチェック・コードｔ−要求する。さらに、この試験は
、ＲＯＭの各形式について試験機械と被試験デバイスと
の間で最低１回の転送を要求する。

これらの要素は試験を過度に長びかせ、広範囲な試験デ
ータまたはソフトウェアを必要とし、また試験機械に過
量のプログラム・スペースを使い果ださせる。

テキサス・イ／スツルメンツに譲渡された日本特許出願
［特許昭５７−６０８４８号明細書」に示されるとおシ
、マイクロコンピュータ１０は、２バイトのマクロコー
ドがＲＯＭ　１１に製造時に固定されかつ残りのマクロ
コードを試験用にされる、試験方法を使用することがで
きる。この２バイト・コードは各ＲＯＭコードまたはプ
ログラムについて異なり、ＲＯＭ内でコード化されるす
べての他のバイトのある機能を表わす。例えばそれは、
ＲＯＭにあるすべての他のビットの和のＬ８Ｂであった
択なるべく全ビットの多重検査を与えるある他の機能で
あったシする。この２バイト・コードはサイクリック・
リダンダンシ・コードすなわちＯＲＯと呼ばれ、それを
作るのに用いられるデータの各ビットの関数である１６
ビツト値である。ＯＲＯは、ＯＲＯ自体を除きＲＯＭに
あるマクロコードの各バイトを用いて計算される。

この試験のプログラムはテップ１０のＲＡＭ　１２にロ
ーＰされるが、チップ１０はムーブ・ダブルＭＯＶＤま
たはムーブＭＯＶ命令のシーケンスによって拡張モーＰ
の１つ（第２ｂ図または第２ｃ図）にある。この方法で
、試験ニーＰのすべてはＲＡＭ１２に記憶され、次にＭ
ＯＶ命令はマイクロコンピュータ１０を第２１Ｌ図の単
チップ・モードに戻す。

ＲＯＭにあるすべてのバイトがムＬＵ機能に合格すると
、試験は終わる。次にプログラムはポートＯを出力とし
て定め、計算が終ったことを外部に示すコードを出力す
るので、試験機械は０ポートおよびＤポートの２バイト
の結果をさがすように警告される。オリジナル・チェッ
ク・コードは計算され丸値と比較されて、比較出力を出
す。約８９１１０００通りの機械状態が、この試験プロ
グラムを実行するマイクロコンピュータ１０によって要
求されるが、これはすべて内部的なものであり、試験機
械は独特のコードを記憶する必要なく、またオフ・チッ
プ呼出しは試験の大部分について要求されない。

しかし、本発明の１つの実施例によシ、追加の試験装置
が利用できる。マイクロコード自体は−度に１バイトず
つ呼出され、ＲＯＭ　１１に記憶されたチェック・コー
ドまたはマイクロコードの外部記憶された表示に対して
検査される。この目的で、ＲＯＭ　ｌ　ｌのマイクロコ
ード部分は、例えば［ＭＯＶ％ｎ、ＰｎＪ命令によって
周辺ファイルに書き込まれたり、「ＭＯＶ％ｎ、ム」に
よってムレジスタに書き込まれ、これによシそれが内部
で作動されかつ［ＭＯＹＰ　Ａ　、　Ｐｎ　Ｊ命令によ
って外部に書き込まれるようにデコーダ１１ｙ１ラツチ
１１０およびＭＤ片パスおいて呼び出される。取出し即
時マイクロコードは、例えばオペランド・アドレスまた
は定数を取シ出すのに通常用いられるが、ＲＯＭ１１か
らのマイクロコードのバイトを出力ポートＢ、Ｏ，また
はＤの中の１つに加えるのに使用される。命令「ＭＯＶ
Ｐ％ＦＩＦＯ１、Ｐ６Ｊは下記マイクロコード状態、す
なわち工ｈｑ　−０、エムＱ−１、ＩＡにＬ−２、工ｔ
ｏＰＰＬ　−０、工ｔｏｐｐＬ−１、ＢｔｏＰＰＬ−〇
、ＢｔｏＰＰＬ　−１、ＢｔｏＰＭ＋　−３，５ＴＰ−
０、ＥＩＴＡＬ−２を実行し、次にエムｑ−０に戻るが
、このシーケンスは第８図および日本特許゛出願「特許
昭５７−６０８４５号明細書」の表に見られる。■ｔｏ
ＰＰＬ−〇の状態（第４ａ図の８２に相当する）の間、
第３表または第８図のマイクロコード状態の１つの８バ
イト中の１バイトであるＰＦＯｌ（第２図のマクロコー
ド・アドレス）におけるマイクロニーｒのバイトは、Ａ
ＬＵでの処理、オフ・チップ書込み、またはＲＡＭ　１
２書込みのために呼び出される。上記試験プログラムを
用いてマイクロコードとマクロコードを共に検査するた
め、ＯＲＣｔｉＲＯＭｌｌのマイクロコード部分とマク
ロコーＹ部分の全バイトを考慮して計算される。方法は
前述のように作動し、ロード命令はマイクロコードを含
むＲＯＭ　ｌ　１の全バイトを取り出す。

マイクロコンピュータ・チップの試験のこの方法は、開
発に有利であシ、さらにいくつかの問題点を抱えている
大量生産活動において重要である。

外部ビンの黴は制限されておシ、ピンに利用できるデー
タは命令セットおよび内部回路によって制限される。し
たがって、パッケージされたデバイスの試験で、何方と
いう内部節点および信号は外部から利用できない。内部
ブロービングは細心な注意を要し、きわめて時間がかか
る。したがって、製造中の欠陥をチェックするために装
置の事実上あらゆる可能な作動でサイクルされる試験機
械を提供する必要があった。ＬＢエチップ用の試験機器
社もちろん計算機により制御されるが、この種の試験は
依然として実行に時間がかかり過ぎるだけではなく、各
需要者用のすべての異なるＲＯＭコードが異なる試験シ
ーケンスを要求するのでソフトウェア費用が禁止的高価
になる。その通夛、このような試験が不完全であったの
は、ある命令シーケンスの実行がデータに依存しかつす
べての可能な組合せが決して実行できなかったり想像さ
えできなかったからである。さらに、試験機械における
時間およびプログラム記憶制限紘実際の束縛を課す。

製造中にプログラムされる「ＲＯＭ　Ｊに代わるメモリ
１１は、靜ＲＡＭセルを持つ読出し／書込み形のもので
あシ得るので、マクロニーＰとマイクロコードの両方は
チップの外部からローＹされる。

第６ａ図から、メモリ１１は、「ＲＯＭ書込み」制御Ｗ
ＲＯＭが含まれかつデコーダ１１ｙが出力回路だけでは
なく入出力回路であるほか、前と同じである。グループ
・デコード回路２７およびメモリ制御回路２Ｂは、ＧＲ
ＯＭ　ＡＮＤΦＷＲが生じるとき、ＷＲＯＭ指令を作る
。メモリ１１の一部は、メモリの残りをロードするタス
クを果たすだけのマクロコードおよびマイクロコードが
存在するように、永久プログジムされたままでなければ
ならない。

この目的で、第８ｅ図のリセット・マイクロコードは、
周辺ファイルＰＦからの長い読出しおよびメモリ１１へ
の長い書込みを実行するのに必要なマイクロコードと共
に、メモリ１１の永久ＲＯＭ部分に固定される。したが
ってリセット・シーケンスは、メモリ１１の読出し／書
込みアドレスの全部がロードされるまで、例えばポート
ムを読み出してポートムデータをメモリ１１に書き込む
、マイクロニーげのグループを加えることによって補わ
れる。この機能およびリセット用のマイクロコード・ア
ドレスは、すべてがアレイのＦＦＰＦ端にまたは組立て
およびプログ２ミングの見地から便利な他の場所にある
ように、変えられる。メモリ１１が最初にロードされ、
ロードされたプログラムのタスクが完了してから、メモ
リ１１の全読出し／書込み部分１１Ｗは新しいマイクロ
コードならびにマクロコード、または新しいタスクのた
めに交換されたそれの部分のみを恐らく再ロードされよ
う。永久プログラム済の部分１１Ｆは、リセットすなわ
ち初期ローディング仕事のほかに、この更新タスクを必
要とするマクロコードおよびマイクロコードをすべて含
む。

日本特許出願［特許昭５７〜６０８４８号明細書］に説
明され、または第８ａ図ないし第８ｊ図に示されるとお
多、マイクロ命令の実行は、本デバイスにおいて、第１
図のマクｐ割込み一ンエＩＴまたは第８ｅ図の工ＮＴ　
−０ないし工ＩＴ　−５マイクロ命令の機能に加わりか
つそれと全く離れたマイクロ割込み装置によって割シ込
まれる。第６ｂ図から、マイクロ割込み制御ランチ３６
によって作られるマイクロ割込み信号Ｐ工によシ、第４
図の・ラッチ３１でセーブされ、またマイクロベクトル
・アドレス（例えば６０すなわち０１１０００００）は
線μＡを介してマルチプレクサ３２の制御によりＲＯＭ
１１のデコーダに加えられる。ベクトル・アドレスは、
第り表に示されるとおりマイクロ命令のシーケンスを次
のように開始する：（ａ）　　すべての未決のレジスタ
、アドレス、およびステータス・ビットを保存する （ｂ）　　Ｒｙレジスタ（本例ではＲ６６）からタイマ
１の値を取シ出す （Ｃ）　　タイマ１の値を減分し、ＲＦ（Ｒ６３）に書
き戻す （ｄ）　　タイマ１の値がゼロに等しければ、割込みフ
ラグ１（：Ｒ６２、ビット０）をセットする（ｅ）　　
タイマ２、タイマ３などが含まれる々らは（す）ないし
く（１）を続ける （ｆ）　　未決のマイクロ命令シーケンスに戻る（ａ）
において、μ工ＩＴ　−Ｑマイクロ命令のみがＭＤハス
をセーブするのは、ＰＯＴ、＋　、　　ＰｃＨ，ＡＭＬ
　、　　Ｔ　／ＭＡＲ，Ｉ　Ｒ，Ｂ　ＴおよびＳＰレジ
スタがシーケンスに使用されなかったシ、変化されな−
いからである。別法として、ＭＤパスのデータはブツシ
ュおよび水ツゾ・マイクロ命令によってスタックでセー
ブされる。ステータス・レジスタＥＩＴは、ナ’ＬＳＴ
ビットが第り表で主張されていないので、マイクロ命令
によって記憶される必要はない。

フラグとしてＲＩＦレジスタを用いる代わりに、ステー
タス・レジスタＳＴのもう１つのビットが使用される。

ところで、ハードウェア・ランチはマクロ割込み使用可
能を作るために使用される。

上記実施例においてマイクロ命令は、マク−割込みを試
験する前に、新しい各マクロ命令の実行を始めるに当た
ってマイクロ割込みフラグ（Ｒ６２、ビット０）會試験
するためにエムＷシーケンスに加えられなければならな
い。マイクロ割込み一フラグを検査するために、またタ
イマ・レジスタＲ６３８に新しい値を書き込みかつマク
ロニーｒを用いる例えばトラップ・ルーチンによって、
所望のどんな機能でも果たすために、ビット試験はエム
Ｑ−０の前に実行される。第り表の工ＡＱ　−Ｏａおよ
び工ＡＱ　−Ｑ　ｂ参照。２個以上のタイマが使用され
る場合は、すべてのフラグがボールされる。

与えられたタスクの間に作動するタイマの数は可変であ
ることができる。Ｒ１レジスタの１つは作動の際に別の
タイマの数を定めるように指定されることがあシ、第り
表のマイクロコードはこのレジスタによりセットされた
多数の時間をループするために書き込まれる。さらに、
マイクロ割込み間の間隔はカウント・チェーンを定め゛
るＰ２およびＰ６のようなＰＦレジスタの１個または２
個を用いて可変にすることができる。この方法で（２個
のかかるレジスタを用いて）、マイクロ割込み間の時間
はマイクロコード制御の下で、２１６の軸間にわたって
変化することができる。

マクロコードに書き込むアセンブリ・レベル・プログラ
マに対するマイクロ割込み装置の影醤は、ハードウェア
・タイマが時間切れになるのと全く同じである。マイク
ロプログラムは、　　ＯＰＵがタイマを実行するために
時間共有されることだけを知ればよい。第６ｂ図のマイ
クロ割込み装置はワン・レベルのマイクロサブルーチン
として働き、またもちろんタイマは外の多くの目的にも
使用することができる。

本明細書に詳しく説明されたマ１クロコンピユータは、
単シリコン・チップにあるＮチャンネル・シリコン・ｒ
−）集積回路の形をしている。しかし本発明の特徴はも
ちろん、金属デート、Ｐチャンネル、０Ｍ０８１シリコ
ン・オン・サファイア、などのような他の工程によって
作られたデバイスにも使用される。また、組合せメモリ
１１は固定プログラム形のマスク・プログラム可能ＲＯ
Ｍとして説明されたが、もちろん電気プログラム式ＲＯ
Ｍまたは電気消去式ＲＯＭが使用される。ＲＯＭ１１は
プログラム・メモリと言われ、ＲＡＭ　１２はデータ・
メモリと言われ、これらは多くの応用の中の主機能であ
る。しかし言うまでもな（、ＲＯＭ１１からの［データ
Ｊはあるアルプリズムで使用され（「データ」は定数な
どである）、デバイスはＲＡＭ　ｌ　２からのマクロ命
令コードを実行するととができ、マクロコードすなわち
プログラム・ブロックは外部テープまたはディスク・ド
ライブから、あるいは例えば電話結合器からＲＡＭ　１
２にダウン・ロードされ、またＲＡＭ　ｌ　２から実行
される。さらにＲＥＡＤＹ　、　ＨＯＬＤ　、パス０ス
テータス書コードなどのような追加の制御線および機能
は、本発明の特徴を持つデバイスに使用される。

この発明は説明のための実施例について説明されたが、
説明は制限的意味に解釈するようにされていない。説明
のための実施例のいろいろな変形、および本発明の他の
実施例は、本説明に関し当業者にとって明白であると思
う。したがって前記特許請求の範囲は本発明の真の範囲
内に入るすべてのかかる変形または実施例をカバーする
工うにされている。

第８表（ ％Ｊｔｒ　　　　　Ｌｕｕ五↓１１上 ）ＨＣＲＯＡＤＤＲＩＣ８ｇ ９９　　℃　９９１鍵　！　ヤ　　ヤ　！　　　　　　
−中　フ　中　９　中　〒１ （ 四 （ ロ　　　　　　　　　　　　　　　　　　　　　　　　
！−１ −−

【図面の簡単な説明】

第１図はＣＰＵ、　ＲＯＭおよび調を含むとともに本発
明の特徴を利用するＭｏｓ／Ｌｓｔマイクロコンぜユー
タ・チップのゾロツク図第２図は第１図のマイクロコン
ｆエータ用の論理アドレス・スペースのメモリ・マツ！
、第２ａ図ないし第２Ｃ図はマイクロコンピュータ・モ
ードおよび拡張モーｒ用の周辺ページに関する第２図に
似た詳細なメモリ・マッシ、第３図はデバイスのいろい
ろな部分の構造レイアウトを示す第１図のマイクロコン
一二一タを含む半導体チップの拡大平面図、第４図は第
１図の装置の作動のいろいろな事象に関する電圧対時間
の関係を示すタイミング図、第４ａ図はｉクロコード呼
出しサイクル用の第４図に似たタイミング図、第５図は
第１図のマイクロコンピュータにあるＡＬＵ　、シフト
回路８、レジスタおよびパスを含むＣＰＵの詳細な電気
図、第６図、第６ａ図および第６ｂ図は第１図のマイク
ロコンピュータに用いられる組合せ大使用者ＲＯＭおよ
び制御ＲＯＭの詳細な電気図、第７図は第１図の装置の
電気図、第８ａ図ないし第８ｊ図は第１図の装置におけ
る第３表および第０表のマイク−命令実行の論理流れ図
、第９図は第Ａ表の命令セット例のためのマクロ命令の
マツ！、第１０ａ図ないし第１０　ｃ図は第１図のマイ
クロコンピユー１を用いる装置の電気図であり、第１０
ａ図は第１０ａ図ないし第１０ｃ図の装置のタイミング
図である。 符号の説明 １０・・・マイクロコンピュータ・チップ；１１・・・
組合せＲＯＭ　；　１２・・・礎Ｍ；１３・・・ＣＰＵ
　；　１４・・・ＡＬＵ　；　１５・・・レジスタ；１
６・・・パス；１１ｘ・・・組合せＸデコード；１１ｙ
・・・マクロコードＹデコード；　ｌ　ｌ　ｙ’＝−ｗ
イクａ　：ｙ　−）”　Ｙｆ’：Ｆ−１”　１１１　ｂ
・・・マイクロコード出力パツファ；１１ｃ・・・ラッ
チ；２１・・・エントリ・ｌインド；２Ｔ・・・グルー
プ・デコード；２８・・・メモリ制御；２９・・・割込
み制御；３３・・・クロック発生器 代理人　浅　村　　　皓 外４名 手続補正書（方式） 特許庁長官殿 ■、小事件表示 昭和６７年特許願第　／／２ｂ’、Ｓ　　号２、発明の
名称 マイクＯづＡツ２〆り ３、補正をする者 事件との関係　特許出願人 ４、代理人 ５、補正命令の日付 昭和９年　７月２′＆日 ６、補正により増加する発明の数 図面の浄′Ｊ１（内容壷こ変更なし） ８、補正の内多−−処紙のとおり １、　明細書の第９２頁第２行の 「第１図」を「第１＆図及び第１ｂ図」に訂正する。 ２、　同第１１行の 「第４図」を「第４−１図及び第４−２図」に訂正する
。 ６、−　同第１５行の 「第５図」を「第５＆図及び第５ｂ図」に訂正する。 ４、　同第１７行の 「第６図」を「第６−１ｖ！Ｊ及び第６−２図」に訂正
する。 ５、　同第１７ないし１８行の 「第６ａ図」を「第６＆−１図及び第６１−２図」に訂
正する。 ６、　同第９３頁第６行の 「第１０Ｑ図」を「第１０ｃｍ　２図」に訂正する。

Claims (1)

1. 【特許請求の範囲】 （１，、）　　演算／論理ユニットと、データおよびメ
   モリ・アドレスを記憶する複数個のレジスタと、演算／
   論理ユニットおよびレジスタを相互接続する並列パスと
   、演算／論理ユニットの作動を制御しかつパスおよびレ
   ジスタの呼出しを制御する指令信号を発生させる制御装
   置と、をすべて集積回路内に持つ半導体集積回路を含む
   マイクロコンピュータ・デバイスにおいて、制御装置は
   デバイスの作動を定めるマクロ命令順をＦ憶するととも
   に前記指令信号を定めるマイクロ命令語を記憶するメモ
   リ・アレイを倉入、メモリ・アレイはマイクロ命令語用
   の第１出力と、指令信号用の第２出力であって第１出力
   よりもピットが多い前記ＩＩ２出力と、マクロ命令語に
   よって選択される作動を定めるために前記レジスタおよ
   びパスを介してアレイの入力にマクロ・アドレスのシー
   ケンスを加えルトト４に指令信号の組のシーケンスを作
   るために各マクロ・ア「レス用のアレイの入力に対する
   マイクロ命令語用のシーケンスを加えるアレレス装置と
   を持つことを特徴とする前記マイクロコンピュータ・デ
   バイス。 （２）　　前記特許請求の範囲第（１）項記載によるデ
   バイスにおいて、前記メモリ・アレイは前記マクロ命令
   語および前記マイクロ命令語をいずれも記憶する前記集
   積回路に含まれる読出し専用メモリであることを特徴と
   する前記デバイス。 （３）　　演算／論理ユニットと、データおよびメモリ
   ・アドレスを記憶する複数個のレジスタと、演算／論理
   ユニットおよびレジスタを相互接続するパス装置と、演
   算／論理ユニットの作動を制御する指令を発生させかつ
   命令語に応じてパスおよびレジスタの呼出しを制御する
   制御装置と、をすべて集積回路内に持つ半導体集積回路
   を含むマイクロコンピュータ・デバイスにおいて、制御
   装置はアドレス入力とＩＥ１多ビット出力と第２多ビツ
   ト出力とを持つメモリ・アレイを含み、かつ第１７ｒし
   スおよび第２アドレスのシーケンスを前記アｒレス入力
   に加えるアＰレス装置を含み、各諺１アーレスはアレイ
   に記憶される命令語によって選択される作動を定めると
   ともに複数個のマイクロコーＰ状態を開始し、各マイク
   ロコーＹ状態は複数個の前記指令を定め、アレイは各第
   ２アＹレス用の１つのマイクロコーｒ状態を含むことを
   特徴とする前記マイクロコンピュータ・デバイス。 （４）前記特許請求の範囲第（３）項記載によるデバイ
   スにおいて、各指令が命令語のビットを大幅に上回るビ
   ットの可能数を含むことを特徴とする前記デバイス。 （５）前記特許請求の範囲第（４）項記載によるデバイ
   スにおいて、アドレス装置が第１出力および第２出力用
   の共有デコーダを含むとともに別々のデコーダをも含み
   、１つの機械サイクルでＪ１１出力および１１ｇ２出力
   の１つだけが活性化されることを特徴とする前記デバイ
   ス。 （６）　　演算／論理ユニットと、複数個のデータ／ア
   ドレス・レジスタと、命令レジスタと、マクロ傘形ノマ
   イクロコンピュータ装置を作動させる方法であって、 メモリからマクロ命令を取出してそれを命令レジスタに
   記憶する段階と、 命令レジスタ内の前記命令に基づきメモリ用の第１多ビ
   ツト・マイクロ命令アドレスを発生させる段階と、 前記第１マイクロ命令アドレスで始まりかつメモリのマ
   イクロ命令出力に応じて発生される以後の多ビット・ア
   「レスに絖く、前記メモリからのマイクロ命令のシーケ
   ンスを実行する段階と、その後前記メモリから別のマク
   ロ命令を取り出して前記命令レジスタにローｒする段階
   と、を含むことを特徴とする前記方法。 （７）前記特許請求の範囲第（６）項記載による方法に
   おいて、すべての前記段階が単半導体集積回路内で実行
   されることを特徴とする前記方法。 （８）前記特許請求の範囲第（６）項記載による方法で
   あって、各マイクロ命令が１つの機械サイクルで実行さ
   れるように装置をクロックする段階を含み、かつマクロ
   命令を取り出す段階がメモリにマイクロ命令了Ｐレスを
   加えることと違う１つの機械サイクルで行われることを
   特徴とする前記方法。 （９）マクロ命令およびマイクロコンを含む組合せメモ
   リ装置と、データを含む読出し／書込み形のｔＫ２メモ
   リ装置と、ＣＰＵと、なすべて単半導体ユ、ニットに備
   え、ＣＰＵは演算／論理装置および第２メモリ装置を呼
   び出すアドレス・レジスタを含むマイクロコンピュータ
   であって、さらに、組合せメモリ装置からのプログラム
   命令を受けるとともに前記各プログラム命令に応じてマ
   イクロ命令状態の一シーケンスを発生させるためＫ　Ｏ
   ｉ’Ｕ　Ｋ含まれるマイクロプログラミング制御装置で
   あって、マイクロ命令アｒレス装置および各マイクロ命
   令用の組合せメモリから出力制御信号を供給する出力装
   置を含む前記制御装置を備えている前記マイクロコンピ
   ュータ。 （ＩＩ　　前記特許請求の範囲第（９）項記載によるマ
   イクロコンぎユータにおいて、マクロ命令が１バイト幅
   であり、マイクロ命令が複数個のバイト幅であることを
   特徴とする前記マイクロコンピュータ。 Ｇυ　前記特許請求の範囲第０１項記載によるマイクロ
   コンピュータであって、アドレス・レジスタからアドレ
   スを受けるマクロ命令アＰレス装置を含むことを特徴と
   する前記マイクロコンぎユータ。 α３　−＝ｒ　イクｏコーＹ・ビットの制御の下で入カ
   ニ供給されるオペランＰにより演算／論理操作を実行す
   るＡＬＵと、 複数個のデータおよびアドレス・レジスタと、マイクロ
   コード−ビットの制御下でＡＬＵとレジスタとを相互接
   続するデータ／アドレス・バス装置と、 前記マイクセコ−Ｐを記憶するとともにマイクロコーＹ
   のシーケンスをａ択するマクロコーｒを記憶する組合せ
   マクロコードおよびマイクロコーＰ・メモリと、 を有するマイクロコンピュータ・デバイス。 峙　前記特許請求の範囲ｔｉｃａｓ項記載によるデノ々
   イスにおいて、前記素子のすべてが単半導体集積回路に
   形成されること、マクロコード語がマイクロコード語の
   ビット数よりずっと少ないビット数を含むこと、および
   マクロローＶとマイクロコード語の別なアドレス装置な
   らびに別の出力装置がメモリ用に供給されること、を特
   徴とする前記デバイス。 （１４１演算／論理ユニットと、データおよびメモリ・
   アドレスを記憶する複数個のレジスタと、演算／論理ユ
   ニットおよびレジスタを呼び出すパス装置と、命令語に
   応じて演算／論理ユニット、レジスタおよびパス装置の
   作動ならびにその呼出しを制御する指令を発生させる制
   御装置と、をすべて集積回路内に持つ半導体集積回路を
   含むマイクロコンピュータ・デバイスにおいて、制御装
   置はアドレス入力装置および第１多ビツト出力ならびに
   第２多ビツト出力を持つ組合せメモリ装置を含むととも
   に、前記ア「レス入力装置に第１アドレスおよび第２ア
   ｒレスを加えるアドレス装置を含み、各第１アドレスは
   命令語によって選択された作動を開始させ、各第２アド
   レスは複数個の前記指令を定める最低１個のマイクロロ
   ーｒ出力語を作る、ことを特徴とする前記マイクロコン
   ピュータ・≠バイス。 ａ！９　　前記特許請求の範囲第（１４１項記載による
   デバイスにおいて、メモリ装置が読出し／書込みメモリ
   ・アレイを含入、デバイスが集積回路の外部ソースから
   前記読出し／書込みメモリ・アレイに前記命令語ならび
   にマイクロローｒ出力語をロードする装置を含むことを
   特徴とする前記デバイス。 ＱＩＧ　　前記％杵請求の範囲第ａ！１９項記載による
   デバイスにおいて、各指令が命令語のビット数を大幅に
   上回るビットの可能数を含むことを特徴とする前記デバ
   イス。 αη　前記特許請求の範囲第００項記載によるデバイス
   において、メモリ装置が単メモリ・アレイであり、アド
   レス装置がアレイ用の共有デコーダを含むとともに第１
   出力および諺２出力用の別なデコーダをも含み、第１出
   力および第２出力の１つだけが１つの機械サイクルで活
   性化されることを特徴とする前記デバイス。 （＋８１　　演算／論理ユニットと、複数個のデータ／
   アレレス・レジスタと、演算／論理ユニットおよびレジ
   スタを呼び出すパス装置と、マクロ命令およびマイクロ
   命令を記憶するメモリ装置と、ｔすべで集積半導体デバ
   イスの中に持つ形のマイクロコンピュータ装置を作動さ
   せる方法であって、デバイスの外部ソースからのマクロ
   命令およびマイクロ命令の所定のコードをメモリ装置に
   ローｒする段階と、 メモリ装置からマクロ命令を取り出して前記各マクロ命
   令に基づきメモリ装置から最低１個の多ビット・マイク
   ロ命令語を発生させる段階と、メモリ装置の最低１個の
   前記マイクロ命令語出力に応じて演算／論理ユニットで
   最促回の操作を実行する段階と、 を含むことを特徴とする前記方法。 αｌ　前記特許請求の範囲ｇＩ項記載による方法であっ
   て、その後前記メモリ装置にデバイスの外部ソースから
   のマクロ命令およびマイクロ命令の第２の異なる所定ロ
   ーＰをローｒする段階を含むことを特徴とする前記方法
   。 （至）前記特許請求の範囲第ｔＩＩ項記載による方法に
   おいて、マクロ命令およびマイクロ命令をローｒする段
   階が前記パスを通して実行されること、およびローｒす
   る前記段階のすべてが半導体集積回路内のメモリ装置の
   一部に永久記憶されるマイクロローｒを用いて実行され
   ること、を特徴とする前記方法。 Ｑυ　前記特許請求の範囲第（１８項記載による方法で
   あって、各マイクロ命令が１つの機械サイクルで実行さ
   れる装置をクロックする段階を含み、マクロ命令を取り
   出す段階がマイクロ命令語を発生させることと違う１つ
   の機械サイクルで行われることを特徴とする前記方法。 ＠　マイクロローｒ・ビットの制御下で入力に供給され
   るオペランドにより演算／論理操作を実行するＡＬ［Ｔ
   と 複数個のデータおよびア「レス・レジスタと、マイクロ
   ロー「・ビットの制御下でＡＬＵおよびレジスタを呼び
   出すデータ／アレレス・パス装置と、 前記マイクロコーｒを記憶する読出し／書込みマイクロ
   コーｒ・メモリ装置と、 デバイスの外部ソースから前記メモリ°装置にローＰす
   る装置と、 を含むマイクロコンピュータ・デバイスにおいて、前記
   素子のすべてが畢生導体集積回路に形成され、むことを
   特徴とする前記マイクロコンぎユータ・デバイス。 （ハ）　前記特許請求の範囲第四項記載によるデバイス
   において、メモリがマイクロコンｒおよびマイクロコー
   ドの両方を含み、かつマクロコードおよびマイクロコー
   ド用の別なアｒレス装置ならびに別な出力装置がメモリ
   装置用に具備されることを特徴とする前記デバイス。 （２）マイクロコーｒの内部自己試験機能を備えた畢生
   導体集積回路に形成されたマイクロコンピュータ・デバ
   イスであって、 複数個のアドレス／データ・レジスタを持っＡＬＵおよ
   びＡＬＵ用のレジスタならびに入出力を呼び出すパス装
   置を有するＯＰＵと、 おのおの複数個のビットを持つ複数個の異なるマイクロ
   コード語を発生させる装置を含むＣＰＨの作動を定める
   制御装置と、 前記複数個の全マイクロコーｒ＠にある全ビットに左右
   される検査コーｒ表示を記憶する集積回路内の記憶装置
   と、 前記複数個のビットの組より少ない組で前記複数個のマ
   イクロコード語を呼び出すために前記ＣＰＵを含み、前
   記複数個の全マイクロコードにある全ビットにより順序
   操作を実行し、かかる操作の結果が前記検査コーＶ表示
   に相当する場合は第１出力を作り、かかる結果が前記検
   査コーｒ表示に相当しない場合は第２出力を作る装置と
   、を含むことを特徴とする前記マイクロコンピュータ−
   デバイス。 （ハ）前記特許請求の範囲ｆｍ（財）項記載によるデバ
   イスにおいて、前記レジスタおよびバス装置がＮビット
   幅であり、前記マイクロコード語がＭビット幅であり、
   ＭはＮ−よりはるかに大きい整数であること、前記記憶
   装置は前記マイクロコーｒを記憶する半導体メモリ・ア
   レイを含むこと、前記ＯＰＨの操作がＮビット幅の命令
   語によって定められること、および前記命令語が前記メ
   モリ・アレイに記憶されること、を特徴とする前記デバ
   イス。 （ハ）各プロセッサの状態について多ビット・マイクロ
   コード制御される複数個の異なるプロセッサ状態を持つ
   ディジタル・プロセッサを含む形の集積半導体デバイス
   を試験する方法であって、前記異なるすべての状態につ
   いて前記すべての多ビット・マイクロコード制御される
   機能を表わす多ビット・コーＶを前記デバイスに記憶す
   る段階と、 結果を作るように前記すべての多ビット・マイクロコー
   ド制御により前記ディジタル・プロセッサを介して演算
   または論理操作を実行するためデバイスを活性化する段
   階と、 前記結果が前記コードに相当する場合、前記デバイスの
   出力端子に第１電気信号を作る段階と、前記結果が前記
   コーｒに相当しない場合、前記デバイスの出力端子に第
   ２電気信号を作る段階と、を含むことを特徴とする前記
   方法。 ＠　前記特許請求の範囲第（ホ）項記載による方法にお
   いて、ディジタル・プロセッサはＮビット幅の語により
   作動し、ただしＮは整数であること、前記各マイクロコ
   ーＰはＭビット幅で制御し、ただしＭはＮよりずっと大
   赦いこと、ディジタル・プロセッサの作動はデバイスに
   記憶された命令語によって定められること、多ビット・
   コードはデバイスに記憶されたすべての命令語の機能を
   も表わすこと、ディジタル・プロセッサはＮビット幅の
   語により作動し、前記命令語はＮビット幅であり、前記
   マイクロコー「制御はＭビット幅であり、ただしＭはＮ
   よりずつと大きいこと、および前記マイクロコード制御
   のシーケンスは各命令語について作られること、を特徴
   とする前記方法。 （ハ）演算／論理ユニットと、データおよびメモリ・ア
   ドレスを記憶する複数個のレジスタと、演算／論理ユニ
   ットおよびレジスタを呼び出すパス装置と、命令語に応
   じて演算／論理ユニット、バス装置およびレジスタの作
   動を制御する指令セットのシーケンスを作る制御装置と
   、をすべて集積回路内に持つ半導体集積回路を含むマイ
   クロ割込入ならびにマクロ割込みの両方を備えているマ
   イクロコンピュータデバイスにおいて、制御装置は命令
   語のシーケンスを呼び出すとともに各命令語に応じて指
   令セットの前記シーケンスの１つを作る装置を含み、制
   御装置は前記レジスタおよびバス装置にあるデータをセ
   ーブしながら指令セットの前記シーケンスのどれでもを
   割り込むとともに命令によって定められない演算／論理
   ユニットによる操作を実行する指令セットのマイクロ割
   込入ルーチンを実行して１次にかかるシーケンスに戻る
   ようにする装置を含み、さらに制御装置は命令語の前記
   シーケンスを割り込むとともに指令セットの別のシーケ
   ンスを用いて命令語のマクロ割込みルーチンを実行して
   、次に命令語の割り込まれたシーケンスに戻るようにす
   る装置を含むことを特徴とする前記マイクロコンピュー
   タ・デバイス。 （２）前記特許請求の範囲第（ハ）項記載によるデバイ
   スであって、前記シーケンスを記憶するメモリ装置を含
   み、かつ制御装置は指令セットの部分を用いて前記シー
   ケンス用のマイクロ・アドレスを発生させる装置を含み
   、前記メモリ装置は前記命令語および前記指令セットの
   シーケンスの両方を記憶するために前記集積回路に含ま
   れ、前記制御装置は命令語からの複数個のビットにより
   前記マイクロ・アドレスの最低１個を選択し、各指令セ
   ットは命令語のビットを大幅に上回るビットの可能数を
   含む、ことを特徴とする前記デバイス。 （至）演算／論理ユニットと、複数個のデータ／アドレ
   ス・レジスタと、演算／論理ユニットおよびレジスタを
   呼び出すバス装置と、命令レジスタと、マクロ命令およ
   びマイクロ命令を記憶するメモリ装置とを持つ形のマイ
   クロコンピュータ、デバイスを作動させる方法であって
   、 メモリ装置からマクロ命令を取り出してそれを命令レジ
   スタに記憶する段階と、 命令レジスタにある前記マクロ命令に基づきメモリ装置
   からマイクロ命令のシーケンスを発生させる段階と、 マイクロ割込＾イベントの発生と同時にマイクロ命令の
   前記シーケンスを割り込むとともに、前記レジスタにあ
   るデータをセーブする一方、メモリ装置からの異なるマ
   イクロ命令ルーチンに飛び越してから前記シーケンスに
   戻る段階と、以後、前記命令レジスタにロードするため
   前記メモリ装置から別のマクロ命令を取り出し、マイク
   ロ割込みイベントの存在を試験し、かつこのような試験
   が肯定的であればかかるマクロ命令の実行を中断し、そ
   してマイクロ命令の１つの別なシーケンスを作る別なマ
   クロ命令を敗り出し、さらにかかるマクロ命令に戻る段
   階と、 を含むことを特徴とする前記方法。 ６υ　前記特許請求の範囲第（至）項記載による方法で
   あって、前記シーケンスを開始するために命令レジスタ
   にある前記命令から前記メモリ装置用のマイクロ命令ア
   ドレスを発生させ、次に前記シーケンスを開始するため
   に別の命令アドレスを発生させ、次に前記異なるルーチ
   ンを開始するために別己 のマイク命令アＰレスを発生させる段階を含み、マイク
   ロ命令の前記各シーケンスで前記マイクロ割込みイベン
   トを試験する段階を含み、すべての前記段階は畢生導体
   集積回路内で実行される、ことを特徴とする前記方法。