JPS5878468A - 浮遊ゲ−トメモリセル - Google Patents
浮遊ゲ−トメモリセルInfo
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- JPS5878468A JPS5878468A JP57183616A JP18361682A JPS5878468A JP S5878468 A JPS5878468 A JP S5878468A JP 57183616 A JP57183616 A JP 57183616A JP 18361682 A JP18361682 A JP 18361682A JP S5878468 A JPS5878468 A JP S5878468A
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- floating
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、浮遊ｒ−）メモリセルに関するものである
。すなわち、メモリセル打電位が浮遊状態のｒ−）電極
を具備し、その？−）電極は基体結晶と電極との間の薄
い酸化物層を貫通してホットな電荷キャリアを注入する
ことによって絶縁ｆｆ−）電界効果ト、ランジスタとし
て設計されたメモリトランジスタのしきい値がシフトさ
れるように充放電される。飼えば書込みはホットな電子
の注入によって行なわれ、消去はホットなホールの注入
によって行なわれる。
。すなわち、メモリセル打電位が浮遊状態のｒ−）電極
を具備し、その？−）電極は基体結晶と電極との間の薄
い酸化物層を貫通してホットな電荷キャリアを注入する
ことによって絶縁ｆｆ−）電界効果ト、ランジスタとし
て設計されたメモリトランジスタのしきい値がシフトさ
れるように充放電される。飼えば書込みはホットな電子
の注入によって行なわれ、消去はホットなホールの注入
によって行なわれる。
この種のメモリセルは次のような文献に記載されている
。
。
ａ） ＤＩＦＭＯ８セ５ｙｔｆｃツイテＷ、Ｍ、Ｇｏ
ｍａ＊ｙ ｒＩＩＥＩ Ｔｒａｎｓ＊ ｏａ Ｅｌｅｃ
ｔｒｏｎＤ・マ１＊＠５Ｊ １９７７年５月、５９４〜５９９頁 ｂ） ＮＡＭＩ８セルについて Ｔ、Ｉｔｏ他ｒｌ）ＣＥＥ Ｔｒａｎｓ、 ｏ１１ＬＥ
ｌ＠＠ｔｒｏｎ Ｄ＠ｖｌｃ＠ｓ Ｊ１９７９年６月、
９０６〜９１３頁 ２重注入浮遊ｒ −） ＭＯＳのための頭字語ＤＩＦＭ
Ｏ８によって知られているメモリセルは一方では次のよ
うな欠点を有している。
ｍａ＊ｙ ｒＩＩＥＩ Ｔｒａｎｓ＊ ｏａ Ｅｌｅｃ
ｔｒｏｎＤ・マ１＊＠５Ｊ １９７７年５月、５９４〜５９９頁 ｂ） ＮＡＭＩ８セルについて Ｔ、Ｉｔｏ他ｒｌ）ＣＥＥ Ｔｒａｎｓ、 ｏ１１ＬＥ
ｌ＠＠ｔｒｏｎ Ｄ＠ｖｌｃ＠ｓ Ｊ１９７９年６月、
９０６〜９１３頁 ２重注入浮遊ｒ −） ＭＯＳのための頭字語ＤＩＦＭ
Ｏ８によって知られているメモリセルは一方では次のよ
うな欠点を有している。
・製造上Ａｊｅ−）ｐチャンネル技術が使用され、それ
故１個のセルに対して比較的大きな表面積（２５８００
μゼ）が必要とされる。
故１個のセルに対して比較的大きな表面積（２５８００
μゼ）が必要とされる。
・特別のドーピングの分離されたダイオード構造が必要
である。すなわち、電子注入用のＰ＋νＶ構造およびホ
ール注入用のＮ＋＋、１１Ｐ＋構造である。
である。すなわち、電子注入用のＰ＋νＶ構造およびホ
ール注入用のＮ＋＋、１１Ｐ＋構造である。
Φ新しいａチャンネルｓ＜ｙ−ト技術と両立性がない。
他方ｒＮＡＭＩ８Ｊメモリセルは次のような欠点を有す
ることが知られている。
ることが知られている。
・注入はメモリトランジスタのチャンネル領域中に行な
われ、そのため比較的短時間の間にメモリトランジスタ
の特性がｒ−ト絶縁膜中にドラッグされた電荷のために
変化する。
われ、そのため比較的短時間の間にメモリトランジスタ
の特性がｒ−ト絶縁膜中にドラッグされた電荷のために
変化する。
争浮遊ｆ−）電極とチャンネル−領域との間に非？ｊＫ
薄い窒化ＩＩ （９，５ａｍ ） カ使用すｔＬ、それ
は製造上訴しい標準技術と両立性の乏しい１２００乃至
１３００℃の範囲の高温を必要とする熱電化処理が必要
である。
薄い窒化ＩＩ （９，５ａｍ ） カ使用すｔＬ、それ
は製造上訴しい標準技術と両立性の乏しい１２００乃至
１３００℃の範囲の高温を必要とする熱電化処理が必要
である。
従りて、この発明は、書込みおよび消去がホット電荷キ
ャリアの注入によって行なわれ、絶縁？−）電界効果ト
ランジスタとして設計されたメモリトランジスタおよび
選択トランジスタを具備し、そのメモリトランジスタは
電位が浮遊しているダートを備えている浮遊ｒ−トメモ
リセルに関するものである。
ャリアの注入によって行なわれ、絶縁？−）電界効果ト
ランジスタとして設計されたメモリトランジスタおよび
選択トランジスタを具備し、そのメモリトランジスタは
電位が浮遊しているダートを備えている浮遊ｒ−トメモ
リセルに関するものである。
この発明の目的は、電荷キャリアの注入がトランジスタ
のチャンネル区域の外側で行なわれる、すなわち電子お
よびホールに対してｐｎ接合の一方或いは他方の側にお
けるそれぞれ非常に近接した地点で行なわれるような必
要なスペースの小さいこの種の浮遊ｒ−トメモリセルを
提供することである。
のチャンネル区域の外側で行なわれる、すなわち電子お
よびホールに対してｐｎ接合の一方或いは他方の側にお
けるそれぞれ非常に近接した地点で行なわれるような必
要なスペースの小さいこの種の浮遊ｒ−トメモリセルを
提供することである。
この発明によれば、この目的は、前記メモリトランジス
タ（Ｔ１）のチャンネル区域（Ｃ１）が選択トランジス
タ（Ｔ１）のチャンネル区域に直接切替えられ、共通の
ｆ−）酸化物区域（ｃｏ）内に配置され、この共通のダ
ート酸化物区域（００）ａ選択トランジスタの側におい
ては読取りライン領域（イ）とオーツ寸−ラツゾし、メ
モリトランジスタの側圧おいてはゾログラミング２イン
領斌（Ｘ）の対向する境界（８）上に突出し、突出部分
（Ｃ２）を有する延長部（Ｃｆ ’）を備えており、前
記延長部（Ｃｆ）の前記突出部分（Ｃ９）の境界内にお
ける前記ｒ−）酸化物区域（Ｃ０）の下方の基体は基体
よりドープ濃度の増加されたドープされた表面部分より
成るゾログラミング領域（Ｐｚ）を備え、浮遊グー）
（Ｆ、）は前記選択トランジスタ（Ｔ、）に１４ｆるチ
ャンネル区域（Ｃ，）を除いて全ダート酸化物区域（Ｃ
０）ならびに隣接するフィールド酸化層（４）とオー・
寺−ラップし、絶縁および容量結合のために表面の酸化
された浮遊ｒ−）（１’ｇ）と前記選択トランジスタ（
Ｔ１）のチャンネル区域は制御ダートによって覆われ、
その制御？−）は読取りラインシ域（Ｙ）およびプログ
ラミングライン領域（Ｘ）＆、Ｑｐにメモリ七〜の＠３
の電極として導出されている構造により達成される・前
述のｐｍ接合は−にドープされた！ログラミング領ｔｊ
ｌ！ （Ｘ）とＰ＋にドープされたゾログラミング領域
（Ｐ２）との間に形成される。
タ（Ｔ１）のチャンネル区域（Ｃ１）が選択トランジス
タ（Ｔ１）のチャンネル区域に直接切替えられ、共通の
ｆ−）酸化物区域（ｃｏ）内に配置され、この共通のダ
ート酸化物区域（００）ａ選択トランジスタの側におい
ては読取りライン領域（イ）とオーツ寸−ラツゾし、メ
モリトランジスタの側圧おいてはゾログラミング２イン
領斌（Ｘ）の対向する境界（８）上に突出し、突出部分
（Ｃ２）を有する延長部（Ｃｆ ’）を備えており、前
記延長部（Ｃｆ）の前記突出部分（Ｃ９）の境界内にお
ける前記ｒ−）酸化物区域（Ｃ０）の下方の基体は基体
よりドープ濃度の増加されたドープされた表面部分より
成るゾログラミング領域（Ｐｚ）を備え、浮遊グー）
（Ｆ、）は前記選択トランジスタ（Ｔ、）に１４ｆるチ
ャンネル区域（Ｃ，）を除いて全ダート酸化物区域（Ｃ
０）ならびに隣接するフィールド酸化層（４）とオー・
寺−ラップし、絶縁および容量結合のために表面の酸化
された浮遊ｒ−）（１’ｇ）と前記選択トランジスタ（
Ｔ１）のチャンネル区域は制御ダートによって覆われ、
その制御？−）は読取りラインシ域（Ｙ）およびプログ
ラミングライン領域（Ｘ）＆、Ｑｐにメモリ七〜の＠３
の電極として導出されている構造により達成される・前
述のｐｍ接合は−にドープされた！ログラミング領ｔｊ
ｌ！ （Ｘ）とＰ＋にドープされたゾログラミング領域
（Ｐ２）との間に形成される。
この発明によるメモリセルの動作モードは、同時にゾロ
グラミング電圧をｐａ接合に供給することによってダー
ト電極に正のゾログラミング１４ルスを印加するとき、
最大の電界＊＊はダート酸化物区域の延長部内の薄い酸
化膜の下の接合のＰ＋側に現われてホットな電子の注入
が行なわれ、一方負のｚｆルスの印加によりて最大電界
強度は薄い酸化膜の下の接合の一側に現われてホットな
ホールの注入を生じるという事ｌ！に基づいている。
グラミング電圧をｐａ接合に供給することによってダー
ト電極に正のゾログラミング１４ルスを印加するとき、
最大の電界＊＊はダート酸化物区域の延長部内の薄い酸
化膜の下の接合のＰ＋側に現われてホットな電子の注入
が行なわれ、一方負のｚｆルスの印加によりて最大電界
強度は薄い酸化膜の下の接合の一側に現われてホットな
ホールの注入を生じるという事ｌ！に基づいている。
この発明のアイディアをさらに利用することによってゾ
ログラミング電圧を減少させることができ、延長部の区
斌内のｒ−）酸化物は特に薄い偕化膜を有する薄膜の窓
を設けられる。
ログラミング電圧を減少させることができ、延長部の区
斌内のｒ−）酸化物は特に薄い偕化膜を有する薄膜の窓
を設けられる。
浮遊ｆ−）の材料としてはドープされた多結晶シリコン
を使用することが好ましい、それはこの材料は比較的容
易に熱酸化することができ、それ故浮遊ダートを制御ｆ
−）と絶縁することが容易であるからである。
を使用することが好ましい、それはこの材料は比較的容
易に熱酸化することができ、それ故浮遊ダートを制御ｆ
−）と絶縁することが容易であるからである。
制御ダートも同様にドーグされた多結晶シリコンによっ
て作ることができ、或いは金属、好壕しくはアル９ニウ
ムによって作ることもできる。
て作ることができ、或いは金属、好壕しくはアル９ニウ
ムによって作ることもできる。
現在の好ましいｎチャンネル技術との両立性の観点によ
り、この発明による浮遊ダートメモリセルはｐ型基体１
の表面上或いはｐ型基体領櫨上に生成されることが好ま
しい。しかしながら、これはそれと反対の導電型で実現
されることを除外するものではない。
り、この発明による浮遊ダートメモリセルはｐ型基体１
の表面上或いはｐ型基体領櫨上に生成されることが好ま
しい。しかしながら、これはそれと反対の導電型で実現
されることを除外するものではない。
２回のマスクイオン注入処理によって一方ではゾログラ
２ング領斌Ｐ、のドープが、また他方ではライン領域Ｘ
およびＹのドーグが半導体表面中に行なわれる。現在の
新しいｎチャンネル技術で普通性なわれているように活
性領域に対してｒ−）酸化物区域Ｃ０が次いで窒化物で
マスクされる。次いで熱酸化によって窒化物で覆われた
表面Ｃ０の縁部３の外側にフィールド酸化層４が生成さ
れる。窒化物マスクの除去に続いてｒ−）酸化層６の熱
生成が行なわれる。
２ング領斌Ｐ、のドープが、また他方ではライン領域Ｘ
およびＹのドーグが半導体表面中に行なわれる。現在の
新しいｎチャンネル技術で普通性なわれているように活
性領域に対してｒ−）酸化物区域Ｃ０が次いで窒化物で
マスクされる。次いで熱酸化によって窒化物で覆われた
表面Ｃ０の縁部３の外側にフィールド酸化層４が生成さ
れる。窒化物マスクの除去に続いてｒ−）酸化層６の熱
生成が行なわれる。
ホットな電荷キャリアがトンネル効果で通り抜けること
を容易にするためＫｌ”−）酸化物区域Ｃｃ、ＶＣは３
０〜８０ ｎｇＨの厚さの酸化物薄膜の窓２が設けられ
る。
を容易にするためＫｌ”−）酸化物区域Ｃｃ、ＶＣは３
０〜８０ ｎｇＨの厚さの酸化物薄膜の窓２が設けられ
る。
第２図および第４図に示された実施例においてはデログ
ツミングライン領域Ｘとゾログラミング領＠ｐ、の境界
線８および１の交叉点に近接してダート酸化物区１ｌｌ
ｌＣ０の小部分が電荷キャリアの注入が特に低い！ログ
ラミング電圧でも可能なような薄い酸化物薄膜の窓２を
設けられている。
ツミングライン領域Ｘとゾログラミング領＠ｐ、の境界
線８および１の交叉点に近接してダート酸化物区１ｌｌ
ｌＣ０の小部分が電荷キャリアの注入が特に低い！ログ
ラミング電圧でも可能なような薄い酸化物薄膜の窓２を
設けられている。
前述のマスク処理過程においてツイン領域に関して？−
ト酸化層６の縁部は、一方ではｒ−ト酸化層６が読取り
ライン領＠Ｙと若干オーバーラツプし、他方ではプログ
ラミングツイン領域Ｘを越えて延在するｉ域Ｃｐｔ−形
成するように配置される。さらに、ｆｆ−）酸化層６０
縁部はデログラミンダグラＰｓとオーツぐ−ラップして
おり、それ故延長部Ｃｆの突出部ｃｐの境界内において
基体の表面部分におけ′るドーピングが増加されている
ｆａグｙミンダ領域Ｐ、がｒ−）酸化物区域Ｃ０の下に
来るように配置される。
ト酸化層６の縁部は、一方ではｒ−ト酸化層６が読取り
ライン領＠Ｙと若干オーバーラツプし、他方ではプログ
ラミングツイン領域Ｘを越えて延在するｉ域Ｃｐｔ−形
成するように配置される。さらに、ｆｆ−）酸化層６０
縁部はデログラミンダグラＰｓとオーツぐ−ラップして
おり、それ故延長部Ｃｆの突出部ｃｐの境界内において
基体の表面部分におけ′るドーピングが増加されている
ｆａグｙミンダ領域Ｐ、がｒ−）酸化物区域Ｃ０の下に
来るように配置される。
このよう和して、前述のＷ、Ｍ、００１１１１７氏の文
献を参照にすれば、ｆ−）電極Ｇが負極性の場合にゾロ
グラミングライン領斌Ｘの縁部８における区域がホット
なホールの少数注入体として作用するようＫなり、ｒ−
）電極Ｇが正極性の場合にはデログッミング領域Ｐ８の
縁部１の区域がホットな電子の少数注入体として作用す
るようになることが理解されよう。
献を参照にすれば、ｆ−）電極Ｇが負極性の場合にゾロ
グラミングライン領斌Ｘの縁部８における区域がホット
なホールの少数注入体として作用するようＫなり、ｒ−
）電極Ｇが正極性の場合にはデログッミング領域Ｐ８の
縁部１の区域がホットな電子の少数注入体として作用す
るようになることが理解されよう。
ｒ−）酸化層６の製造後、もしも薄い酸化膜の窓２を備
えたものを与えることによって必要であるならば、多結
晶シリコンで構成されるととが好ましｉ浮遊ｆ−）が付
着される。何故ならばこの材料は一酸化によって容易に
絶縁表面層を設けられることができ、それは浮遊ｆ−）
！’、を制御ｒ−）Ｇから絶縁するために必要であるか
らである。第２図において浮遊ダートＦ。
えたものを与えることによって必要であるならば、多結
晶シリコンで構成されるととが好ましｉ浮遊ｆ−）が付
着される。何故ならばこの材料は一酸化によって容易に
絶縁表面層を設けられることができ、それは浮遊ｆ−）
！’、を制御ｒ−）Ｇから絶縁するために必要であるか
らである。第２図において浮遊ダートＦ。
の縁部は斜線で強調されている。それは選択トランジス
タＴ、のチャンネル区域Ｃ１を含む開口または凹欠部９
を備えた枠状形状に設計されている。このようにして隣
接するｒ−ト酸化層４とオーバーラツプしている浮遊ｒ
−トＦ、とそれを完全に覆っている制御ｒ−）Ｇとの間
の最適の大きな結合容量が得られる。
タＴ、のチャンネル区域Ｃ１を含む開口または凹欠部９
を備えた枠状形状に設計されている。このようにして隣
接するｒ−ト酸化層４とオーバーラツプしている浮遊ｒ
−トＦ、とそれを完全に覆っている制御ｒ−）Ｇとの間
の最適の大きな結合容量が得られる。
最後に、浮遊ｐ −） Ｆヨは第２図に示されているよ
うに表面部分が酸化され、表面の酸化された浮遊ｆ−）
Ｆ、を覆りて、したがって、また選択トランジスタＴ、
のチャンネル区域Ｃ１を覆りてテープ状に設計された制
御ｒ−）Ｇが付着されている。この制御ｆ−）Ｇは、接
触されたライン領域ＸおよびＹとは別の、この発明によ
るメモリセルの第３の電極を形成している。このように
してメモリトランジスタＴ、のチャンネル区域Ｃ１は直
接選択トランジスタＴ、のチャンネル区域Ｃ１中にのび
、選択トランジスタＴ、の儒で読取りツイン領域Ｙとオ
ーバ−ラツプしている共通？−）酸化物区域Ｃ０内に位
置されている。
うに表面部分が酸化され、表面の酸化された浮遊ｆ−）
Ｆ、を覆りて、したがって、また選択トランジスタＴ、
のチャンネル区域Ｃ１を覆りてテープ状に設計された制
御ｒ−）Ｇが付着されている。この制御ｆ−）Ｇは、接
触されたライン領域ＸおよびＹとは別の、この発明によ
るメモリセルの第３の電極を形成している。このように
してメモリトランジスタＴ、のチャンネル区域Ｃ１は直
接選択トランジスタＴ、のチャンネル区域Ｃ１中にのび
、選択トランジスタＴ、の儒で読取りツイン領域Ｙとオ
ーバ−ラツプしている共通？−）酸化物区域Ｃ０内に位
置されている。
第３図は、読取りライングラＹ１プログラミングライン
領域Ｘ、注入体１１制御？−）Ｇおよび浮遊ｆｆ−）Ｆ
、を含むこの発明による浮遊ｒ−トメモリセルを口略図
で示している。そのようなメモリセルによりてｍ ｘ
ｍの蓄積位置を有するメモリマトリックスを構成するこ
とが可能である。復号、論理および電位選択回路を含む
適轟な周辺回路を使用するととくより２進符号信号入力
に対応して次のような動作を行なわせることが可能であ
る。
領域Ｘ、注入体１１制御？−）Ｇおよび浮遊ｆｆ−）Ｆ
、を含むこの発明による浮遊ｒ−トメモリセルを口略図
で示している。そのようなメモリセルによりてｍ ｘ
ｍの蓄積位置を有するメモリマトリックスを構成するこ
とが可能である。復号、論理および電位選択回路を含む
適轟な周辺回路を使用するととくより２進符号信号入力
に対応して次のような動作を行なわせることが可能であ
る。
ａ）ビット単位の消去および書込み。
ｂ）行単位の消去および書込み。或いはＣ）列単位の消
去および書込み・ １１６図ＫＩＩｉ符号１１．１１．２１．：１２で示さ
れ九この発明による４個のメモリセルを含む２×２．マ
トリックスが示されている０表は表の第１列に示された
機能を行なわせるための２個のデログツミンダツイン領
域ＸＩＩＸ、ならびに２個の読取りライン領＊Ｙｔ−Ｙ
ｓ’対する２本のｒ−）線Ｇ ｌ ｅ Ｇ 雪に供給
されるべき電圧を示す、ここで ″ ＵＰは消去および書込みに必要なプログラミングミ圧を
示す。
去および書込み・ １１６図ＫＩＩｉ符号１１．１１．２１．：１２で示さ
れ九この発明による４個のメモリセルを含む２×２．マ
トリックスが示されている０表は表の第１列に示された
機能を行なわせるための２個のデログツミンダツイン領
域ＸＩＩＸ、ならびに２個の読取りライン領＊Ｙｔ−Ｙ
ｓ’対する２本のｒ−）線Ｇ ｌ ｅ Ｇ 雪に供給
されるべき電圧を示す、ここで ″ ＵＰは消去および書込みに必要なプログラミングミ圧を
示す。
ＵｌおよびＵＤは読取りに必要なダートまたはドレイン
電圧を示す、その電圧は共に高くすることができるが、
Ｕ、より実質上小さく選ばれなければならない。
電圧を示す、その電圧は共に高くすることができるが、
Ｕ、より実質上小さく選ばれなければならない。
表の行中に次の機能（Ｕｐ→０）が示されている。
Ｅｌｌ：セル１１だけが消去される。ホールが浮遊ｒ−
トに注入される。ｎチャンネルメモリトランジスタのし
きい値電圧は減少される。
トに注入される。ｎチャンネルメモリトランジスタのし
きい値電圧は減少される。
Ｗ■：セル１１だけが書込まれる。電子が浮遊ｒ−トに
注入される。ｎチャンネルメモリトランジスタのしきい
値電圧、は増加され、もしもその符号を変化させる（す
なわち＊になる）量が必要であればメモリゞ− トランジスタを〆デレショントランジスタにする。
注入される。ｎチャンネルメモリトランジスタのしきい
値電圧、は増加され、もしもその符号を変化させる（す
なわち＊になる）量が必要であればメモリゞ− トランジスタを〆デレショントランジスタにする。
Ｒ１１：セル１１だけが読取られる・
Ｒｓｓ：セル１１および１２′ｆｔ含むメモリマトリッ
クスの行１が同時に読取られる（並列Ｋ）。
クスの行１が同時に読取られる（並列Ｋ）。
Ｒｓｓ Ｉｌｌ ：行１が消去される。
ｗｌｌｌｌｌ ：行１が書込まれる。
Ｂｌｌ ｌ Ｂｌｌｌｌ車列１去される。
Ｗｌｌｌｌｌ ：列１が書込まれる。
第４図は、この発明によるメモリセルの他の実施例を示
す。この実施Ｎにおいては！ログラミング領域Ｐ１の境
界線は、略々６０変の角φを為してプログラミング窓内
のプログ２ミンダライン領域Ｘの境界（縁部）と交叉し
て示されている。
す。この実施Ｎにおいては！ログラミング領域Ｐ１の境
界線は、略々６０変の角φを為してプログラミング窓内
のプログ２ミンダライン領域Ｘの境界（縁部）と交叉し
て示されている。
嬉５図はこの発明のメモリセル別の実施例を示す、この
実施例においてはゾログラ２ング領斌Ｐ、′はゾログラ
２ングライン領域Ｘとオー・−一うツデしていない。し
かしプログラミング窓内において例外的にその境界はゼ
ロから６踊の範冊の距離ａｔ有してゾログラミングライ
ンＸの境界に近接している・角−或いは距離ａを選択す
ることによって電子およびホールの最適の注入のための
プログラミングミ圧をできるだけ小さいものを使用して
最大の電界強度を得ることが可能である。
実施例においてはゾログラ２ング領斌Ｐ、′はゾログラ
２ングライン領域Ｘとオー・−一うツデしていない。し
かしプログラミング窓内において例外的にその境界はゼ
ロから６踊の範冊の距離ａｔ有してゾログラミングライ
ンＸの境界に近接している・角−或いは距離ａを選択す
ることによって電子およびホールの最適の注入のための
プログラミングミ圧をできるだけ小さいものを使用して
最大の電界強度を得ることが可能である。
第１図は本発明浮遊ダートメモリセルのｌ実施例の集積
回路の一部の断面図であり、第２図はその上面図である
。第３図は本発明による浮遊ｆ−）メモリセルの回路図
を示し、第４図は本発明の他の実施例を示し、＠５図は
さらに別の実施例を示す。第６図は２×２マトリツクス
の概略を示す。 １・・・半導体基体、２・・・酸化膜の窓、３・・・ｒ
−出願人代理人 弁理士 鈴 江 武 彦ＦＩＧ、
６ 」 ３２６− Ｇｌ Ｇ２
回路の一部の断面図であり、第２図はその上面図である
。第３図は本発明による浮遊ｆ−）メモリセルの回路図
を示し、第４図は本発明の他の実施例を示し、＠５図は
さらに別の実施例を示す。第６図は２×２マトリツクス
の概略を示す。 １・・・半導体基体、２・・・酸化膜の窓、３・・・ｒ
−出願人代理人 弁理士 鈴 江 武 彦ＦＩＧ、
６ 」 ３２６− Ｇｌ Ｇ２
Claims (9)
- （１） 絶縁？−）電界効果トランジスタとして構成
されたメモリトランジスタ（Ｔ、）およヒ選択トランシ
スＪ （Ｔ、）を具備し、そのメモリトランジスタ（Ｔ
、）は電位が浮遊している浮遊Ｐ−）（Ｆｇ）を備え、
前記メモリトランジスタ（Ｔ、）のチャンネル区域（Ｃ
，）は前記選択トランジスＪ（Ｔ、）のチャンネル区域
中（Ｃ，） Ｋ直接切替えられており、共通のｆ−）酸
化物区域（Ｃ０）内に配賦され、該共通のｆ−）酸化物
区域（Ｃ０）は前記選択トランジスタ（Ｔ、）の側にお
ｉて読取りライン領域ＣＹ’）とオー・ぐ−２ツデし、
前記メモリトランノｘ ｓ （Ｔ、）の側においてゾロ
グラミングライン領域（Ｘ） Ｏ対向する境界線（８）
上に突出し突出部分（ＣＰ）を有する延長部（Ｃｆ ）
を設けられており、該弧長ｌ５（Ｃｆ）の前記東出部（
Ｃｐ）の境界内において前記ｆ−）酸化物区域（Ｃ０）
の下の基体は基体より一一デ量の増加して表面部分に形
成されたゾログラインダ領域（Ｐ、）を備え、前記浮遊
ｒ−） （Ｆｇ）は前記選択トランジスタ（Ｔ、）Ｋ属
する前記チャンネル区域（Ｃ１）を除いた全？−）酸化
物区域（Ｃ０）およびフィールド酸化層（４）の隣接区
域とオー・童−ラップしており、表面の酸化され丸前記
浮遊？−） （Ｆ、）および前記選択トランジス−（Ｔ
、）の前記チャンネル区域（Ｃ１）は絶縁して容量的に
結合されて制御グー） （Ｇ）によって覆われ、制御ｆ
−）（Ｇ）、銃取りツイン領域（Ｙ）およびゾログラミ
ングライン領域（Ｘ）は全てメモリセルの電極として導
出されているホット電荷中ヤリアの注入により書込みお
よび消去が行なわれる浮遊ｆ−）メモリセル。 - （２）前記延長部（Ｃｆ ）の区域内のｒ−）酸化層（
＃）が前記チャンネル区域（Ｃ，、Ｃ，）上の前記ｆ−
）酸化層（６）以下の厚さの薄い酸化膜の窓（２）を備
え、その境界線（３）が前記デ關グツ電ンダ領域（Ｐ、
）の境界線（１）および前記ゾログラミングライン領域
（Ｘ）の境界線（８）と交叉している特許請求の範囲第
１項記載のメモリセル。 - （３） 前記ゾログラ建ング領域（Ｐ、）が前記プロ
グラミングライン領域（Ｘ）とオーツ肴−ラツデせず、
０乃至６踊の範囲の間隔で前記薄い酸化膜の窓（２）の
範囲内から間隔を有している特許請求の範囲第２項記載
のメモリセル。 - （４）前記プロゲラ之ング領＊ （Ｐ、）が前記薄い酸
化膜の窓（２）内において前記プログラミングライン領
域（Ｘ）とオーバーラツプしている特許請求の範囲第２
項記載のメモリセル。 - （５）前記薄い酸化膜の窓（２）内の！ログラミング領
域（ｐ、／ ）の境界線（１）は前記デロダラミングラ
イン領斌（Ｘ）の前記境界線（８）の−線に対して−６
０［と＋６０度の間の角φを形成している特許請求の範
１１１Ｍ！４項記載のメモリセル。 - （６）前記浮遊ダート（Ｆ、）は凹欠部（９）ｔ−有す
る枠状に設計され、該凹欠部（９）は前記選択トランジ
スタ（Ｔ１）のチャンネル区域（Ｃ１）を含れか記載の
メモリセル。 - （７） 前記制御ｆｆ−）（Ｇ）が前記浮遊？−）（
ｒ、）を完全に覆っている特許請求の範囲第１項乃至第
５項の何れか記載のメモリセル。 - （８） 前記浮遊ｆｆ−） （Ｆ、）がドープされた
多結晶シリコンから成る特許請求の範囲第１項乃至１１
１５’ｌ［の何れか記載のメモリセル。 - （９） 前記制御ｆ−）（Ｇ）がドープされた多結晶
シリコンから成る特許請求の範囲第１項乃至鎮５項の何
れか記載のメモリセル・ （転）前記制御ｒ−）（Ｇ）が金属より成る特許請求の
範囲第１項乃至第５項の何れか記載のメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813141390 DE3141390A1 (de) | 1981-10-19 | 1981-10-19 | Floating-gate-speicherzelle, bei der das schreiben und loeschen durch injektion heisser ladungstraeger erfolgt |
| DE31413900 | 1981-10-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5878468A true JPS5878468A (ja) | 1983-05-12 |
Family
ID=6144388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57183616A Pending JPS5878468A (ja) | 1981-10-19 | 1982-10-19 | 浮遊ゲ−トメモリセル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4597000A (ja) |
| EP (1) | EP0077520A3 (ja) |
| JP (1) | JPS5878468A (ja) |
| DE (1) | DE3141390A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276779A (ja) * | 1985-09-26 | 1987-04-08 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | メモリセル |
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| US4037242A (en) * | 1975-12-29 | 1977-07-19 | Texas Instruments Incorporated | Dual injector, floating gate MOS electrically alterable, non-volatile semiconductor memory device |
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| JPS56108259A (en) * | 1980-02-01 | 1981-08-27 | Hitachi Ltd | Semiconductor memory device |
| DE3007892C2 (de) * | 1980-03-01 | 1982-06-09 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Floating-Gate-Speicherzelle |
| US4328565A (en) * | 1980-04-07 | 1982-05-04 | Eliyahou Harari | Non-volatile eprom with increased efficiency |
| IT1209227B (it) * | 1980-06-04 | 1989-07-16 | Sgs Microelettronica Spa | Cella di memoria non volatile a 'gate' flottante elettricamente alterabile. |
-
1981
- 1981-10-19 DE DE19813141390 patent/DE3141390A1/de not_active Withdrawn
-
1982
- 1982-09-20 US US06/419,888 patent/US4597000A/en not_active Expired - Fee Related
- 1982-10-13 EP EP82109439A patent/EP0077520A3/de not_active Withdrawn
- 1982-10-19 JP JP57183616A patent/JPS5878468A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276779A (ja) * | 1985-09-26 | 1987-04-08 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | メモリセル |
Also Published As
| Publication number | Publication date |
|---|---|
| US4597000A (en) | 1986-06-24 |
| EP0077520A3 (de) | 1984-11-28 |
| EP0077520A2 (de) | 1983-04-27 |
| DE3141390A1 (de) | 1983-04-28 |
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